DE4238636C2 - Vorrichtung zur Reduzierung des Leistungsverbrauchs während des Selbstauffrischbetriebes in einer Halbleiterspeichereinrichtung - Google Patents

Vorrichtung zur Reduzierung des Leistungsverbrauchs während des Selbstauffrischbetriebes in einer Halbleiterspeichereinrichtung

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Description

Die Erfindung betrifft eine Vorrichtung zur Reduzierung des Leistungsverbrauchs während des Selbstauffrischbetriebes in einer Halbleiterspeichereinrichtung mit den Merkmalen des Oberbegriffes des Anspruchs 1. Eine solche Vorrichtung ist aus der DE 39 24 952 A1 bekannt.
Ein Selbstauffrischbetrieb wird zur Sicherung von Daten in Speicherzellen der Halbleiterspeichereinrichtung wie einem DRAM (Dynamischer RAM) durchgeführt. Dabei dient der Selbstauffrischbetrieb zur Regenerierung der Daten der gesamten Speicherzellen in einer vorgegebenen Zeitperiode, wobei eine Einrichtung zur Erzeugung eines entsprechenden Auffrischtaktimpulses zum Initialisieren des Selbstauffrischbetriebes verwendet wird.
Während des Selbstauffrischbetriebes wird eine normale Schreib-/Leseoperation der Halbleiterspeichereinrichtung unterbrochen und ein für den Auffrischbetrieb benötigter Strom setzt sich zusammen aus einem Selbstauffrischstrom, einem Vorspannungs- oder Biasstrom und einem von einem durch eine Ladungspumpe und einem Oszillator gebildeten Vorspannungsgenerator verbrauchten Strom.
Weiterhin weist die aus der DE 39 24 952 A1 bekannte Vorrichtung einen Detektor für einen Selbstauffrischbetrieb, eine Auffrischsteuerung, einen Taktgeber, einen Steuerschaltkreis sowie den vorstehend beschriebenen Vorspannungsgenerator auf. Der Taktgeber erzeugt mittels eines Oszillators ein erstes Signal, daß durch einen Pufferschaltkreis und einen Zählerschaltkreis aus dem ersten Signal Signale unterschiedlicher Frequenzen in Abhängigkeit von einem Auffrischtaktimpuls erzeugt. Eins dieser Signale wird verwendet, um eine Dauer eines Aktivierungssignales zum Einschalten des Oszillators im Vorspannungsgenerator zu bestimmen, wobei das Aktivierungssignal eine vorgegebene Frequenz aufweist.
In welcher Weise während des Selbstauffrischbetriebes ein Einschreiben in die Speicherzellen verhindert und ein Adressenzähler einen Adressenpuffer zum Weiterführen des Einschreibens nach Beendigung des Selbstauffrischbetriebes steuert, ist beispielsweise in den US-Patentschriften Nr. 48 09 233, 48 29 484 und 49 39 695 offenbart.
In diesem Zusammenhang wird die Vorspannung erzeugt, um ein Substrat der Halbleiterspeichereinrichtung immer auf einem vorgegebenen elektrischen Potential zu halten, während der Selbstauffrischbetrieb für eine bestimmte Zeitdauer durchgeführt wird. Deshalb ist es notwendig, den Vorspannungsgenerator während des Selbstauffrischbetriebes periodisch zu inaktivieren. Eine Halbleiterspeichereinrichtung mit einer solchen Funktion ist in ISSCC aus IEEE, Seiten 230 bis 231: "Ein 38ns 4Mb DRAM mit einem Batteriesicherungs(Back-up)-Modus (BBU), veröffentlicht im Februar 1990 und im IEEE Journal of solid-State Circuits, Band 25, Nr. 5, Oktober 1990, Seiten 1112 bis 1117 beschrieben.
Fig. 6 zeigt einen Aufbau einer solchen Halbleiterspeichereinrichtung. Ein Auffrischtaktgeber wird durch Empfang eines CBR-Signals betrieben ( vor dem -Zyklus), daß durch eine entsprechende Steuerschaltung abgegeben wird. Führt der Auffrischtaktgeber ein Signal mit einer Periode von 16 ms einem BBU-Steuerschaltkreis zu, erzeugt dieser ein BBU-Einschaltsignal. Während des BBU-Modus wird die Datenregenerierung in einer VLSI-Halbleiterspeichereinrichtung durchgeführt. Diese weist einen niedrigen Energieverbrauch auf und wird beispielsweise für tragbare Computer, wie Laptops oder Notebooks, verwendet, welche durch eine Batterie betrieben werden.
Nach der Erzeugung des BBU-Einschaltsignals, erzeugt der Auffrischtaktgeber einen Taktimpuls von 64 µs und der BBU-Steuerschaltkreis erzeugt ein entsprechendes Auffrischanforderungssignal, durch das der Auffrischbetrieb während einer Zeitperiode von 64 µs durchgeführt wird.
Gemäß Fig. 7 steuert das Auffrischanforderungssignal den Betrieb eines Oszillators, der im Vorspannungsgenerator enthalten ist. Während das Auffrischanforderungssignal in einem logisch niedrigem Zustand ist, das heißt, während der Auffrischbetrieb durchgeführt wird, sperrt das Auffrischanforderungssignal ein NAND-Gatter des Oszillators, um den Vorspannungsgenerator zu inaktivieren.
Folglich wird der Vorspannungsgenerator betätigt, während das Auffrischanforderungssignal wirksam ist, und er wird nicht betrieben, während das Auffrischanforderungssignal nicht anliegt. Gemäß der Fig. 6 und 7 wird das (Selbst-)Auffrischanforderungssignal mit einer konstanten Periode (oder konstanten Frequenz) durch den in Fig. 6 dargestellten Auffrischtaktgeber erzeugt. Die Selbstauffrischzeitperiode, die bei dem obigen Beispiel 64 µs beträgt, wird dabei gemäß Fig. 6 durch die Zahl von Binärzählern bestimmt.
Ausgehend vom nächstliegenden Stand der Technik nach DE 39 24 952 A1 liegt dem Anmeldungsgegenstand die Aufgabe zugrunde, den Leistungsverbrauch während des Selbstauffrischbetriebes bei einer Halbleiterspeichereinrichtung in einfachere Weise weiter zu reduzieren.
Diese Aufgabe wird bei einer Vorrichtung mit den Merkmalen des Oberbeggriffes des Anspruchs 1 durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst. Demgemäß kann die Ladungspumpe des Vorspannungsgenerators mit unterschiedlichen Pumpfrequenzen betrieben werden.
Vorteilhafte Weiterbildungen des Anmeldungsgegenstandes ergeben sich durch die Merkmale der Unteransprüche.
Im folgenden wird ein vorteilhaftes Ausführungsbeispiel anhand der in der Zeichnung beigefügten Figuren näher erläutert und beschrieben.
Es zeigt:
Fig. 1 ein Blockdiagramm einer Halbleiterspeichereinrichtung gemäß der Erfindung;
Fig. 2 eine bevorzugte Ausführungsform einer Auswahleinrichtung aus Fig. 1;
Fig. 3 eine bevorzugte Ausführungsform eines Selbstauffrischfreigabesignalerzeugers nach Fig. 1;
Fig. 4 ein Schaltkreisdiagramm einer Einrichtung zur Erzeugung einer Vorspannung gemäß der Erfindung;
Fig. 5 ein Zeitablaufdiagramm gemäß der Erfindung;
Fig. 6 ein Blockdiagramm einer Halbleiterspeichereinrichtung mit einer bekannten Selbstauffrischfunktion; und
Fig. 7 einen Vorspannungsgenerator nach Fig. 6.
In Fig. 1 ist eine Konfiguration einer Halbleiterspeichereinrichtung gemäß der vorliegenden Erfindung dargestellt. Die Erfindung ist für eine Speichereinrichtung, wie ein DRAM und ein pseudo-SRAM anwendbar, die eine Selbstauffrischfunktion aufweisen. Gemäß Fig. 1 sind die fundamentalsten Bauteile zur Konstruktion einer Halbleiterspeichereinrichtung eine Speicherzellenanordnung 100, ein Spalten- und Zeilendekoder 140, 160, ein Reihen- und Spaltenadresspuffer 120, 180, ein Adressmultiplexer 130, ein Leseverstärker 150, ein Dateneingabe-/Ausgabeschaltkreis 170 und ein Chip-Steuerschaltkreis 110.
Eine Selbstauffrischeinrichtung 200 weist einen Auffrischtaktgeber 230, einen Binärzähler 250, eine Einrichtung 240 zur Erzeugung eines Selbstauffrischfreigabesignals SRFEB, eine Auffrischerfassungs-/Steuerschaltung 210 und einen Adressenzähler 220 auf. Ein Vorspannungsgenerator 300 weist eine Auswahlschaltung 350, einen Oszillator 310 und eine Vorspannungsdetektionsschaltung 340 auf. Eine Auswahleinrichtung 400 zur Auswahl eines Vorspannungstaktimpulses CLKBB empfängt Signale Q0, Q1, Q2, Q3 mit voneinander unterschiedlichen Frequenzen. Diese werden von dem Binärzähler 250 erzeugt und der Vorspannungstaktimpuls CLKBB wird an eine Treiberansteuereinrichtung 360 des Vorspannungsgenerators 300 übermittelt. Die Auffrischerfassungs-/Steuerschaltung 210 überträgt ein Auffrischsteuersignal ϕ an einen Adressenzähler 220 in Abhängigkeit von einem Chip-Aktiviersignal , welches von der Chip-Steuerschaltung 110 empfangen wird. Der Adressenzähler 220 erzeugt eine interne Adresse in Abhängigkeit zu dem Signal Φ und überträgt dieses an den Adresspuffer 120, um eine Adressoperation für die Selbstauffrischoperation durchzuführen. Der Auffrischtaktgeber 230 führt einen Auffrischtaktimpuls RFCLK einer gegebenen Zeitperiode dem Binärzähler 250 zu und dieser führt Signal Q3 dem Auffrischerfasssungs-/Steuerschaltkreis 210 und der Einrichtung 240 zu. Es sei angemerkt, daß der Binärzähler 250 in der gleichen Weise, wie der Binärzähler aus Fig. 6 gebildet ist. Folglich kann eine Gruppe von Signalen Q0 bis Q3 durch aufeinanderfolgendes Dividieren durch zwei einer Frequenz eines gegebenen, vorausgehenden der Signale, d. h. Q0 bis Q2, bereitgestellt werden. Beispielsweise wird das Signal Q3 durch Teilen einer Frequenz des ihm vorangehenden Signals Q2 durch den Wert 2 gebildet. Zwischenzeitlich wird das Signal Q2 durch Dividieren einer Frequenz des ihm vorangehenden Signals Q1 durch den Wert 2 und das Signal Q1 durch Dividieren einer Frequenz des ihm vorangehenden Signals Q0 durch den Wert 2 gebildet.
Die Einrichtung 240 zur Erzeugung von SRFEB empfängt das Signal Q3 des Binärzählers 250 und übermittelt ein Selbstauffrischfreigabesignal SRFEB zu der Auswahlschaltung 350 in Abhängigkeit zu dem Signal und dem Signal . Die Details des Aufbaus und des Betriebs der Einrichtung 240 und der Auswahleinrichtung 400 zur Erzeugung von CLKBB werden später beschrieben. Der Vorspannungsgenerator 300 weist einen Oszillator 310, einen Treiber 320, eine Ladungspumpe 330 und die Treiberansteuereinrichtung 360 auf. Weiterhin ist ein Feedback-Pfad zwischen der Vorspannungsdetektionsschaltung 340 und der Auswahlschaltung 350 gebildet.
Fig. 2 zeigt eine Ausführungsform der Auswahleinrichtung 400 zur Erzeugung von CLKBB nach Fig. 1. Wird die Versorgungsspannung Vcc auf mehr als einen vorgegebenen Pegel erhöht, siehe Fig. 2, ist ein Spannungssignal VccH auf einem logisch hohen Wert. Die Auswahleinrichtung 400 hat einen ersten und einen zweiten Schalter bzw. Selektor 420, 430 zur Bestimmung eines logischen Pegels durch Verwendung einer Sicherung, und eine Multiplexeinrichtung bzw. dritten Selektor 440 zur Auswahl eines der Signale Q0, Q1, Q2, Q3, die von dem Binärzähler 250 übermittelt werden.
Der erste Selektor 420 hat einen PMOS-Transistor 421, dessen Gateanschluß das Spannungssignal VccH empfängt und dessen Sourceanschluß die Quellspannung Vcc empfängt. Ein erster Knoten 401 ist zwischen einem Drainanschluß des PMOS-Transistors 421 und Masse Vss angeschlossen. Weiterhin weist der erste Selektor einen zweiten Knoten 403, eine in Serie zwischen dem ersten Knoten 401 und Vss angeschlossene erste Sicherung F1, einen NMOS-Transistor 422, der in Serie zwischen der ersten Sicherung F1 und Vss angeschlossen ist, einen ersten elektrischen Schalter 423, der zwischen dem ersten Knoten 401 und dem zweiten Knoten 403 angeschlossen ist, und einen Invertierer 424 zum Invertieren einer Spannung des zweiten Knoten 403 auf. Der zweite Selektor 430 weist einen PMOS-Transistor 431, einen dritten Knoten 402, eine zweite Sicherung F2, einen NMOS-Transistor 432, einen zweiten elektrischen Schalter 433, einen vierten Knoten 404 und einen Invertierer 434 auf, die in der gleichen Weise, wie beim ersten Selektor 420 verschaltet sind. Der dritte Selektor 440 empfängt die Signalausgaben des ersten und zweiten Selektors 420, 430 und die Signale Q0, Q1, Q2, Q3, welche von dem Binärzähler 250 nach Fig. 1 durch vier NAND-Gatter 441 bis 444 übertragen werden. Ein NAND-Gatter 445 empfängt die Ausgaben der NAND-Gatter 441, 442 und das NAND-Gatter 446 empfängt die Ausgaben der NAND-Gatter 443, 444. Ein NOR-Gatter 447 empfängt die Ausgänge der NAND-Gatter 445, 446 und erzeugt den Impuls CLKBB durch einen Puffer 448.
Gemäß Fig. 3 werden die Signale Q3 und invertiert und an einen elektrischen Schalter 241 übermittelt. Eine Signalausgabe des elektrischen Schalters 241 wird invertiert und in einem NAND-Gatter 242 zusammen mit dem Signal CE empfangen und dann wird eine invertierte Signalausgabe des NAND-Gatters 242 als Signal SRFEB erzeugt, um die Auswahlschaltung 350 des Vorspannungsgenerators 300 zu steuern.
Gemäß Fig. 4 weist die Auswahlschaltung 350 ein NOR-Gatter 351 zum Empfang eines Vorspannungspegeldetektionssignals, welches in einer Vorspannungsdetektionsschaltung 340 erzeugt wird, und des Signals SRFEB des Selbstauffrischfreigabesignalerzeugers 240 auf. Ein Ausgang des NOR-Gatters 351 wird zu dem Oszillator 310 übertragen.
Der Oszillator 310 wird durch eine komplementäre Einschaltoperation eines PMOS-Transistors 315 und eines NMOS-Transistors 316 gesteuert. Wird der NMOS-Transistor 315 eingeschaltet, oszilliert ein elektrisches Potential eines Ausgangsknotens 318 zwischen einem logisch niedrigen und einem logisch hohen Zustand. Sonst ist der Oszillator 310 inaktiv. Eine Treiberansteuerschaltung 360 hat ein NAND-Gatter 361 zum Empfang eines Ausgangs des Oszillators 310 und des Impulses CLKBB.
Im folgenden wird der Betrieb der Erfindung unter Bezugnahme auf die Fig. 1 bis 5 erläutert.
Ist das Signal in einem logisch hohen Zustand unwirksam, ist das Signal aktiviert. Der Auffrischtaktimpulsgeber 230 erzeugt den Impuls RFCLK für eine gegebene Zeitperiode und der diesen Impuls empfangene Binärzähler 250 erzeugt die Signale Q0, Q1, Q2, Q3, die alle eine voneinander unterschiedliche Frequenz aufweisen. Hat beispielsweise der Impuls RFCLK eine Periode von 1 µs, haben die Signale Q0, Q1, Q2, Q3 entsprechend eine Periode von 2 µs, 4 µs, 8 µs und 16 µs.
Wird das Signal Q3 aufwärtsgetriggert, empfängt ein elektrischer Schalter 241 des Selbstauffrischfreigabesignalerzeugers 240 ein invertiertes Q3-Signal. Während des Selbstauffrischbetriebs ist das Signal in einem logisch niedrigen Zustand und das Signal ist in einem logisch hohen Zustand, so daß das Signal SRFEB in einem hohen logischen Zustand ist. Ist das Signal in einem logisch hohen Zustand und das Signal SRFEB ist in einem logisch niedrigen Zustand, ist der Selbstauffrischbetrieb desaktiviert. Deshalb repräsentiert eine Signalausgabe des NOR-Gatters 351 der Auswahlschaltung 350 eine gegenwärtige Vorspannung, die von der Vorspannungserfassungsschaltung 340 erfaßt wird. Ist das Signal SRFEB in einem logisch hohen Zustand, so daß das NOR-Gatter 351 einen logisch niedrigen Zustand ausgibt, schaltet ein PMOS-Transistor 311 ein und der Oszillator 310 wird nicht betrieben.
In der Auswahleinrichtung 400 zur Erzeugung eines Rückwärtsspannungssteuertaktes nach Fig. 2 ist ein elektrisches Potential des zweiten Knotens 403 in einem logisch niedrigen Zustand, wenn die erste Sicherung F1 nicht leitend ist, und ein elektrisches Potential des vierten Knoten 404 ist in einem logisch niedrigen Zustand, wenn die zweite Sicherung F2 nicht leitend ist. Gemäß dieser Verbindungs-/Unterbrechungszustände der Sicherungen F1, F2 wird eines der Signale Q₀-Q₃ als CLKBB aussgewählt. Sind F1 und F2 nicht leitend, wird ein invertiertes Q₃-Signal als CLKBB-Signal übermittelt, so daß das CLKBB-Signal und das Q3-Signal die gleiche Frequenz aufweisen. Sind F1 und F2 leitend, wird ein invertiertes Q1-Signal als CLKBB-Signal übertragen. Andererseits, wenn nur F1 oder nur F2 nicht leitend ist, wird ein invertiertes Signal Q0 oder ein invertiertes Signal Q2 als CLKBB-Signal übermittelt.
Gemäß Fig. 4 wird der PMOS-Transistor 311 des Oszillators 301 eingeschaltet, wenn das SRFEB-Signal im logisch hohen Zustand ist, so daß ein elektrisches Potential des Knotens 318 in einem logisch hohen Zustand ist. Deshalb wird ein Ausgang des NAND-Gatters 361 der Treiberansteuereinrichtung 360 durch das CLKBB-Signal bestimmt, dessen Frequenz durch die Verbindungs-/Unterbrechungszustände der Sicherungen F1 und F2 bestimmt wird.
Obwohl die Sicherung zum Justieren einer Frequenz des Signals CLKBB in der Ausführungsform dieser Erfindung verwendet wird, kann ein nicht flüchtiges, programmierbares Speicherbauteil auch verwendet werden. Die Auswahlschaltung 350 und die Treiberansteuereinrichtung 360 sind bei der vorliegenden Ausführungsform der Erfindung einfach konstruiert.

Claims (3)

1. Vorrichtung zur Reduzierung des Leistungsverbrauchs während des Selbstauffrischbetriebes einer Halbleiterspeichereinrichtung mit:
- einer Einrichtung (230) zur Erzeugung eines Auffrischtaktimpulses (RFCLK);
- einem Zähler (250) zur Erzeugung von Signalen (Q₀-Q₃) mit unterschiedlichen Frequenzen in Abhängigkeit vom Auffrischtaktimpuls (RFCLK);
- einer Einrichtung (240) zur Erzeugung eines Selbstauffrischfreigabesignals (SRFEB), und
- einer Einrichtung (300) mit einer Ladungspumpe (330) und mit einem Oszillator (310) zur Erzeugung einer Vorspannung (VBB),
gekennzeichnet durch
eine Auswahleinrichtung (400) zur Auswahl eines der vom Zähler (250) erzeugten Signale (Q₀-Q₃) als Vorspannungstaktimpuls (CLKBB) und eine Treiberansteuereinrichtung (360), die mit dem Oszillator (310) und der Auswahleinrichtung (400) verbunden ist, wobei in Abhängigkeit des Selbstauffrischfreigabesignals (SRFEB) der Oszillator (310) inaktiviert und der Vorspannungstaktimpuls (CLKBB) zur Ladungspumpe (330) durchgeschaltet wird.
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daaß die Auswahleinrichtung (400) einen ersten und einen zweiten programmierbaren Schalter (420, 430) und eine Multiplexeinrichtung (440) aufweist, welche die Signale (Q₀-Q₃) des Zählers (250) empfängt und in Abhängigkeit der Zustände der Schalter (420, 430) eines der Signale (Q₀-Q₃) als Vorspannungstaktimpulss (CLKBB) auswählt.
3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der erste und zweite programmierbare Schalter (420, 430) eine Anzahl von Sicherungen (F1, F2) aufweisen.
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