JPS59117794A - ダイナミック型ｒａｍ - Google Patents
ダイナミック型ｒａｍInfo
- Publication number
- JPS59117794A JPS59117794A JP57226301A JP22630182A JPS59117794A JP S59117794 A JPS59117794 A JP S59117794A JP 57226301 A JP57226301 A JP 57226301A JP 22630182 A JP22630182 A JP 22630182A JP S59117794 A JPS59117794 A JP S59117794A
- Authority
- JP
- Japan
- Prior art keywords
- address
- electrode
- circuit
- fuse means
- fuse
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
Landscapes
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、半導体集積回路装置に関する。
例えば、グイナミソク型ＲＡＭ （ランダム・アクセス
・メモリ）のような半導体記憶装置において、その製品
歩留りを向上させるために、欠陥ビット救済方式を利用
することが考えられている。 欠陥ピント救済方式を採用するために、半導体記憶装置
には、メモリアレイ内の不良アＦ’レスを記憶する記憶
手段及びアドレス比較回路からなるアドレスコンベアと
冗長メモリアレイ （予備メモリアレイ）とが設けられ
る。 上記不良アドレスを記憶する記憶手段として、第１図に
示すような記憶回路が用いられている。 この記憶回路は、欠陥メモリセルのアドレスを記憶する
ものであり、記憶手段としてヒユーズ手段Ｆが用いられ
る。このヒユーズ手段Ｆを上記アドレスに従って溶断さ
せるため、次の回路が設けられる。 電極Ｐ１からのタイミング信号ψｐにより、不良アドレ
ス信号を受けに論理回路が動作させられる。すなわら、
上記論理回路は、負荷ＭＯ３ＦＥＴＱＩと、上記アドレ
ス信号ａＯとを受ける・インバータ回路によって構成さ
れる。 また、電極Ｐ２と回路の接地電位との間には、ヒユーズ
手段ＦとＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ３とが直列形感に
接続され、上記ＭＯ３ＦＥＴＱ３のゲートに上記インバ
ータ回路を構成するＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ２のド
レイン出力が印加される。 また、上記ヒユーズ手段Ｆが溶断されているか否かを識
別して、相補アドレス信号ａｏ、ａＯを形成するため、
そのドレインが上記ヒユーズ手段Ｆに接続されたＭ Ｏ
Ｓ Ｆ ＥＴＱ ４と、このＭＯ３ＦＥＴＱ４とケート
、ドレインが交差結線されたＭＯ３ＦＥＴＱ５が設けら
れる。 なお、図示しないがＭＯ３ＦＥＴＱ５のドレインには、
上記アドレス信号ａＯのハイレベルを形成するダイナミ
ックプルアップ回路が設けられるものである。また、回
路の電源電圧用の電極Ｐ３と上記電極Ｐ２との間には、
並列形態のＭＯ３ＦＥＴＱ６及び抵抗Ｒ２からなる電流
制限手段が設けられている。 この記１９回路における不良アドレスの書込み動作を第
２図のタイミング図に従ッて説明する。 書込み用電圧Ｖ ｃｃｒを電極Ｐ２に供給する。そして
、ＭＯ３ＦＥＴＱ２のゲートに不良アドレス信号ａＯを
供給する。この後、タイミング信号φｐを電源電圧のよ
うなハイレベルとする。上記不良アドレス信号ａ Ｏが
／Ｓ４レベルならＭＯ５ＦＥＴＱ２がオン状態になって
いるので、そのドレイン出力がロウレベルになり、ＭＯ
３ＦＥＴＱ３をオフ状態にする。したがって、ヒユーズ
手段Ｆに／８断電流が流ないので、そのｌＩ８断が行わ
れない。 一方、上記不良アドレス信号ａＯがロウレベルならＭＯ
３ＦＥＴＱ２がオフ状態になっているので、そのトレイ
ン出力がハイレベルになり、Ｍ ＯＳ ＦＥ ＴＱ ３
をオフ状態にする。したがって、ヒユーズ手段Ｆに溶断
電流が流れるので、その溶断が行われる。 上記記憶回路の電極ＰＩ、Ｐ２には、半導体ウェハ上に
完成されたダイナミック型ＲＡＭに対して、そのプロー
ピングにより上記電圧Ｖｃｃｒ及びφｐを供給するもの
である。したがって、１ｌｆｌ常のポンディングバット
と同様に比較的大きな面積、約１００μｍＸＩＱＯμｎ
・メモリ）のような半導体記憶装置において、その製品
歩留りを向上させるために、欠陥ビット救済方式を利用
することが考えられている。 欠陥ピント救済方式を採用するために、半導体記憶装置
には、メモリアレイ内の不良アＦ’レスを記憶する記憶
手段及びアドレス比較回路からなるアドレスコンベアと
冗長メモリアレイ （予備メモリアレイ）とが設けられ
る。 上記不良アドレスを記憶する記憶手段として、第１図に
示すような記憶回路が用いられている。 この記憶回路は、欠陥メモリセルのアドレスを記憶する
ものであり、記憶手段としてヒユーズ手段Ｆが用いられ
る。このヒユーズ手段Ｆを上記アドレスに従って溶断さ
せるため、次の回路が設けられる。 電極Ｐ１からのタイミング信号ψｐにより、不良アドレ
ス信号を受けに論理回路が動作させられる。すなわら、
上記論理回路は、負荷ＭＯ３ＦＥＴＱＩと、上記アドレ
ス信号ａＯとを受ける・インバータ回路によって構成さ
れる。 また、電極Ｐ２と回路の接地電位との間には、ヒユーズ
手段ＦとＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ３とが直列形感に
接続され、上記ＭＯ３ＦＥＴＱ３のゲートに上記インバ
ータ回路を構成するＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ２のド
レイン出力が印加される。 また、上記ヒユーズ手段Ｆが溶断されているか否かを識
別して、相補アドレス信号ａｏ、ａＯを形成するため、
そのドレインが上記ヒユーズ手段Ｆに接続されたＭ Ｏ
Ｓ Ｆ ＥＴＱ ４と、このＭＯ３ＦＥＴＱ４とケート
、ドレインが交差結線されたＭＯ３ＦＥＴＱ５が設けら
れる。 なお、図示しないがＭＯ３ＦＥＴＱ５のドレインには、
上記アドレス信号ａＯのハイレベルを形成するダイナミ
ックプルアップ回路が設けられるものである。また、回
路の電源電圧用の電極Ｐ３と上記電極Ｐ２との間には、
並列形態のＭＯ３ＦＥＴＱ６及び抵抗Ｒ２からなる電流
制限手段が設けられている。 この記１９回路における不良アドレスの書込み動作を第
２図のタイミング図に従ッて説明する。 書込み用電圧Ｖ ｃｃｒを電極Ｐ２に供給する。そして
、ＭＯ３ＦＥＴＱ２のゲートに不良アドレス信号ａＯを
供給する。この後、タイミング信号φｐを電源電圧のよ
うなハイレベルとする。上記不良アドレス信号ａ Ｏが
／Ｓ４レベルならＭＯ５ＦＥＴＱ２がオン状態になって
いるので、そのドレイン出力がロウレベルになり、ＭＯ
３ＦＥＴＱ３をオフ状態にする。したがって、ヒユーズ
手段Ｆに／８断電流が流ないので、そのｌＩ８断が行わ
れない。 一方、上記不良アドレス信号ａＯがロウレベルならＭＯ
３ＦＥＴＱ２がオフ状態になっているので、そのトレイ
ン出力がハイレベルになり、Ｍ ＯＳ ＦＥ ＴＱ ３
をオフ状態にする。したがって、ヒユーズ手段Ｆに溶断
電流が流れるので、その溶断が行われる。 上記記憶回路の電極ＰＩ、Ｐ２には、半導体ウェハ上に
完成されたダイナミック型ＲＡＭに対して、そのプロー
ピングにより上記電圧Ｖｃｃｒ及びφｐを供給するもの
である。したがって、１ｌｆｌ常のポンディングバット
と同様に比較的大きな面積、約１００μｍＸＩＱＯμｎ
【を必要とするとともに、アクティブエリアのスペース
という制約により所定の間隔を設けるｄ・要がある。し
たがって、１つの電極により実質的には、約２００μｍ
Ｘ２００μｍもの大きな占有面櫃が４Ｌｌ・要となって
、２１飄η体集積回路の集積度を低下させてしまうとい
う問題が生しる。 この発明の目的は、上記ヒユーズ手段Ｆを用いた記１ｑ
回路の電極数を削減することにより、高集積度をし１つ
だ半導体案債回路装置を提供することにある。。 この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。 以下、この発明を実施例とともに詳細に説明する。 第２図には、ダイナミック型ＲＡＭの欠陥ビ・ノドの救
済のために設げられる上記アドレスコンベアにこの発明
を適用した場合の一実施例の回路図が示されている。 不良アドレスを記憶する記憶回路は、次の各回路素子乙
こより構成される。電極Ｐ２と、回路の接地電位（０■
）との間には、ヒユーズ手段ＦとＭ○５ＦＥＴＱ３とが
直列に接続される。このＭ○５ＦＥＴＱ３のゲートには
、負荷ＭＯ３ＦＥＴＱ１と駆動ＭＯ３ＦＥＴＱ２とで構
成されたインノ＼−クの出力が印加される。上記負荷Ｍ
Ｏ３ＦＥＴの】には、上記電極Ｐ２から供給される電圧
により動作状態にされる。すなわら、ミオ！πＰ２から
供給される電圧Ｖ ｃｃｒは、上記ヒ、１−ズ手段Ｆの
溶断電圧と上記インバータの動作電圧として共通に用い
られる。そして、上記インバータの駆動ＭＯ３ＦＥＴＱ
２のゲートには、不良アドレス信号ａＯが印加される。 なお、特に制限されないか、上記負荷ＭＯ３ＦＥＴＱＩ
のゲートと回路の接地電位との間には、高抵抗手段Ｒ１
が設けられている。 −上記電極Ｐ２と回路の電源供給用電極Ｐ３との間には
一電流制限手段としてのＭＯ３ＦＥＴＱ６と抵抗Ｒ２と
が並列に設けられる。 上記ヒユーズ手段Ｆの溶断の有無を識別して、相補不良
アドレス信号ａＱ、ａＱを形成するため、次の各回路素
子が設げられる。 そのゲート、ドレイン間が互いに交差結線されたＭＯ３
ＦＥＴＱ４．Ｑ５は、ラッチ形態に構成される。上記Ｍ
Ｏ３ＦＥＴＱ４のドレインば、ヒユーズ手段Ｆに接続さ
れる。特に制限されないが、このヒユーズ手段Ｆは、ポ
リ （多結晶）シリコン層により形成される。 上記ＭＯ３ＦＥＴＱ５のドレインには、そのハイレベル
出力を電源電圧ＶＣＣレベルにまでプルアップさせるた
め、次のグイナミノクプルアノブ回路が設けられる。 上記ＭＯ３ＦＥＴＱ５のドレインと電源電圧■ｃｃ （
上記電極Ｐ３）との間には、プリチージＭＯ３ＦＥＴＱ
７と、ＭＯ３ＦＥＴＱＢとが並列形態に接続される。上
記ＭＯＳ Ｆ ＥＴＱ ４は、低消費電力化のためにそ
のコンダクタンス特性が比較的小さく設定される。上記
ＭＯ３ＦＥＴＱ８のケート電圧を上記ヒユーズ手段Ｆの
溶断の有無に従った記憶情報、言い換えればＭ ＯＳ
ｌ？ Ｅ Ｔ Ｑ ５のドレイン信号レベルに従ってロ
ウレベル又は電源電圧ＶＣＣ以上の高レベルとするため
、ＭＯ３ＦＥＴＱ８のケートにＭ ＯＳ容量ＣＢのゲー
ト側電極が接続される。 また、このＭＯ３容量ＣＢの他方の電極には、タイミン
グ信号φが印加される。このＭ ＯＳ Ｂ量ＣＢは、そ
の闇値電圧以上のハイレベルが印加されるとＭ ＯＳ容
量が形成され、上記闇値電圧以下のロウレベルが印加さ
れるとＭＯ３容量が形成されない可変容量素子と理解さ
れたい。 このＭ ＯＳ容量ＣＢに上記Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ
５のドレイン信号を伝えるため、ＭＯ３ＦＥＴＱ９が
設げられる。このＭＯ３ＦＥＴＱ９のゲートには、上記
電極Ｐ３から供給される電源電圧Ｖｃｃが定常的に印加
される。 特に制限されないが、上記タイミング信号φば、グイナ
ミソク型ＲＡＭにおけるロウアドレスストローブ信号Ｒ
ＡＳに基づいて形成される内部タイミング信−ＩＲＡｓ
３が用いられる。 」二記ＭＯ３ＦＥＴＱ４．Ｑ５のトレーインから冑られ
る記１．ａ情報ａＱ、ａＱは、アトＬ・ス比較回路を構
成するＮ４０ＳＦＥＴＱＩ Ｏ，Ｑｌ １のゲートに印
加される。これらのへ４０３ Ｆ Ｅ Ｔ Ｑ ］ Ｏ
、Ｑｌｌは、直列形態に接続され、ＭＯ３ＦＥＴＱＩＯ
側からアドレス信号、ＩＯが、ＭＯＳ Ｆ Ｅ Ｔ ０
１１側からアドレス信号ａＯがそれぞれ相補的に供給さ
れ、その共通接続点から比較出力を（与るものである。 上記記憶情ｆｌａｔとアドレス信号とが一致した場合、
記憶情報によりオン状態になっているｐＡｏ Ｓ Ｆ
ＥＴＱＩＯ又はＱｌｌを３ｆｆｌｌＬでアドレス信号ａ
Ｑ又はａＱのロウレベルの一致信号が出力される。一方
、記憶情報とアドレス信号とが不一致の場合、記憶情報
によりオン状態になっているＭ ＯＳ Ｆ Ｅ′ｒＱ
１０又はＱｌｌを通してアドレス信％ａＱ又は；０のハ
イレベルの不一致信号が出力されることになる。 他のアドレス信号ａｎに対して設けられたアドレスコン
ベアＡＣｎ等も同様な記憶回路及び比較回路により構成
される。 上記比較出力ば、ＭＯ３ＦＥＴＱＩ２ないしＱｌ３及び
ブリチージＭＯ３ＦＥＴＱ１４とで構成されたノアゲー
ト回；洛に入力され、このノアゲート回路を通してアド
レス切り換え制御信号ａｒが形成される。すなわち、す
べての記憶情報とアドレス信号とが一致した時、そのロ
ウレベル出力によりＭＯ３ＦＥＴＱＩ １ないしＱｌ３
がオフ状態となって、ハイレベルのア、ドＬ、； 、１
．、切り換え制御信号ａｒが形成される。 この実施例におりる記憶回路への書込み動作、言い換え
れはヒユーズ手段Ｆを不良アドレスに従って７′８断さ
せる動作を第４図のタイミング図を参照して説明する。 この実施例の記憶回路では、電極Ｐ２に電源電圧Ｖｃｃ
を印加されてない状態で、不良アドレス信号丁Ｏを先に
供給する。この後、上記電極Ｐ２の電圧Ｖ ｃｃｒを電
源電圧ＶＣＣレベルにする。 今、上記不良アドレス信号ｙＯがハイレベルなら、ＭＯ
３ＦＥＴＱ２がオン状態になっているのでＭＯ３ＦＥＴ
Ｑ３をオフ状態にする。したがって、ヒユーズ手段Ｉｎ
こは溶断電流が流れないのでヒユーズ手段Ｆは溶断され
ない。 一方、上記不良アドレス信号７０がロウレベルなら、Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ ２がオフ状態になっているの
てＭＯＳ Ｆ Ｅ ′ＦＱ ３をオン状態にする。した
がって、ヒユーズ手段Ｆに溶断電流か流れるのでヒユー
ズ手段Ｆは溶断される。 なお、完成された状態のダイナミック型ＲＡ、 Ｍにお
いては、上ｄ己重十伝Ｐ２にば電極Ｐ３からの電源電圧
ＶＣＣが電流制限手段を介して供給される。 この実施例では、１つの電極により不良アドレスの書込
、％が行われるので、電極数の削減による高集れｖ化を
［ツ」ることかできる。１ｌＴＩ當、ダイナミック型Ｒ
Ａ Ｍにおいては、複数組の冗長メモリアレイが設りら
れる。したがって、この実施例のダイナミック型ＲＡＭ
全体では、上記冗長メモリアレイに対応した複数個の電
極を削減することができる。このため、この発明は、大
記憶容量化（高簗梼度）されたダイナミック型ＲＡ、Ｍ
において有益なものとなる。 また、不良アドレスの害込め時のプローフ （探針）及
び制御信号数の削減を図ることができるので、不良アド
レスの書込め装置の簡素化も図ることができる。 この発明は、前記実施例に限定されない。 第２図の回路において、ダイナミックプルアップ回路は
、種々の変形を採ることができるものである。また、上
記ヒユーズ手段Ｆの溶断を有フ■（を判別して相補不良
アドレス信号を形成する回路は、フリップフロップ回路
等を利用するものであってもよい。 この発明は、ヒユーズ手段Ｆを用いて、所定の情報を記
憶させる記憶回路を含む半導体集積回路装置に広く利用
することができるものである。
という制約により所定の間隔を設けるｄ・要がある。し
たがって、１つの電極により実質的には、約２００μｍ
Ｘ２００μｍもの大きな占有面櫃が４Ｌｌ・要となって
、２１飄η体集積回路の集積度を低下させてしまうとい
う問題が生しる。 この発明の目的は、上記ヒユーズ手段Ｆを用いた記１ｑ
回路の電極数を削減することにより、高集積度をし１つ
だ半導体案債回路装置を提供することにある。。 この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。 以下、この発明を実施例とともに詳細に説明する。 第２図には、ダイナミック型ＲＡＭの欠陥ビ・ノドの救
済のために設げられる上記アドレスコンベアにこの発明
を適用した場合の一実施例の回路図が示されている。 不良アドレスを記憶する記憶回路は、次の各回路素子乙
こより構成される。電極Ｐ２と、回路の接地電位（０■
）との間には、ヒユーズ手段ＦとＭ○５ＦＥＴＱ３とが
直列に接続される。このＭ○５ＦＥＴＱ３のゲートには
、負荷ＭＯ３ＦＥＴＱ１と駆動ＭＯ３ＦＥＴＱ２とで構
成されたインノ＼−クの出力が印加される。上記負荷Ｍ
Ｏ３ＦＥＴの】には、上記電極Ｐ２から供給される電圧
により動作状態にされる。すなわら、ミオ！πＰ２から
供給される電圧Ｖ ｃｃｒは、上記ヒ、１−ズ手段Ｆの
溶断電圧と上記インバータの動作電圧として共通に用い
られる。そして、上記インバータの駆動ＭＯ３ＦＥＴＱ
２のゲートには、不良アドレス信号ａＯが印加される。 なお、特に制限されないか、上記負荷ＭＯ３ＦＥＴＱＩ
のゲートと回路の接地電位との間には、高抵抗手段Ｒ１
が設けられている。 −上記電極Ｐ２と回路の電源供給用電極Ｐ３との間には
一電流制限手段としてのＭＯ３ＦＥＴＱ６と抵抗Ｒ２と
が並列に設けられる。 上記ヒユーズ手段Ｆの溶断の有無を識別して、相補不良
アドレス信号ａＱ、ａＱを形成するため、次の各回路素
子が設げられる。 そのゲート、ドレイン間が互いに交差結線されたＭＯ３
ＦＥＴＱ４．Ｑ５は、ラッチ形態に構成される。上記Ｍ
Ｏ３ＦＥＴＱ４のドレインば、ヒユーズ手段Ｆに接続さ
れる。特に制限されないが、このヒユーズ手段Ｆは、ポ
リ （多結晶）シリコン層により形成される。 上記ＭＯ３ＦＥＴＱ５のドレインには、そのハイレベル
出力を電源電圧ＶＣＣレベルにまでプルアップさせるた
め、次のグイナミノクプルアノブ回路が設けられる。 上記ＭＯ３ＦＥＴＱ５のドレインと電源電圧■ｃｃ （
上記電極Ｐ３）との間には、プリチージＭＯ３ＦＥＴＱ
７と、ＭＯ３ＦＥＴＱＢとが並列形態に接続される。上
記ＭＯＳ Ｆ ＥＴＱ ４は、低消費電力化のためにそ
のコンダクタンス特性が比較的小さく設定される。上記
ＭＯ３ＦＥＴＱ８のケート電圧を上記ヒユーズ手段Ｆの
溶断の有無に従った記憶情報、言い換えればＭ ＯＳ
ｌ？ Ｅ Ｔ Ｑ ５のドレイン信号レベルに従ってロ
ウレベル又は電源電圧ＶＣＣ以上の高レベルとするため
、ＭＯ３ＦＥＴＱ８のケートにＭ ＯＳ容量ＣＢのゲー
ト側電極が接続される。 また、このＭＯ３容量ＣＢの他方の電極には、タイミン
グ信号φが印加される。このＭ ＯＳ Ｂ量ＣＢは、そ
の闇値電圧以上のハイレベルが印加されるとＭ ＯＳ容
量が形成され、上記闇値電圧以下のロウレベルが印加さ
れるとＭＯ３容量が形成されない可変容量素子と理解さ
れたい。 このＭ ＯＳ容量ＣＢに上記Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ
５のドレイン信号を伝えるため、ＭＯ３ＦＥＴＱ９が
設げられる。このＭＯ３ＦＥＴＱ９のゲートには、上記
電極Ｐ３から供給される電源電圧Ｖｃｃが定常的に印加
される。 特に制限されないが、上記タイミング信号φば、グイナ
ミソク型ＲＡＭにおけるロウアドレスストローブ信号Ｒ
ＡＳに基づいて形成される内部タイミング信−ＩＲＡｓ
３が用いられる。 」二記ＭＯ３ＦＥＴＱ４．Ｑ５のトレーインから冑られ
る記１．ａ情報ａＱ、ａＱは、アトＬ・ス比較回路を構
成するＮ４０ＳＦＥＴＱＩ Ｏ，Ｑｌ １のゲートに印
加される。これらのへ４０３ Ｆ Ｅ Ｔ Ｑ ］ Ｏ
、Ｑｌｌは、直列形態に接続され、ＭＯ３ＦＥＴＱＩＯ
側からアドレス信号、ＩＯが、ＭＯＳ Ｆ Ｅ Ｔ ０
１１側からアドレス信号ａＯがそれぞれ相補的に供給さ
れ、その共通接続点から比較出力を（与るものである。 上記記憶情ｆｌａｔとアドレス信号とが一致した場合、
記憶情報によりオン状態になっているｐＡｏ Ｓ Ｆ
ＥＴＱＩＯ又はＱｌｌを３ｆｆｌｌＬでアドレス信号ａ
Ｑ又はａＱのロウレベルの一致信号が出力される。一方
、記憶情報とアドレス信号とが不一致の場合、記憶情報
によりオン状態になっているＭ ＯＳ Ｆ Ｅ′ｒＱ
１０又はＱｌｌを通してアドレス信％ａＱ又は；０のハ
イレベルの不一致信号が出力されることになる。 他のアドレス信号ａｎに対して設けられたアドレスコン
ベアＡＣｎ等も同様な記憶回路及び比較回路により構成
される。 上記比較出力ば、ＭＯ３ＦＥＴＱＩ２ないしＱｌ３及び
ブリチージＭＯ３ＦＥＴＱ１４とで構成されたノアゲー
ト回；洛に入力され、このノアゲート回路を通してアド
レス切り換え制御信号ａｒが形成される。すなわち、す
べての記憶情報とアドレス信号とが一致した時、そのロ
ウレベル出力によりＭＯ３ＦＥＴＱＩ １ないしＱｌ３
がオフ状態となって、ハイレベルのア、ドＬ、； 、１
．、切り換え制御信号ａｒが形成される。 この実施例におりる記憶回路への書込み動作、言い換え
れはヒユーズ手段Ｆを不良アドレスに従って７′８断さ
せる動作を第４図のタイミング図を参照して説明する。 この実施例の記憶回路では、電極Ｐ２に電源電圧Ｖｃｃ
を印加されてない状態で、不良アドレス信号丁Ｏを先に
供給する。この後、上記電極Ｐ２の電圧Ｖ ｃｃｒを電
源電圧ＶＣＣレベルにする。 今、上記不良アドレス信号ｙＯがハイレベルなら、ＭＯ
３ＦＥＴＱ２がオン状態になっているのでＭＯ３ＦＥＴ
Ｑ３をオフ状態にする。したがって、ヒユーズ手段Ｉｎ
こは溶断電流が流れないのでヒユーズ手段Ｆは溶断され
ない。 一方、上記不良アドレス信号７０がロウレベルなら、Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ ２がオフ状態になっているの
てＭＯＳ Ｆ Ｅ ′ＦＱ ３をオン状態にする。した
がって、ヒユーズ手段Ｆに溶断電流か流れるのでヒユー
ズ手段Ｆは溶断される。 なお、完成された状態のダイナミック型ＲＡ、 Ｍにお
いては、上ｄ己重十伝Ｐ２にば電極Ｐ３からの電源電圧
ＶＣＣが電流制限手段を介して供給される。 この実施例では、１つの電極により不良アドレスの書込
、％が行われるので、電極数の削減による高集れｖ化を
［ツ」ることかできる。１ｌＴＩ當、ダイナミック型Ｒ
Ａ Ｍにおいては、複数組の冗長メモリアレイが設りら
れる。したがって、この実施例のダイナミック型ＲＡＭ
全体では、上記冗長メモリアレイに対応した複数個の電
極を削減することができる。このため、この発明は、大
記憶容量化（高簗梼度）されたダイナミック型ＲＡ、Ｍ
において有益なものとなる。 また、不良アドレスの害込め時のプローフ （探針）及
び制御信号数の削減を図ることができるので、不良アド
レスの書込め装置の簡素化も図ることができる。 この発明は、前記実施例に限定されない。 第２図の回路において、ダイナミックプルアップ回路は
、種々の変形を採ることができるものである。また、上
記ヒユーズ手段Ｆの溶断を有フ■（を判別して相補不良
アドレス信号を形成する回路は、フリップフロップ回路
等を利用するものであってもよい。 この発明は、ヒユーズ手段Ｆを用いて、所定の情報を記
憶させる記憶回路を含む半導体集積回路装置に広く利用
することができるものである。
第１図は、この発明に先立って用いられている不良アド
レス記憶回路の一例を示す回路し１、第２し１は、ぞの
店：込み１１作を説明するためのタイミング図、 第３１ｙ１は、この発明をアトＬ・ヌニ２ンペアに適用
しまた場合の一実施例を示す回路図、 第４図は、ぞの動作を説明す７）ためのタイミング図で
ある。 第 １ 図 第 ２ 図 りｐ−ｍ−」−一一一 第 ３ 図 第 ４ 図 ・′・・・−一」−一一一
レス記憶回路の一例を示す回路し１、第２し１は、ぞの
店：込み１１作を説明するためのタイミング図、 第３１ｙ１は、この発明をアトＬ・ヌニ２ンペアに適用
しまた場合の一実施例を示す回路図、 第４図は、ぞの動作を説明す７）ためのタイミング図で
ある。 第 １ 図 第 ２ 図 りｐ−ｍ−」−一一一 第 ３ 図 第 ４ 図 ・′・・・−一」−一一一
Claims (1)
- 【特許請求の範囲】 ■、共通の＠極からの電圧を受けて電圧供給されるヒユ
ーズ手段Ｆ及び上記ヒユーズ手段Ｆを溶断させるＭＯＳ
ＦＥＴの制御信号を形成する論理回路とを含み、−上記
論理回路に上記ヒユーズ手段Ｆを溶断させるか否かの入
力信号を供給した後に上記電極に電圧を供給することを
特徴とする半導体集積回路装置。 ２、上記ヒユーズ手段Ｆば、ポリシリコン層により形成
されるものであることを特徴とする特許請求の範囲第１
項記載の半導体集積回路装置。 ３、上記半導体集積回路装置は、ダイナミ’７り型ＲＡ
Ｍを構成し、上記ヒユーズ手段Ｆにば欠陥メモリセルの
アドレスが書込まれるものであることを特徴する特許請
求の範囲第１又は第２項記載の半導体集積回路装置。 ４、上記電極と電源電圧との間には、電流制限手段が設
置ノられるものであることを特徴とする特許請求の範囲
第１、第２又は第３項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226301A JPS59117794A (ja) | 1982-12-24 | 1982-12-24 | ダイナミック型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226301A JPS59117794A (ja) | 1982-12-24 | 1982-12-24 | ダイナミック型ｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59117794A true JPS59117794A (ja) | 1984-07-07 |
| JPH0373959B2 JPH0373959B2 (ja) | 1991-11-25 |
Family
ID=16843061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226301A Granted JPS59117794A (ja) | 1982-12-24 | 1982-12-24 | ダイナミック型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117794A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61217988A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS61222098A (ja) * | 1985-01-15 | 1986-10-02 | エスジェーエス―トムソン ミクロエレクトロニクス ソシエテ アノニム | 集積回路メモリ |
| JPH05217368A (ja) * | 1991-11-25 | 1993-08-27 | Samsung Electron Co Ltd | 半導体メモリ装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5774899A (en) * | 1980-06-30 | 1982-05-11 | Inmos Corp | Mos memory chip with redundancy |
| JPS58108099A (ja) * | 1981-12-07 | 1983-06-28 | Fujitsu Ltd | ヒユ−ズ切断回路 |
| JPS58175194A (ja) * | 1982-04-05 | 1983-10-14 | Toshiba Corp | 半導体集積回路装置 |
-
1982
- 1982-12-24 JP JP57226301A patent/JPS59117794A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5774899A (en) * | 1980-06-30 | 1982-05-11 | Inmos Corp | Mos memory chip with redundancy |
| JPS58108099A (ja) * | 1981-12-07 | 1983-06-28 | Fujitsu Ltd | ヒユ−ズ切断回路 |
| JPS58175194A (ja) * | 1982-04-05 | 1983-10-14 | Toshiba Corp | 半導体集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61222098A (ja) * | 1985-01-15 | 1986-10-02 | エスジェーエス―トムソン ミクロエレクトロニクス ソシエテ アノニム | 集積回路メモリ |
| JPS61217988A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPH05217368A (ja) * | 1991-11-25 | 1993-08-27 | Samsung Electron Co Ltd | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0373959B2 (ja) | 1991-11-25 |
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