JPS61222098A

JPS61222098A - 集積回路メモリ

Info

Publication number: JPS61222098A
Application number: JP61007140A
Authority: JP
Inventors: リシヤール　フエラン
Original assignee: YUUROTEKUNITSUKU
Current assignee: YUUROTEKUNITSUKU
Priority date: 1985-01-15
Filing date: 1986-01-16
Publication date: 1986-10-02
Anticipated expiration: 2011-10-30
Also published as: JP2549999B2; US4707810A; FR2576132A1; FR2576132B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】１１よΩμ月分！本発明は、集積回路メモリに係るものであり、更に具体
的にいえば修理回路を有するメモリに係るものである。

従来の技術集積回路メモリは相対的に配置された顕微鏡的大きさの
電子回路を有する半導９体ウェハの形態をとり、これら
の電子回路はその電気的状態によりデジタル情報も含ん
でいる。メモリの製造技術の発展に伴ってメモリに含ま
れる回路の密度１京増大し、そしてメモリそれ自体の容
量も増大していく傾向がある。この製造技術の発展は、
個別素子から成る匹敵する回路に比して集積回路の信頼
性を高めなければならないという事情によるのである。

この技術の発展は、大きな困難、すなわち意図されてい
るメモリ回路を有効に製造することが可能であるかとい
う問題に道通している。回路密度が増大していき、製作
者は素子のピッチをマイクロメータのオーダーとしたメ
モリを製作しなければならなくなっている。そのため、
メモリを製造するのに使用するホトリトグラフィックマ
スクを精密に製造しなければならず、そのため高価とな
る。

更に、回路の技術的発展はそのような回路の商品として
の寿命を制限することとなっている。それらは急速に時
代遅れとなる。このため製造者は製造機械の生産性を高
めるのに十分な時間を持てない。これらの製造機械が生
産する製品はすべて完全であるということはない。その
ためメモリの製造、もしくはサンプリングの後でその製
造したメモリの質を検査して、欠陥のあるメモリを取除
く。このようにして取除かれるメモリの数は、製造して
いるメモリの容量が大きくなる程、又は製造ピッチが短
くなる程、又は回路設計が最新のものとなっていく程、
多くなる。これらの問題を解決するための製造者達はメ
モリに修理回路を設けることを考えた。修理回路の目的
は、メモリ内で、欠陥回路を良好状態の回路に取替える
ことである。

本発明の目的は、修理回路の作動効率を高め、併せてこ
れらの修理回路の作動状態への移行（取替）を簡単化す
ることにある。その結果として生産量を高めることとな
る。

メモリセルはマトリックス状に、行（ライン）と列（コ
ラム）に配置されている。又、メモリはデコーダを備え
ている。セルラインを選択するため少なくとも１つの行
のデコーダと、多くの場合セルコラムを選択するため列
のデコーダとがある。

メモリにおいて、同じ行のセルは一本の線に接続されて
いるか、又はビットラインと呼ぶ２本の同じ相補的な線
に接続されている。メモリセルの電気的状態はこれらの
ビットラインにより伝達される。

これらのビットラインはそれぞれ一端で給電回路により
バイアスされており、そして他端でビットライン選択回
路へ接続されている。セルラインのビットライン選択回
路それ自体は、そのセルラインに対応するラインデコー
ダの出力により制御される。本発明に係る修理回路は選
択回路とデコーダの対応出力との間に接続された回路で
ある。

修理回路の目的は、セルラインの選択回路を不能化する
ことであり、そしてこのセルラインのビットラインを動
作しないようにすることである。

そのような不能化が生じると、修理回路はデコーダと修
理接続との間を接続する。別のセルラインをこの修理接
続へ接続する。この別のラインはメモリの公称容量に対
して余分のものである。修理回路は２つの別々の状態を
とることができなければならない。第１の状態では、そ
れらはデコーダとセルラインの正常動作を妨害すること
はない。

修理動作においては修理回路は、不良状態のセルライン
へ当てられた選択命令を余分のセルラインへ移す。これ
ら２つの状態をとることができるようにするため従来技
術の修理回路はフユーズでカスケードに接続されたバイ
ステーブル回路を備えている。正常動作ではフユーズは
切れないで、バイステーブル回路は第１の状態にある。

修理状態に移ろうとするときは、フユーズは切れる。こ
のフユーズの切断は外部手段により行なわれる。切断す
るとバイステーブル回路は状態を変える。

発明が解決しようとするく問題点フユーズを溶断する手段はこれまでにも知られている。

これらの手段は本質的には、レーザーに対向して半導体
ウェハを保持している手段である。

レーザーの光はウェハに対して動かされて、溶断しよう
とするフユーズにレーザー光を非常に精確に向ける。レ
ーザー光パルスをつくってフユーズを溶断する。このと
き修理回路は状態を変え、そしてそのセルラインに相当
するデコーダの出力と別のセルラインへ接続された修理
接続との間が接続される。同時に、修理回路の状態の変
化についての情報を使用し、セルラインの選択回路を不
能化して、それらの選択回路を作動しないようにする。

この構造は２つの欠点を有している。大きな欠点はレー
ザーの取扱いにある。レーザー装置は高価であり、製造
されるメモリの価格を高め、しかもそのレーザーの操作
は微妙である。溶断しようとするフユーズの位置を精確
に狙ってウェハに対してレーザーを位置決めしなければ
ならない。レーザーの取扱に習熟し、製造されるメモリ
のタイプ毎に異なる取扱いに習熟するために費される時
間の損失は、そのメモリの商品としての寿命から決定さ
れねばならない。更に、故障セ°ルラインを余分のセル
ラインで置換するだけでは足りない。

事実、もし故障セルラインが短絡回路の位置、例えばビ
ットラインの１つと給電回路との間にあるとすると、そ
のメモリは（それは修理されたので機能的には健全であ
る）電力消費が過大であるということで検査では不合格
とされる。この過大電力消費は、その回路が鶴造者によ
り保証されている規格から外れることを意味している。

このような状態の下では、望まれるすべての利点が修理
回路から期待できるものではない。

そこで、本発明は、フユーズを切断するためのフユーズ
へのアクセスはメモリのデコーダの１つを極めて簡単に
利用することにより実現されるようにした修理回路を提
供することにより、上述の欠点を解消せんとするもので
ある。

問題点を解決するための手段本発明は、問題の１つのセルラインのアドレスをプログ
ラムしておいてそれが選択されるようにし、そして同時
にパルスを一本の付加的な制御端子へ送ってその選択さ
れたセルライン又はセルコラムに対応するフユーズを切
断する。更に、修理回路の状態の変化に関する情報を使
用してそのセルラインの電源を切る。

かくして、本発明によるならば、 −マトリックスの行と列に分布しているメモリセルと、 −出力信号によりセルラインを選択するための少なくと
も１つのデコーダと、 −　セルラインとデコーダの少なくとも１つの出力との
間に接続されており、フユーズを有し、そしてこのフユ
ーズの状態に応じて、デコーダとセルラインとの間の接
続からデコーダと少なくとも１つの修理接続との間の接
続へ切り替えれる修理回路と、 −修理接続へ接続されている少なくとも１つの付加的な
セルラインとを具備する集積回路メモリにして、フユーズを溶断する手段を備えてふり、このフユーズ溶
断手段は、各フユーズごとに、フユーズに直列のスイッ
チと、このスイッチを作動するため２つの入力を有する
論理制御ゲートを有しており、この論理制御ゲートの第
１入力はデコーダの出力へ接続され、そして論理制御ゲ
ートの第２の入力はメモリの修理回路の幾つかの論理ゲ
ートへ共通に、そしてフユーズの溶断を制御するための
単一の外部アクセス端子へ接続されていることを特徴と
する集積回路メモリが提供される。

添付図面を参照してなされる以下の説明から本発明をよ
りよく理解されよう。以下の説明と添付図面とはあくま
でも例示であって、本発明を限定するものではない。ス
タティックメモリについての本発明の説明を、異なるタ
イプのメモリ（ドラム、ＥＰＲＯＭ・・・・・・）へ、
それらがランダムアクセスであろうとそうでなかろうと
、適用することは当然可能である。更に、行をビットラ
インへそして列をワードラインへ見たてる説明は使用さ
れる手段の自明の転移に対して障害となるものではない
。これらはメモリのマトリックスの分割方向をどちらを
どう呼ぶかという問題に過ぎない。

１ｊ第１ａ図と第１ｂ図とは本発明の改良部分を含むスタテ
ィックランダムアクセスメモリを示す。

このメモリは集積回路の形をしている。これらの図はメ
モリの全体の構成を示す。従来技術と既知のプロセスを
使用してこのメモリを形成することができる。メモリは
行（ライン）と列（コラム）に配置されたメモリセル１
から成る（第１ｂ図）。

１つの行２のすべてのセルは、ビットラインと呼ばれる
同じ２本の相補的な接続線３．４へ接続されている。そ
れらが相補的と呼ばれる理由は、一方が（ある論理状態
に対応°する）ある電気的状態にあるとき、他方は（反
対の論理状態に対応する）相補的な電気的状態にあると
いうことによる。これらのビットラインＬＢ、とＬＢ、
とは一端で給電回路５．６によりそれぞれバイアスされ
ている。

一般的にいって回路５．６は、外部ピン８を介して電位
Ｖｃｃをうける給電線７へ接続されたトランジスタを備
えている。これらのバイアス回路の目的は、ビットライ
ン３．４をＶｃｃよりも低い電位に保って、セル例えば
セル１がビットライン３．４と関連づけられると、その
セルに含まれる情報の状態に応じて一方の状態又は別の
状態（Ｖｃｃ又は０）へ前記電位が移っていくようにす
ることである。

別の端で、ビットライン３は選択回路９にそしてビット
ライン４は選択回路１０にそれぞれ直列になっている。

−例として、選択回路はビットラインと直列のトランジ
スタから成る。これらのトランジスタの制御電極１１．
１２はデコーダからの命令をうける。この命令は接続線
■により伝えられる。

デコーダがセルラインを選択すると、電極１１．１２は
トランジスタ９．１０が短絡回路となるような電位にさ
れる。こうなるとビットライン３．４が伝える電気的状
態は２本の相補的出力線１３．１４にそれぞれ伝わる。

こうして出力線１３．１４はメモリのいずれのセルライ
ンとでも関係がつけられる。しかし常に、その選択され
たセルラインだけがこれらの出力線を介してそれの情報
を伝えれるのである。

同じライン（行）のそれ以外のすべてのセルから１つの
セルを選択するため、このセルはワードラインと呼ばれ
る別の線１５により与えられる伝達可能化命令を更にう
ける。メモリのすべてのワードラインはコラムデコーダ
１６と呼ばれるデコーダと関係している。コラムデコー
ダ１６はメモリに入れられている、又は入れようとして
おり、そして読み出したい又は書き込みたい情報のコラ
ムアドレスを受けとる。もしメモリセルのアドレスが知
られていると、それが属しているメモリワードを、ライ
ン１５のようなワードラインにより突き止めることによ
り、そしてそれが属しているセルラインを接続線Ｈのよ
うな接続線により選択することによりそれに情報を書き
込んだり、それから情報を読だしたりすること、すなわ
ちそれにアクセスできる。従って、メモリセル１は２つ
の選択回路を備えており、これらの選択回路１７．１８
は一方では２本のビットラインへ接続されており、そし
て他方では２つの相補的情報収集端子１９．２０へ接続
されている。これらの回路の制御電極２１．２２はワー
ドライン１５へ接続されている。情報を蓄積するためセ
ル１は本質的には既知型式のバイステーブル回路であり
、ここではＶｃｃと接地との間に２本の接続線２７と２
８とに接続されている４個のトランジスタ２３−２６か
ら構成されている。

本発明のメモリは通常のセルラインと比較し得る付加セ
ルライン例えば２９も備えている。これらの余分なセル
らインのセルは、セルライン２のセルと同じワードライ
ンへ接続されている。修理回路（第１ａ図）の目的は、
接続線■へ加えられる選択動作を接続線■へ加えられる
選択動作へ切り替えることである。これにより付加セル
ライン２９は出力接続線１３．１４と関連する。このた
め、付加ライン２９０ビツトライン３０．３１は、接続
線■へ制御電極３４．３５が接続されている直列トラン
ジスタ３２．３３により接続線１３、Ｉ４と関連づけら
れる。換言すれば、セルラインの接続線■によりそして
メモ、すの接続線■により与えられる命令は常に相補的
である。又は、セルラインは良好な状態にあって、余分
なライン２９は使用されていないか、又はその反対であ
る。正常時には修理回路はセルライン２へ当てられてい
る。もしメモリにたり１つだけ余分なライン２９がある
と、１つのセルラインが故障したときだけメモリを修理
できる。

第１ａ図に示すセルラインの修理回路３６は３つの部分
を備えている。第１の部分３７はバイステーブル回路か
ら成る。第２の部分３８は、印加電位（ここでは供給電
位Ｖｃｃ）へバイステーブル３７の端子３９を接続して
いるフニーズにより本質的に形成されている。第３の部
分では修理回路３６はスイッチ４０を含んでおり、この
スィッチ４００制御入力４１はバイステーブル３７め電
気状態に対応する電圧をうけ、そして切替入力４２はデ
コーダ４３からの命令を受けとる。選択命令であるこの
命令は、バイステーブル回路３７の状態によるのである
が、接続線■を介してセルライン２（これはデコーダ４
３の出力４４に対応する）に向って、又は修理接続線■
に向って送られる。接続線■はセルライン毎に設けてい
る。接続線■はメモリの面へ平行にそして出力接続線１
３．１４へのびている。（又はワードライン１５へ平行
に、同じものにくる）。それ故接続線■は、同じ余分の
セルライン２９に所属する１グループのセルラインのす
べての修理回路を一緒に接続する。修理はこのグループ
のセルラインのたり１つが故障しているときだけできる
。

セルライン２又は２９の選択の際スイッチ４０において
選択切り替えに利用するバイステーブル３７の電気的状
−を給電回路５．６の制御のために接続線Ｉで利用する
。これらの給電回路は、メモリから切離したいセルライ
ン２のビットライン３．４にバイアスを与える。セルラ
イン２は、スイッチ４０からの命令を接続線■を介して
選択回路９．１０へ伝えることによりメモリから切離さ
れる。又、セルライン２は、適当な命令を回路５．６へ
伝えることによってもメモリから電気的に切離せる。

それ故、回路５．６は、破線で示す接続線４５により恒
久的に接続されたままでいるにもかかわらず制御される
。バイステーブル回路３７を利用できるので、それが表
わしている情報（それ自体ビットラインの状態について
の情報を与える）を利用して回路５．６を制御するのが
賢明である。これはそうしなければならないというもの
ではない。しかし、メモリアレイの形に回路をつくりつ
けていく際にスペースを節約するには全く有利である。

接続線Ｉだけをつくればよいからである。第１ｂ図から
判るように、接続線Ｉの形成は、それがメモリのかなり
の部分を通るので困難を生ずるかもしれない。実際には
ビットライン（例えばビットライン３）へ平行にそれの
大部分をビットラインと同時に形成できる。残りの部分
は、メモリに種々の接続を形成するときに同時に接続線
■の補足部分を形成するようにして形成していればよい
。

本発明の特徴の一つは、メモリがフユーズを溶断するた
めの固有の手段５２を備えているということである。こ
れらの手段はレーザーのように外部に加えた手段ではな
い。それらはメモリの論理回路に含まれている手段であ
る。各セルラインに対応するフユーズ溶断手段は本質的
にはスイッチ４６であって、このスイッチはフユーズ３
８と直列に接続され、そして論理ゲート４７により制御
される。

論理ゲート４７は２つの入力を有している。第１の入力
４８は、選択したいと思うセルラインに割当てたデコー
ダの出力４４へ接続されている。第２の入力４９はメモ
リの修理回路のすべての論理ゲートに共通の接続線５０
へ接続されている。それは又、単一の外部アクセス端子
５１へ接続されている。

フユーズ３８を溶断する手段５２は次のように動作する
。故障を検出したので中和したいと考えるセルラインの
ラインアドレスをバス５３を介してデコーダ４３へ送る
。その故障は機能的なものか、又は電気的なものである
。デコーダ４３の出力４４は、このラインの選択に相当
する電気的状態、−例として零状態を送り出す。正常時
には電気的状態１、例えば■。Ｃになっている端子５１
は外部手段により零状態にされる。これらの外部手段は
任意の電気的コンタクト手段でよい。例としてノアゲー
トである論理ゲートの出力５４は、それの入力で２つの
零状態をうけるので状態１を送りだす。本質的に大型ト
ランジスタであるスイッチ４６のベースに状態１が加え
られ、そしてそれは短絡状態となる。

こうなるとフユーズは給電々圧■。Ｃと接地との間に入
る。このとき大きな電流がこのフユーズを流れる。この
電流が大きくなる程トランジスタ４６は大きくなる。こ
の電流によりフユーズは溶断する。

従って、フユーズ３８とスイッチ４６との中間の点Ａ（
これはＶｃｃの電位にされていた）は開路となる。こう
なると回路３７の状態は変る。点Ａ１端子３９そして回
路３７に現われる電気的状態は変化し、そしてスイッチ
４０は切り替わる。

スイッチ４０の動作を以下に説明する。スイッチ４０は
補足的な型の２個のトランジスタ６３．６４を備えてい
る。−例としてトランジスタ６３はＰ型であり、そして
トランジスタ６４はＮ型である。これらのトランジスタ
の制御電極に点Ａから同じ電位を与える。これらのトラ
ンジスタの主電極の一つは接続線５６へ接続される。こ
の接続線５６はいま問題としているセルラインを支配し
ているデコーダ４３の出力４４へ至る。点Ａの電気的状
態によるのであるが、接続線５６がそのセルラインを選
択する電気的状態をうけると、これら２つのトランジス
タの一方６３又は６４は可能化されて、その情報は接続
線■又は■へ伝えられる。これは又フユーズの状態（正
常か、又は溶断）を反映している。

デコーダ４３の出力４４に現われるセルラインの選択命
令はスイッチ４０を通る。−例では、この命令はこのス
イッチによって余分のセルラインに対応する接続線■の
方へ伝えられ、接続線■は不能化状態となって接続線■
を切離す。故障がこうして直されるとメモリは正常なメ
モリとして使用できる。故障セルラインと入れ代ったば
かりの余分のセルラインのアドレスは、それが入れ代っ
たセルラ、インのアドレスに仮に決められる。レーザー
の使用が不要となったことは理解されよう。故障セルラ
インのアドレスをうけたデコーダ４３の動作によりフユ
ーズの破断が生ぜしめられる。メモリを分割することに
より幾つかの故障セルラインを修理できることも理解さ
れよう。

修理が全部完了したら、端子５１は再び電気的状態１ヘ
バイアスされる。セルラインの選択は、デコーダ４３に
関係している出力をスイッチ４０に関係している入力へ
接続している接続線５６により使用中要求によって行な
われる。セルラインの所望の修理を全部実施するのにた
り１つの接続線５０を使用するだけであるが、このこと
は全く問題を生じない。事実、単一の論理ゲート４７（
デコーダ４３から選択命令とフユーズ溶断命令をうける
論理ゲート）は有用な命令をそれの出力５４へ通す。そ
の他のセルラインの修理回路の論理ゲートは作動しない
ままである。

本発明の別の技術的な特徴は、バイステーブル３７に関
連している。フユーズ３８をレーザー光線で破断する場
合点Ａが電気的状態を変えるための簡単な回路を設計す
ることは事実可能である。スイッチ４６の存在に独自性
が認められる本発明ではこのような簡単化は不可能であ
る。フユーズ３８が破断すると、点Ａは開路状態のまま
でなければならないということはないが、確実に電気的
状態を変えなければならない。これが本発明の回路３７
の役割である。他の回路も勿論考えれるけれども、ここ
で説明するものには幾つかの利点がある。

この回路３７は本質的には５つのトランジスタ５７−６
１を備えモいる。ＣＭＯ３技術を利用してメモリを製作
した例では、トランジスタ５８だけがＰ型であり、その
他はスイッチングトランジスタ４６と同様Ｎ型である。

トランジスタ５８．６０は給電々圧Ｖｃｃと接地との間
にカスケード接続されている。

トランジスタ５７は点Ａと接地との間に接続される。

点Δはトランジスタ５８．５９の制御電極へ接続される
。これらの２つのトランジスタの中間点Ｂは、一方では
トランジスタ５７０制御電極へ、そして他方ではトラン
ジスタ６１の制御電極へ接続されている。トランジスタ
６０の制御電極はそれのドレイン電極と同じ電位にされ
ている。トランジスタ６１のドレインとソースは電位Ｖ
　ｃ　ｃとされている。

フユーズを破断しないとき、点Ａは電位Ｖｃｃとされて
いる。そのためＰ型のトランジスタは不能化される。従
って、トランジスタ５８とトランジスタ５９との間の中
間点Ｂは零電位である。トランジスタ５７はＮ型であり
、そしてそれの制御ゲートに零状態をうけているのでト
ランジスタ５７は不能化される。この不能化されたトラ
ンジスタ５７は点ＡをＶｃｃに保つ。従って回路３７は
、点Ａが電位■。Ｃとされている状態で安定である。

他方、フユーズが破断されると、次のようにして零状態
が点Ａに現われる。メモリをスイッチングオンするとき
（それを使用することを決めた日）このスイッチングオ
ンに対しコンデンサとして働くトランジスタ６１はそれ
のゲート６２へ状態１を通す。状態１０点Ｂはトランジ
スタ５７を短絡する。

従って、点Ａは零状態へ落ちる。点Ａが零状態であると
、トランジスタ５８は可能化される。これが点Ｂを１に
保持することを終らせ、点Ｂは電位Ｖｃｃとなる。これ
により回路３７は別の安定状態になり、先の状態と反対
となる。

トランジスタ６０の存在はバイステーブルのトリガリン
グスレッショールドを適正方向へ移すのに有用である。

他方、このトリガリング（これはフユーズ３８が溶断し
ていない状態であるとき何の効果も生じない）は、フユ
ーズが溶断するとき適正方向に、すなわち点Ｂを■。０
とする方向に向けられる。同様にトランジスタ４６（こ
れはスイッチの役割を果し、そして大型トランジスタで
ある）は、メモリのスイッチングオンのとき、不能状態
で大容量を形成する。従って点Ａは、スイッチングオン
のとき開路状態のままでなくて接地電位とされるこのこ
ともフユーズの溶断時に点Ａに零電位が生じることに寄
与している。

第２図はメモリを形成する好ましい構造を示す。

この構造では、２のようなセルラインは、ある本数の例
えば１６本のセルラインから成る６５のようなグループ
に分けられる。グループのセルライン毎に１つの余分の
ライン２９が割当てられている。このライン２９は故障
と分ったライン２と置き替わる。

この実施例で気付くようにラインデコーダ４３によりメ
モリのすべてのセルラインへアクセスできる。

デコーダ４３の下流に、セルラインに対しフユーズを溶
断する回路５２のアセンブリ７２がある。外部ピン５１
へ接続された共通の接続線５０がすべての回路５２に使
用される。他方、修理回路３６の全部をセルラインのグ
ループ６５に対応するグループ７３に分ける。グループ
７３毎に余分のセルライン２９ヘアクセスできるように
する■のようなたヌ゛一本の接続線がある。他方、グル
ープセルラインと同数の接続線■と■とがある。最後に
、メモリの列にアクセスできるようにするデコーダ１６
が全部のグループに対して設けられている。デコーダ４
３はアドレスバス５３へ接続され、そしてデコーダ１６
はアドレスバス６６へ接続されてメモリの１つのセルに
含まれた情報を選択できるようにする。ここまでの説明
ではメモリセルは情報ビットを表わしているセルである
。本発明は、メモリセルが幾つもの情報ビットを有して
いるメモリにも適用できる。

第３図は本発明の変形態様を示す。この変形態様では、
バイステーブル回路３７とスイッチ４６の構造はスペー
スを使い過ぎるので、１つのセルライン２に対向して容
易につくりつけることができない。それらが必要とする
スペースは、２本のセルライン毎に確保されるスペース
をそれらが必然的に浸食するようなものである。ここま
で記載した構造はセルラインごとにつくられるので、そ
の結果、スペースの確実な損失となる。この不利益を解
消するため２本の隣接セルライン、ライン２と６７を同
じ修理アセンブリに接続する。その結果として修理ライ
ン２９をライン２９と６８とに分けなければならない。

この変形態様では、修理回路に対したり１本のフユーズ
があるが、この修理回路は２本のセルラインのいずれか
に故障すると使用される。

これらのラインに対しデコーダの出力４４．６９は、フ
ユーズを溶断するための手段３６．５２０制御電極へ出
力を接続した論理ゲート７０に接続される。修理回路の
点Ａで得られる情報は２つの並列スイッチ４０と７１と
へ伝えられる。これらのスイッチは、ライン２と６７へ
のアクセスを、余分のセルライン２９と６８へのアクセ
ス（■と■）に切り替える。これら２本のセルライン２
９．６８とすべてのセルラインとは、１グループのセル
ラインに属するにせよ、メモリ自体に属するにせよ、出
力接続線１３．１４へ接続されている。スイッチ７１は
スイッチ４０に比較できる。例としてゲート７０はアン
ドゲートである。

セルラインの選択は、デコーダ４３の出力４４と６９に
論理状態零が生ずることにより実施される。

【図面の簡単な説明】

第１ａ図と第１ｂ図とは本発明の特徴を備えたメモリの
略図であり、これらの図は３本の接続線■、■、■によ
って正確に対応させれる２枚の図面として示されている
。第２図と第３図とは本発明のメモリの変形態様を示す。〔主な参照番号〕１・・メモリセル、　　　２・・行、３．４・・ビットライン、５．６・・給電回路、　７・・給電線、８・・外部ピン
、　９．ｌＯ・・選択回路、１５・・ワードライン、１
６・・コラムデコーダ、２９・・付加セルライン、３０、　３１・・ビットライン、

Claims

【特許請求の範囲】

（１）マトリックスの行と列に分布しているメモリセル
と、出力信号によりセルラインを選択するための少なくとも
１つのデコーダと、セルラインとデコーダの少なくとも１つの出力との間に
接続されており、フューズを有し、そしてこのフューズ
の状態に応じて、デコーダとセルラインとの間の接続か
らデコーダと少なくとも１つの修理接続との間の接続へ
切り替えれる修理回路と、修理接続へ接続されている少なくとも１つの付加的なセ
ルラインとを具備する集積回路メモリにおいて、フューズを溶断する手段を備えており、このフューズ溶
断手段は、各フューズごとに、フューズに直列のスイッ
チと、このスイッチを作動するため２つの入力を有する
論理制御ゲートを有しており、この論理制御ゲートの第
１入力はデコーダの出力へ接続され、そして論理制御ゲ
ートの第２の入力はメモリの修理回路の幾つかの論理ゲ
ートへ共通に、そしてフューズの溶断を制御するための
単一の外部アクセス端子へ接続されていることを特徴と
する集積回路メモリ。
（２）セルラインをグループに分け、そして各グループ
は少なくとも１つの付加的なセルラインへ接続された少
なくとも１つの修理接続を有する特許請求の範囲第（１
）項に記載のメモリ。
（３）前記の修理回路は２つのセルラインとデコーダと
の間の接続を、それぞれ１つの付加的なセルラインへ接
続されている２つの修理接続とデコーダとの間の２つの
接続へ切り替える手段を備えている特許請求の範囲第（
１）項又は第（２）項に記載のメモリ。
（４）前記のスイッチは、論理制御ゲートが発生した命
令を制御電極でうけるトランジスタを備えている特許請
求の範囲第（１）項又は第（２）項に記載のメモリ。
（５）前記の修理回路はそれぞれ、一方の出力がフェー
ズ端子へ接続されているバイステーブル回路を備えてい
る特許請求の範囲第（１）項又は第（２）項に記載のメ
モリ。
（６）スイッチオンされるための手段と、フューズが溶
断してしまったバイアステーブル回路がメモリのスイッ
チングオンによりあらかじめ定められた単一の電気的状
態になるようにする手段とを備えている特許請求の範囲
第（１）項又は第（２）項に記載のメモリ。
（７）前記のデコーダがセルラインへ割当てられている
出力を備え、各出力は対応セルラインと余分のセルライ
ンとの間の切り替えを許す適正な修理回路へ接続されて
いる特許請求の範囲第（１）項又は第（２）項に記載の
メモリ。