JPS58164099A - 半導体メモリ− - Google Patents

半導体メモリ−

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JPS58164099A
JPS58164099A JP57047723A JP4772382A JPS58164099A JP S58164099 A JPS58164099 A JP S58164099A JP 57047723 A JP57047723 A JP 57047723A JP 4772382 A JP4772382 A JP 4772382A JP S58164099 A JPS58164099 A JP S58164099A
Authority
JP
Japan
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transistor
memory cell
circuit
decoder
spare
Prior art date
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Pending
Application number
JP57047723A
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English (en)
Inventor
Hiroshi Iwahashi
岩橋　弘
Fujio Masuoka
富士雄 舛岡
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Toshiba Corp
Original Assignee
Toshiba Corp
Tokyo Shibaura Electric Co Ltd
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Publication date
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Priority to US06/477,880 priority patent/US4635232A/en
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は正規のメモリーセルが不具合な場合に、予備の
メモリーセルに切り換えることができる半導体メモリー
に関する。
〔発明の技術的背景〕
最近、半導体メモリーにおいては、正規のメモリーセル
回路と予備のメモリーセル回路を形成しておき、製造時
に正規のメモリーセル回路内に不良ビットがあった場合
には、この不良ビット部分を予備のメモリーセル回路に
置き換えて使用するような冗長性機能をもったものが増
加している。これは、正規のメモリーセル回路にわずか
１ビツトの不良セルがあってもメモリー全体として不具
合なため、このようなメモリーは不良品として捨てられ
るからである。即ちメモリー容量が増大するのに伴ない
、不良メモリーセルが発生する確率が高くなってきてお
り、不良が発生しているメモリーを捨てていたのでは、
製品のコストが極めて高価なものとなってしまう。従っ
て全体の歩留り向丘のために予備のメモリーセル回路を
形成し、正規のメモリーセル回路の一部が不良の場合に
、これを切り換えて使う方法が採用されてきたのである
。
第１図は、を記予倫のメモリーセル回路が形成されてい
る半導体メモリーのブロック＠成図である。図中１はア
ドレス信号が与えられるアドレスバッファであり、この
アドレスパツファ１からの出力は正規のアドレスデコー
ダ２および予備のアドレスデコーダ３に並列的に与えら
れる、正規のアドレスデコーダ２のデコード出力は正規
のメモリーセル回路４に与えられ、このデコード出力に
よって正規のメモリーセル回路４内の１つ行線が選択さ
れ、その後この選択された行線に接続されたメモリーセ
ルにデータが記憶されたり、データが読み出されたりす
る。
また正規のアドレスデコーダ２は予備のアドレスデコー
／３からの出力によって、そのデコード動作が制卸され
る。予備のアト９レスデコーダ３のデコード出力は予備
のメモリーセル回路５に与えられ、このデコード出力に
よって予備のメモリーセル回路５内のメモリーセルが選
択され、その後この選択されたメモリーセルにデータが
記憶されたり、データが読み出されたりする。
一方、上記予備のアドレスデコーダ３は、そのｌ！＃Ｖ
ｌｆｆｌによっては、正規のメモリーセル回路４内に不
良ビットがあり、この不良部分を予備のメモリーセル回
路５内のメモリーセルと交換する際に、メモリーセル交
換のための情報が予め不揮発性記憶素子に葺き込まれて
いる交換制御信号発生部６から出力される交換制御信号
によって制御することもできる。即ち、このような構成
の半導体メモリーにおいては、正規のメモリーセル回路
４に不良ビットがなければ交換制御信号は出力されず、
正規のアドレスデコーダ２のみが動作して正規のメモリ
ーセル回路４内のメモリーセルがアクセスされる。一方
、正規のメモリー回路４内に不良ビットがあれば、この
不良ビットを含む行あるいは列アドレスに相当するデコ
ード出力が得られるように予め予備のアドレスデコー／
３をプログラムしておくとともに、交換制御信号発生部
６からＷｌ“レベルまたは１０ルベルの交換制御信号が
得られるように、前記不揮発性記憶素子をプログラムし
でおく。従っていまアドレスバッファ１で正規　　　１
のメモリセル回路４の不良ビットを含む行または列アド
レスに対応する出力が得られると、予備のアドレスデコ
ーダ３によって予備のメモリーセル回路５内のメモリー
セルが選択される。
更にこの時の予備のアドレスデコーダ３のデコード出力
によって正規のアドレス・デコーダ３のデコード動作が
停止され、正規のメモリーセル回路４はアクセスされな
い。このような動作によって、正規のメモリーセル回路
４内の不良部分が予備のメモリーセル回路５と交換され
るものである。
第２図（ａ）　、　（ｂｌは七記交換制碑信号発生部６
の従来の構成を示す回路図である。第２図（８１に示す
回路は、電ｆｉＶＤ印加点と出力端子Ｏｕｔとの間に不
揮発性記憶素子の一つであるポリシリコン等によって１
１！成されたフユーズ素子Ｆを挿入し、出力端子Ｏｕｔ
とアース点との間にプログラム用のエンハンスメントモ
ードのＭＯＳ）ランジスタＱＥを挿入し、かつ出力端子
Ｏｕｔとアース点との間にデプレッションモードのＭＯ
８トランジスタＱＤを挿入し、ＭＯＳトランジスタＱＢ
のｆ−）にはプログラム信号Ｐを与えるとともに、ＭＯ
ＳトランジスタＱＤのダートはアース点に接続したもの
である。また第２図（ｂ）に示す回路は、電飾ＶＤ印加
点と出力端子Ｏｕｔとの間にプログラム用のエンハンス
メントモードのＭＯＳ）ランジスタＱｕを挿入し、同様
に電＃ｉｖＤ印加点と出力端子Ｏｕｔとの間にデプレッ
ションモードのＭＯＳ）ランジスタＱＤを挿入し、かつ
出力端子とアース点との間にフユーズ素子Ｆを挿入し、
ＭＯ８トランジスタＱＥのダートにはプログラム信号Ｐ
を与えるとともに、ＭＯＳトランジスタＱＤのｆ−）は
出力端子Ｏｕｔに接続するようにしたものである。
第２図（ａｌの回路において、フユーズ素子Ｆが溶断さ
れていないとき、出力端子ＯｕｔのレベルはＭＯＳ）ラ
ンジスタＱＤとフユーズ素子Ｆとの抵抗比によって１１
１　レベルに保たれている。一方、ＭＯＳトランジスタ
ＱＦｆのｆ−トに１１ルぺにの！ログラム信号Ｐを与え
ると、このトランジスタＱＢがオンしてフユーズ素子Ｆ
に大きな電流が流れ、このとき発生するジュール熱によ
ってフユーズ素子Ｆが溶断される。フユーズ素子Ｆが溶
断されると、信号Ｐは再びＩＯｌレベルとなってトラン
ジスタＱＥはカットオフし、今度はトランジスタＱＤを
介して出力端子ＯｕｔがＩＱルベルに放電される。そし
て上記出力端子Ｏｕｔの信号、即ち前記ｙ換制ｄ信号の
レベルが例えば１１ルベルのときには、予備アドレスレ
コーダ３のデコード動作は停止され、例えば１０ルベル
のときにデコード動作が行なわれる。
第２図ｆｂｌの回路では、第２図（ａｌの回路とは反対
にフェーズ素子Ｆが溶断されていないとき、出力端子Ｏ
ｕｔのレベルはＭＯＳ　）ランジスタＱＤとフユーズ素
子Ｆとの抵抗比によって５０ルベルに保たれている。そ
してトランジスタＱＢのｒ−トに１１″レベルのプログ
ラム信号Ｐを与えると、を記と同様にフェーズ素子Ｆが
溶断され、その後出力端子ＱｕｔはトランジスタＱＤを
介して１“レベルに充電される。この場合には出力端子
Ｏｕｔの信号、即ち交換料副信号ルベルカ例エバ１０″
レベルのときにハ、予備のアドレスデコーダ３のデコー
ド動作は停止され、例えば“１“レベルのときにデコー
ド動作が行なわれる。
第３図は上記交換制飢信号発生部６を用いない場合にお
ける予備のアドレスデコーダ３の一つのデコード回路の
構成例を示す。この回路は、負荷用のデプレッションモ
ードのトランジスタＱＬＤと、前記アドレスバッファ１
から出方される各アドレス信号Ａ０　、Ａｏ　、Ａ、、
Ａ、・・・Ａｎをダート入力とする駆動用の複数のエン
ハンスメン上モードのトランジスタＱＤＲとトランジス
タＱ　Ｔ、　Ｄとの間に挿入される複数のフユーズ素子
ＦＢとから構成される。
このようなデコード回路では、前記正規のメモリーセル
回路４のメモリーセルのうち、例えばアドレスＡ＝Ａ１
＝・・・Ａｎ＝Ｑに対応する＼ ものカ不良の場合には、このアドレスに相当スる°デコ
ード出力がｆ尋られるように各フユーズ素子Ｆ’Ｂが１
０グラム、即ちＡ。、Ａ１．・・・Ａｎをデート入力と
するトランジスタＱＤＲに接続されているツユ−）ｅ菓
子ＦＢが溶断される。このため人。＝Ａ１＝・・・Ａ　
ｎ　＝　Ｑの場合、そのアドレスの予備メモリーセルが
アクセスされるものである。
〔背景技術の問題点〕
ところで第３図に示される予備のアドレスデコーダにあ
っては、不良アドレスの時、予備のメモリーセルを選択
するために入力されるアドレスの数だけプログラム、即
ちフェーズ素子Ｆ’Ｂを溶断する必要があった。これら
フユーズ素子は、レーザ或いは前述のような電流による
ジュール熱で溶断するが、しかし、このような溶断方法
によれば、周辺回路に溶断物が付着することによる信頼
性の低下、或いは溶断自体の失敗、また溶断個所にお（
する）信頼性の問題等があり、フユーズ素子の溶断個所
は少ないほど良いことは云うまでもない。しかるに、最
近の集積回路の微細加工技術の進歩によりメモリー容量
は増大し、これに伴ないアドレス入方数も増加してきた
。このため、予備メモリーセルを使用する時に切断する
配線数（フユーズ素子数）も、メモリー容量の増大と共
に増えてきた。
〔発明の目的〕
本発明は上記実情に謹みてなされたもので、いかにメモ
リー容量が増加しても、１個所のトランジスタを開閉側
副するだけで、正規のメモリーセルを予備のメモリーセ
ルに切り換えることができる半導体メモリーを提供しよ
うとするものである。
〔発明の概要〕
上記発明の目的を達成するために、セル選択用デコーダ
と予備メモリーセルとの間に、予備メモリーセルを選択
するためのトランジスタを設け、このトランジスタを開
閉制御して正規のメモリーセルを予備のメモリーセルに
切り換えるものである。
〔発明の実施例〕
以下図面を参照して本発明の一実施例を説明する。第４
図中１１はアドレス入力”Ｏｓ”Ｏｓ”ｌ＊”ｌ＊・・
・をもとに出力線Ｒ１＊　Ｒ１＊・・・の一つを選択す
るデコーダであり、出力線Ｒ１゜Ｊ＋・・・はバッファ
回路Ａ１　、Ａ、、　°°′の入力端に接続される。−
ぐツファ回路Ａユ　、Ａ２　、・・・の出力端は駆動線
Ｗ１　、Ｗ、、・・・を介してメモリーセルに接続され
る。出力線Ｒ１、Ｒ，、・・・はエンハンスメント型ト
ランジスタ１２．。
１２３．・・・を介してバッファ回路ＡＲ，の入力端と
デプレッション型トランジスタ１３のドレインに接続さ
れる。このトランジスタ１３のソースとダートは電源ｖ
Ｓ（接地）に接続され、バッファ回路ＡＲ１の出力端は
バッファ回路ＡＲ１を介して予備メモリーセルに接続さ
れる。Ｃ１゜Ｃ１ｓ・・・はトランジスタ１２．，１２
．．°°・のスイッチング制御回路であり、例えば制御
回路ＣＩはデプレッション型トランジスタ１４１　。
１５１．エンハンスメント型トランジスタ１６．。
フユーズ素子Ｐ１よりなり、トランジスタ１５１゜１６
、よりなるインバータの出力端がトランジスタ１２１の
ｒ−トに接続される。制御回路Ｃ７以下もＣ１と対応し
たｌＩｂ１２である。駆動線Ｗ１゜Ｗ、Ｉ・・・はトラ
ンジスタ１７１．１７．、・・°を介して電源ｖＳに接
続され、トランジスタ１７．。
１７１．・・・のｅ−）はバッファ回路人Ｒ，の出力端
に接続される。
第４図において正規のメモリーセルに不良がない場合は
、後述の説明から分かるようにトランジスタ１２．．１
２！・・・はオフしており、従ってデコーダ１１及びバ
ッファ回路ＡＩ　１入量。
・・・により、正規のメモリーセルが選ばれる。この時
、Ｂ２点はトランジスタ１３によりｖＳレベルに保たれ
るため、バッファ回路ＡＲ，、ＡＲ。
の出カバ“０ルベル（■Ｓレベル）とナリ、予備メモリ
ーセルは非選択となる。また正規のメモリーセルに不良
がない時は、例えば回路Ｃ１のポリシリコンツユ−／ｌ
”Ｐｔ　とトランジスタ１４１の接続点は１１”となっ
てトランジスタ１６、はオンし、トランジスタ１２□の
ｒ−ト１は１０１となってカットオフするため、Ｂ１点
は縮にＩＱＩに保たれ、従って予備メモリーセルは選ば
れない。
ここで駆動線Ｗ、に接続されるメモリーセルに不良があ
ったとする。この時回路Ｃ０中のフユーズ素子Ｐ１が例
えばレーザで切断される。
このためトランジスタ１４．により、トランジスタ１６
．のｆｆ−）は１０１に放電され、トランジスタ１６１
はオフとなる。このためトランジスタ１５１により、ト
ランジスタ１２．のダートはＶＤ（例えば５ｖ）に光′
酸されてトランジスタ１２．はオンし、デコーダ出力Ｒ
１とＢ１点は接続される。このためデコーダ１１が成立
して出力線Ｒ８が１１ルベルになると、トランジスタ１
２１を介して８７点も１１−なり、ノ々ッファ回路ＡＲ
，，ＡＲ１の出力はともにＩｌｌとなり、予備メモリー
セルが選択される。ここでトランジスタ１３はＢ１点が
Ｉｌｌになるのを妨げないように、その抵抗値は充分大
きく設定されている。それと同時にトランジスタ１７Ｉ
。
１７１．・・・がオンするため、正規メモリーセルは非
選択となるものである。即ちｔ記のように、回路ＣＩ中
のポリシリコンＰＫをレーザで切断することにより、・
つまり１個のフユーズ素子を切断するだけで予備メモリ
ーセルが選択できるものである。
ここでは１つの予備メモリーセルをもつ場合を説明した
が、２つの予備メモリーセルをもつ場合は、例えばトラ
ンジスタ１２Ｉ　＋１２＊＋・・・、回路Ｃ，，Ｃｔ　
、・・・、バッファ回路Ａ　Ｒ，。
ＡＲ，、）ランジスタＪ７１ｅＪ７ｇ＋・・・等と同様
の回路がもう１組並設されることになる。
第５図は制御回路Ｃ１の他の例である。即ち第４図の回
路Ｃ１では、ポリシリコンをレーザで切断したのに対し
、ここでは高抵抗ポリシリコンをレーザアニールで低抵
抗化することにより、予備メモリーセルを選ぶ回路例を
示す。通常は高抵抗ポリシリコン２１の一端は、トラン
ジスタ２２で１１ルベルに保たれるためトランジスタ１
６、はオンし、トランジスタ１２１のデートは１０１と
なり、トランジスタ１２．はオフで、デコーダ出力線Ｒ
１と８３点は切り離される。しかしそのデコーダで選択
するメモリーセルに不良がある場合は、高抵抗ポリシリ
コン２ノをレーザアニールすることにより低抵抗化する
。このためトランジスタ１６１のｒ−）はＳｏｌとなっ
て　トランジスタ１６、はオフし、トランジスタ１２１
のｅ−トはトランジスタ１５゜で光電されて１１１とな
り、トランジスタ１２□はオンして、四記＠４図で説明
したのと同じく予備メモリーセルが選択されるものであ
る。
第６図は第５因に示した回路を低消費電流化したもので
、デコーダ出力をトランジスタ３ハ３２のダートに入力
することにより、デコーダ出力が“Ｉ″になった時のみ
動作するようにしたものである。即ちデコーダ出力が°
０′ならばトランジスタ３１．３２はオフし、このため
この回路に流れる電流はなく、低消費′電流化が達成で
きるものである。
第７図は第６図の場合と同様に、デコーダ出力をトラン
ジスタ４１．４２のダートに入力することで、第４図の
回路Ｃ０を低消費ｍＷｔ化したものである。このように
することで、デコーダが非成立時の回路Ｃ□に流れる電
流は零となるものである。
第８図は電流によるジュール熱でポリシリコンフユーズ
を溶断する場合の回路例である。即ち第４図ではレーザ
で切断する例を示したが、このように電流による溶断の
場合には、半導体メモリーが外囲器に封入されても使用
で彦る利点がある。このポリシリコンフユーズＰ、を切
断する場合は、不良メモリーセルのある番地にアドレス
入力を設定する。これによりデコーダ出力はＩｌｌとな
ってトランジスタ５ノはオンする。こののち信号Ｐを１
１１としてトランジスタ５２をオンさせる。この時フユ
ーズＰ１、）’７ンジスタ５１．５２を通して電流が流
れ、この時発生するジュール熱によりポリシリコンフユ
ーズＰｌは溶断するものである。
′第９因も電流による溶断の一実施例を示した　　　　
ｈもので、フユーズ素子Ｐ１を溶断するトランジスタ６
１〜６７による回路を設け、また第７図の場合と同様に
低消費電流化をはがったものである。しかもこれは、フ
ユーズ切断のために高電圧Ｖｐを利用し、トランジスタ
のサイズが小さくても大電流を流すため、より高密度化
できる利点がある。例えばフユーズ切断時高電圧ｖｐは
１５Ｖ程度に設定される。しがしてデコーダが成立し、
トランジスタ６２はオンする。その後信号Ｐは１１ｍと
なってトランジスタ６３はオンし、トランジスタ６４の
ダートはＳｏｌとなり、トランジスタ６４はオフする。
この時信号Ｐは１０１となるため、トランジスタ６６も
オフする。
よってトランジスタ６７のダートは高電圧Ｖｐとなり、
トランジスタ６７の導通抵抗は非常に小さくなって、該
トランジスタ６７のサイズが小さくても大電流を流すこ
とができる。一方読み出し時は、ｖｐは零Ｖとなるため
トランジスタ６７はオフする。ツユ−）ｅｐｌが切断し
ている時は、トランジスタ４１を介して電飾■８レベル
に放電されるためトランジスタ１６．はオフし、デコー
ダが成立していればトランジスタ１２１はオンし、予備
メモリーセルが選択されるものである。
第１０図はバッファ回路Ａ１の一具体例を示し、この回
路はトランジスタ７１〜７ＢかＣ）なる。いまＢ１点が
１０１ならば、トランジスタ７５．７６のデート入力は
Ｉｌｌとなってトランジスタ７５．７６はオンし、デコ
ーダ出力に応じてメモリーセルに１１１または１０１を
供給する。
一方予備メモリーセルが選択される時は、８１点が１１
１となるためトランジスタ７５．７６の？−）入力は１
０１となり、トランジスタ７５゜７６はオフし、デコー
ダ出力に係わらずメモリーセルにはＩＯ”が供給される
ものである。このバッファ回路を用いれば前記第４図ト
ランジスタ７７、　．１７．、・・・の必要はない。
〔発明の効果〕
以上説明した如く本発明によれば、メモ＋７一セル選択
用デコーダと予備メモリーセルとの間に、予備メモリー
セルを選択するためのトランジスタを設け、このトラン
ジスタを開閉側副して予備メモリーセルに切り換えるよ
うにしたので、単に１個所のフユーズ切断だけでよい等
の簡単な処置でよく、従って信頼性も向１するものであ
る。
【図面の簡単な説明】
第１図は予備メモリーセルを有した半導体メモリーのブ
ロック構成図、第２図、第３図は同ｗＩ４成の一部詳細
回路図、第４因は本発明の一実施例の回路構成図、第５
図ないし第９図は同回路の一部変形例の回路図、第１０
図は同回路のバッファ回路の具体的回路図である。 １１・・・デコーダ、１２ｍ　、１２．・・・トランジ
スタ、１７１＊１１１・・・セル非選択用トランジスタ
、ＣＩ　　Ｉ　ＣＩ・・・スイッチング制（財）回路。 出願人代理人　　弁理士　鈴　江　武　彦第４図 Ｒ＋　　　　　　Ａ＋　　Ｗ＋ ／’ｔ’ｌ− 一　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　知１しへ８、　　　　　　　　
　　・　〜１２゛　　　　〜１７゛瓦　　　　Ｒ２Ａ２
　　ＶＳ　　Ｗ２ 「 ｌ　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　７６＋１−“　　　　　　
１５ｚ＞　　　　、２．　　〜１７゜灼しヘ ― 著 第７図

Claims (1)

    【特許請求の範囲】
  1. メモリーセルと、該メモリーセルを選択するためのデコ
    ーダと、前記メモリーセルの予備となる予備メモリーセ
    ルと、該セルと前記デコーダとの間に設けられ該デコー
    ダの出力により前記予備メモリーセルを選択するトラン
    ジスタと、前記予備メモリーセル選択のため前記トラン
    プδりをスイッチング？１１１１ｍする手段とを具備し
    た半導体メモリー。
JP57047723A 1982-03-25 1982-03-25 半導体メモリ− Pending JPS58164099A (ja)

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JP57047723A JPS58164099A (ja) 1982-03-25 1982-03-25 半導体メモリ−
DE8383102837T DE3382252D1 (de) 1982-03-25 1983-03-22 Halbleiterspeicheranordnung.
EP83102837A EP0090332B1 (en) 1982-03-25 1983-03-22 Semiconductor memory device
US06/477,880 US4635232A (en) 1982-03-25 1983-03-23 Semiconductor memory device

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