JPH0219560B2 - - Google Patents
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- JPH0219560B2 JPH0219560B2 JP20424681A JP20424681A JPH0219560B2 JP H0219560 B2 JPH0219560 B2 JP H0219560B2 JP 20424681 A JP20424681 A JP 20424681A JP 20424681 A JP20424681 A JP 20424681A JP H0219560 B2 JPH0219560 B2 JP H0219560B2
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- 238000010586 diagram Methods 0.000 description 13
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
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- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
発明の技術分野
この発明は正規回路が不具合な場合に予備回路
に切換えることのできる穴長性機能を持つた半導
体集積回路において、予備回路に切換える際の切
換制御信号として用いられる信号を発生する切換
制御信号発生手段を内蔵した半導体集積回路に関
する。
に切換えることのできる穴長性機能を持つた半導
体集積回路において、予備回路に切換える際の切
換制御信号として用いられる信号を発生する切換
制御信号発生手段を内蔵した半導体集積回路に関
する。
発明の技術的背景
最近、半導体集積回路、特に半導体メモリにお
いては、正規のメモリセル回路と予備のメモリセ
ル回路を予め形成しておき、製造時に正規のメモ
リセル回路内に不良ビツトがあつた場合にはこの
不良ビツト部分を予備のメモリセル回路に置き変
えて使用するような穴長性機能を持つたものが増
加している。これは、正規のメモリセル回路にわ
ずか１ビツトの不良セルがあつてもメモリ全体と
しては不具合なため、このようなメモリは不良と
して捨てられている。しかしながら、メモリ容量
が増大するのに伴ない不良のメモリセルが発生す
る確率は高くなつてきており、不良が発生してい
るメモリを捨てていたのでは製品のコストが極め
て高価なものとなつてしまう。したがつて、全体
の歩留り向上のために予備のメモリセル回路を形
成し、正規のメモリセル回路の一部が不良の場合
にこれを切り換えて使う方法が採用されてきたの
である。そして切り換えのための情報は不揮性記
憶素子に書き込まれている。
いては、正規のメモリセル回路と予備のメモリセ
ル回路を予め形成しておき、製造時に正規のメモ
リセル回路内に不良ビツトがあつた場合にはこの
不良ビツト部分を予備のメモリセル回路に置き変
えて使用するような穴長性機能を持つたものが増
加している。これは、正規のメモリセル回路にわ
ずか１ビツトの不良セルがあつてもメモリ全体と
しては不具合なため、このようなメモリは不良と
して捨てられている。しかしながら、メモリ容量
が増大するのに伴ない不良のメモリセルが発生す
る確率は高くなつてきており、不良が発生してい
るメモリを捨てていたのでは製品のコストが極め
て高価なものとなつてしまう。したがつて、全体
の歩留り向上のために予備のメモリセル回路を形
成し、正規のメモリセル回路の一部が不良の場合
にこれを切り換えて使う方法が採用されてきたの
である。そして切り換えのための情報は不揮性記
憶素子に書き込まれている。
第１図は上記予備のメモリセル回路が形成され
ている半導体メモリのブロツク構成図である。第
１図において、１はアドレス信号が与えられるア
ドレスバツフアであり、このアドレスバツフア１
からの出力は正規のアドレスデコーダ２および予
備のアドレスデコーダ３に並列的に与えられる。
正規のアドレスデコーダ２のデコード出力は正規
のメモリセル回路４に与えられ、このデコード出
力によつて正規のメモリセル回路４内の１つある
いはそれ以上のメモリセルが選択され、この後、
この選択されたメモリセルにデータが記憶された
りデータが読み出されたりする。また、上記正規
のアドレスデコーダ２は予備のアドレスデコーダ
３からの出力によつてそのデコード動作が制御さ
れる。予備のアドレスデコーダ３のデコード出力
は予備のメモリセル回路５に与えられ、このデコ
ード出力によつて予備のメモリセル回路５内のメ
モリセルが選択され、この後、この選択されたメ
モリセルにデータが記憶されたりデータが読み出
されたりする。また、上記予備のアドレスデコー
ダ３の出力は、正規のアドレスデコーダ２のデコ
ード動作を制御するための信号としても出力され
る。さらに上記予備のアドレスデコーダ３のデコ
ード動作は、正規のメモリセル回路４内に不良の
ビツトがあり、この不良部分を予備のメモリセル
回路５内のメモリセルと交換する際に、メモリセ
ル交換のための情報が予め不揮発性記憶素子に書
き込まれている交換制御信号発生部６から出力さ
れる交換制御信号によつて制御される。すなわ
ち、このような構成の半導体メモリにおいて、正
規のメモリセル回路４に不良ビツトがなければ交
換制御信号は出力されず、正規のアドレスデコー
ダ２のみが動作して正規のメモリセル回路４内の
メモリセルがアクセスされる。一方、正規のメモ
リ回路４内に不良ビツトがあれば、この不良ビツ
トを含む行あるいは列アドレスに相当するデコー
ド出力が得られるように予め予備のアドレスデコ
ーダ３をプログラしておくとともに、交換制御信
号発生部６から１レベルまたは０レベルの交換制
御信号が得られるように前記不揮発性記憶素子を
プログラムしておく。したがつて、いまアドレス
バツフア１で正規のメモリセル回路４の不良ビツ
トを含む行または列アドレスに対応する出力が得
られると、予備のアドレスデコーダ３によつて予
備のメモリセル回路５内のメモリセルが選択され
る。さらにこのときの予備のアドレスデコーダ３
のデコード出力によつて正規のアドレスデコーダ
３のデコード動作が停止され、正規のメモリセル
回路４はアクセスされない。このような操作によ
つて、正規のメモリセル回路４内の不良部分が予
備のメモリセル回路５と交換されるものである。
ている半導体メモリのブロツク構成図である。第
１図において、１はアドレス信号が与えられるア
ドレスバツフアであり、このアドレスバツフア１
からの出力は正規のアドレスデコーダ２および予
備のアドレスデコーダ３に並列的に与えられる。
正規のアドレスデコーダ２のデコード出力は正規
のメモリセル回路４に与えられ、このデコード出
力によつて正規のメモリセル回路４内の１つある
いはそれ以上のメモリセルが選択され、この後、
この選択されたメモリセルにデータが記憶された
りデータが読み出されたりする。また、上記正規
のアドレスデコーダ２は予備のアドレスデコーダ
３からの出力によつてそのデコード動作が制御さ
れる。予備のアドレスデコーダ３のデコード出力
は予備のメモリセル回路５に与えられ、このデコ
ード出力によつて予備のメモリセル回路５内のメ
モリセルが選択され、この後、この選択されたメ
モリセルにデータが記憶されたりデータが読み出
されたりする。また、上記予備のアドレスデコー
ダ３の出力は、正規のアドレスデコーダ２のデコ
ード動作を制御するための信号としても出力され
る。さらに上記予備のアドレスデコーダ３のデコ
ード動作は、正規のメモリセル回路４内に不良の
ビツトがあり、この不良部分を予備のメモリセル
回路５内のメモリセルと交換する際に、メモリセ
ル交換のための情報が予め不揮発性記憶素子に書
き込まれている交換制御信号発生部６から出力さ
れる交換制御信号によつて制御される。すなわ
ち、このような構成の半導体メモリにおいて、正
規のメモリセル回路４に不良ビツトがなければ交
換制御信号は出力されず、正規のアドレスデコー
ダ２のみが動作して正規のメモリセル回路４内の
メモリセルがアクセスされる。一方、正規のメモ
リ回路４内に不良ビツトがあれば、この不良ビツ
トを含む行あるいは列アドレスに相当するデコー
ド出力が得られるように予め予備のアドレスデコ
ーダ３をプログラしておくとともに、交換制御信
号発生部６から１レベルまたは０レベルの交換制
御信号が得られるように前記不揮発性記憶素子を
プログラムしておく。したがつて、いまアドレス
バツフア１で正規のメモリセル回路４の不良ビツ
トを含む行または列アドレスに対応する出力が得
られると、予備のアドレスデコーダ３によつて予
備のメモリセル回路５内のメモリセルが選択され
る。さらにこのときの予備のアドレスデコーダ３
のデコード出力によつて正規のアドレスデコーダ
３のデコード動作が停止され、正規のメモリセル
回路４はアクセスされない。このような操作によ
つて、正規のメモリセル回路４内の不良部分が予
備のメモリセル回路５と交換されるものである。
第２図ａ，ｂは上記交換制御信号発生部６の従
来の構成を示す回路図である。第２図ａに示す回
路は、電源VD印加点と出力端子Outとの間に不
揮発性記憶素子の一つであるポリシリコンによつ
て構成されたフユーズ素子Ｆを挿入し、出力端子
Outとアース点との間にプログラム用のエンハン
スメントモードのMOSFETQEを挿入し、かつ出
力端子Outとアース点との間にデイプレツシヨン
モードのMOSFETQDを挿入し、MOSFETQEの
ゲートにはプログラム信号Ｐを与えるようにする
とともにMOSFETQDのゲートはアース点に接続
するようにしたものである。また、第２図ｂに示
す回路は、電源VD印加点と出力端子Outとの間
にプログラム用のエンハンスメントモードの
MOSFETQEを挿入し、同様に電源VD印加点と
出力端子Outとの間にデイプレツシヨンモードの
MOSFETQDを挿入し、かつ出力端子とアース点
との間にフユーズ素子Ｆを挿入し、MOSFETQE
のゲートにはプログラム信号Ｐを与えるようにす
るとともにMOSFETQDのゲートは出力端子Out
に接続するようにしたものである。
来の構成を示す回路図である。第２図ａに示す回
路は、電源VD印加点と出力端子Outとの間に不
揮発性記憶素子の一つであるポリシリコンによつ
て構成されたフユーズ素子Ｆを挿入し、出力端子
Outとアース点との間にプログラム用のエンハン
スメントモードのMOSFETQEを挿入し、かつ出
力端子Outとアース点との間にデイプレツシヨン
モードのMOSFETQDを挿入し、MOSFETQEの
ゲートにはプログラム信号Ｐを与えるようにする
とともにMOSFETQDのゲートはアース点に接続
するようにしたものである。また、第２図ｂに示
す回路は、電源VD印加点と出力端子Outとの間
にプログラム用のエンハンスメントモードの
MOSFETQEを挿入し、同様に電源VD印加点と
出力端子Outとの間にデイプレツシヨンモードの
MOSFETQDを挿入し、かつ出力端子とアース点
との間にフユーズ素子Ｆを挿入し、MOSFETQE
のゲートにはプログラム信号Ｐを与えるようにす
るとともにMOSFETQDのゲートは出力端子Out
に接続するようにしたものである。
第２図ａの回路において、フユーズ素子Ｆが溶
断されていないとき、出力端子Outのレベルは
MOSFETQDとフユーズ素子Ｆとの抵抗比によつ
て１レベルに保たれている。一方、MOSFETQE
のゲートに１レベルのプログラム信号Ｐを与える
と、このMOSFETQEがオンしてフユーズ素子Ｆ
に大きな電流が流れ、このときに発生するジユー
ル熱によつてフユーズ素子Ｆが溶断される。フユ
ーズ素子Ｆが溶断されると、信号Ｐは再び０レベ
ルとなつてMOSFETQEがカツトオフし、今度は
MOSFETQDを介して出力端子Outが０レベルに
放電される。そして、上記出力端子Outの信号、
すなわち前記交換制御信号のレベルがたとえば１
レベルのときには予備のアドレスデコーダ３のデ
コード動作は停止され、たとえば０レベルのとき
にデコード動作が行なわれる。
断されていないとき、出力端子Outのレベルは
MOSFETQDとフユーズ素子Ｆとの抵抗比によつ
て１レベルに保たれている。一方、MOSFETQE
のゲートに１レベルのプログラム信号Ｐを与える
と、このMOSFETQEがオンしてフユーズ素子Ｆ
に大きな電流が流れ、このときに発生するジユー
ル熱によつてフユーズ素子Ｆが溶断される。フユ
ーズ素子Ｆが溶断されると、信号Ｐは再び０レベ
ルとなつてMOSFETQEがカツトオフし、今度は
MOSFETQDを介して出力端子Outが０レベルに
放電される。そして、上記出力端子Outの信号、
すなわち前記交換制御信号のレベルがたとえば１
レベルのときには予備のアドレスデコーダ３のデ
コード動作は停止され、たとえば０レベルのとき
にデコード動作が行なわれる。
第２図ｂの回路では第２図ａの回路とは反対
に、フユーズ素子Ｆが溶断されていないとき、出
力端子OutのレベルはMOSFETQDとフユーズ素
子Ｆとの抵抗比によよつて０レベルに保たれてい
る。そしてMOSFETQEのゲートに１レベルのプ
ログラム信号Ｐを与えると上記と同様にフユーズ
素子Ｆが溶断され、その後、出力端子Outは
MOSFETQDを介して１レベルに充電される。こ
の場合には、出力端子Outの信号、すなわち交換
制御信号のレベルがたとえば０レベルのときには
予備のアドレスデコーダ３のデコード動作は停止
され、たとえば１レベルのときにデコード動作が
行なわれる。
に、フユーズ素子Ｆが溶断されていないとき、出
力端子OutのレベルはMOSFETQDとフユーズ素
子Ｆとの抵抗比によよつて０レベルに保たれてい
る。そしてMOSFETQEのゲートに１レベルのプ
ログラム信号Ｐを与えると上記と同様にフユーズ
素子Ｆが溶断され、その後、出力端子Outは
MOSFETQDを介して１レベルに充電される。こ
の場合には、出力端子Outの信号、すなわち交換
制御信号のレベルがたとえば０レベルのときには
予備のアドレスデコーダ３のデコード動作は停止
され、たとえば１レベルのときにデコード動作が
行なわれる。
第３図は前記予備のアドレスデコーダ３の一つ
のデコード回路の構成の一例を示す回路図であ
る。この回路は負荷用のデイプレツシヨンモード
のMOSFETQLDと、前記アドレスバツフア１か
ら出力される各アドレス信号Ao，ｏ，A1，
１，……oをゲート入力とする駆動用の、複数の
エンハンスメントモードのMOSFETQDRと、こ
れら複数の各MOSFETQDRと上記MOSFETQLD
との間に挿入される複数のフユーズ素子FBとか
ら構成されている。
のデコード回路の構成の一例を示す回路図であ
る。この回路は負荷用のデイプレツシヨンモード
のMOSFETQLDと、前記アドレスバツフア１か
ら出力される各アドレス信号Ao，ｏ，A1，
１，……oをゲート入力とする駆動用の、複数の
エンハンスメントモードのMOSFETQDRと、こ
れら複数の各MOSFETQDRと上記MOSFETQLD
との間に挿入される複数のフユーズ素子FBとか
ら構成されている。
このようなデコード回路では、たとえば前記正
規のメモリセル回路４のメモリセルのうちアドレ
スAo＝A1＝……＝An＝０に対応するものが不良
の場合には、このアドレスに相当するデコード出
力が得られるように各フユーズ素子FBがプログ
ラム、すなわちｏ，1……oをゲート入力と
するMOSFETQDRに接続されているフユーズ素
子FBが溶断される。
規のメモリセル回路４のメモリセルのうちアドレ
スAo＝A1＝……＝An＝０に対応するものが不良
の場合には、このアドレスに相当するデコード出
力が得られるように各フユーズ素子FBがプログ
ラム、すなわちｏ，1……oをゲート入力と
するMOSFETQDRに接続されているフユーズ素
子FBが溶断される。
背景技術の問題点
ところで前記第２図ａ，ｂに示す従来の交換制
御信号発生部にあつては、フユーズ素子Ｆが溶断
されていないときはこのフユーズ素子Ｆには常に
電流が流れた状態になつている。一方、このフユ
ーズ素子Ｆは溶断され易くするためにそのパター
ン形状の幅が極めて細く作られている。このた
め、上記フユーズ素子Ｆに定常的に電流を流すこ
とは信頼性上好ましくない。たとえば何らかの原
因によつて電源VDにノイズが乗つたり、誤まつ
て電源電圧を高くしてしまつたような場合には、
フユーズ素子Ｆに異常電流が流れ、誤まつて溶断
される恐れがある。
御信号発生部にあつては、フユーズ素子Ｆが溶断
されていないときはこのフユーズ素子Ｆには常に
電流が流れた状態になつている。一方、このフユ
ーズ素子Ｆは溶断され易くするためにそのパター
ン形状の幅が極めて細く作られている。このた
め、上記フユーズ素子Ｆに定常的に電流を流すこ
とは信頼性上好ましくない。たとえば何らかの原
因によつて電源VDにノイズが乗つたり、誤まつ
て電源電圧を高くしてしまつたような場合には、
フユーズ素子Ｆに異常電流が流れ、誤まつて溶断
される恐れがある。
発明の目的
したがつて、この発明の目的とするところは、
不揮発性記憶素子を用いて二値の出力を得ること
のできる信頼性の高い半導体集積回路を提供する
ことにある。
不揮発性記憶素子を用いて二値の出力を得ること
のできる信頼性の高い半導体集積回路を提供する
ことにある。
発明の概要
この発明の半導体集積回路は、電源と出力端子
との間にフユーズ素子等両端間のインピーダンス
が不揮発的に変化する不揮発性記憶素子を挿入
し、上記出力端子とアースとの間にMOSFETか
らなるスイツチング素子を挿入し、電源が与えら
れた初期の一定期間、上記スイツチング素子をス
イツチし、スイツチング素子がスイツチされてい
る期間の上記出力端子の信号を記憶することによ
つて、上記不揮発性記憶素子の両端間のインピー
ダンスが低い状態になつているときでも、この不
揮発性記憶素子に常時電流を流す必要なしに二値
の出力を得るようにして信頼性を高めるようにし
たものである。
との間にフユーズ素子等両端間のインピーダンス
が不揮発的に変化する不揮発性記憶素子を挿入
し、上記出力端子とアースとの間にMOSFETか
らなるスイツチング素子を挿入し、電源が与えら
れた初期の一定期間、上記スイツチング素子をス
イツチし、スイツチング素子がスイツチされてい
る期間の上記出力端子の信号を記憶することによ
つて、上記不揮発性記憶素子の両端間のインピー
ダンスが低い状態になつているときでも、この不
揮発性記憶素子に常時電流を流す必要なしに二値
の出力を得るようにして信頼性を高めるようにし
たものである。
発明の実施例
以下図面を参照してこの発明の実施例を説明す
る。第４図はこの発明の原理を説明するための回
路図である。この回路は、電源VD印加点（一方
電位供給端）と出力端子Outとの間にポリシリコ
ンによつて構成されたフユーズ素子Ｆを挿入し、
出力端子Outとアース（他方電位供給端）との間
にプログラム用のエンハンスメントモードの
MOSFETQE1を挿入し、かつ出力端子Outとアー
スとの間にもう１つのエンハンスメントモードの
MOSFETQE2を挿入し、さらに電源投入後に１
レベルの所定パルス幅を持つパルス信号を出力す
るパルス発生回路１０と上記出力端子Outの信号
を記憶するラツチ回路２０とを設け、上記
MOSFETQE1のゲートにはプログラム信号Ｐを
与えるようにするとともにMOSFETQE2のゲー
トには上記パルス発生回路１０から出力されるパ
ルス信号を与えるようにしたものである。そして
上記ラツチ回路２０の出力は、たとえば前記第１
図回路内の予備のアドレスデコーダ３に与えられ
る。
る。第４図はこの発明の原理を説明するための回
路図である。この回路は、電源VD印加点（一方
電位供給端）と出力端子Outとの間にポリシリコ
ンによつて構成されたフユーズ素子Ｆを挿入し、
出力端子Outとアース（他方電位供給端）との間
にプログラム用のエンハンスメントモードの
MOSFETQE1を挿入し、かつ出力端子Outとアー
スとの間にもう１つのエンハンスメントモードの
MOSFETQE2を挿入し、さらに電源投入後に１
レベルの所定パルス幅を持つパルス信号を出力す
るパルス発生回路１０と上記出力端子Outの信号
を記憶するラツチ回路２０とを設け、上記
MOSFETQE1のゲートにはプログラム信号Ｐを
与えるようにするとともにMOSFETQE2のゲー
トには上記パルス発生回路１０から出力されるパ
ルス信号を与えるようにしたものである。そして
上記ラツチ回路２０の出力は、たとえば前記第１
図回路内の予備のアドレスデコーダ３に与えられ
る。
このような回路では、フユーズ素子Ｆが溶断さ
れていない場合にこのフユーズ素子Ｆに電流が流
れるのは、パルス発生回路１０から
MOSFETQE2にパルス信号が与えられてこの
MOSFETQE2がオンするときである。したがつ
て、従来のようにフユーズ素子Ｆには常時電流が
流れることはないので誤まつて溶断されることが
なく、信頼性を高くすることができる。また、フ
ユーズ素子Ｆが溶断されているか否かの情報、す
なわち前記プログラムの情報は、MOSFETQE2
がオンしている時の出力端子Outの信号をラツチ
回路２０が記憶保持しているため、確実に出力さ
れる。なお、MOSFETQE1は従来と同様、フユ
ーズ素子Ｆを溶断するためのものであり、溶断時
に１レベルとなるプログラム信号Ｐが与えられ
る。
れていない場合にこのフユーズ素子Ｆに電流が流
れるのは、パルス発生回路１０から
MOSFETQE2にパルス信号が与えられてこの
MOSFETQE2がオンするときである。したがつ
て、従来のようにフユーズ素子Ｆには常時電流が
流れることはないので誤まつて溶断されることが
なく、信頼性を高くすることができる。また、フ
ユーズ素子Ｆが溶断されているか否かの情報、す
なわち前記プログラムの情報は、MOSFETQE2
がオンしている時の出力端子Outの信号をラツチ
回路２０が記憶保持しているため、確実に出力さ
れる。なお、MOSFETQE1は従来と同様、フユ
ーズ素子Ｆを溶断するためのものであり、溶断時
に１レベルとなるプログラム信号Ｐが与えられ
る。
第５図はこの発明の一実施例の構成を示す回路
図であり、前記パルス発生回路１０は、電源VD
とアースとの間に直列挿入された抵抗１１および
コンデンサ１２と、これら抵抗１１とコンデンサ
１２との直列接続点の信号を反転するインバータ
１３とから構成され、インバータ１３の出力は
MOSFETQE2のゲートに与えられる。また、前
記ラツチ回路２０は、出力端子Outの信号と上記
インバータ１３の出力を各入力とする一対の
NORゲート２１，２２からなるフリツプフロツ
プ２３と、上記一方のNORゲート２１の出力を
ゲート入力とし出力端子Outとアースとの間に挿
入されたエンハンスメントモードの
MOSFETQE3とから構成されている。
図であり、前記パルス発生回路１０は、電源VD
とアースとの間に直列挿入された抵抗１１および
コンデンサ１２と、これら抵抗１１とコンデンサ
１２との直列接続点の信号を反転するインバータ
１３とから構成され、インバータ１３の出力は
MOSFETQE2のゲートに与えられる。また、前
記ラツチ回路２０は、出力端子Outの信号と上記
インバータ１３の出力を各入力とする一対の
NORゲート２１，２２からなるフリツプフロツ
プ２３と、上記一方のNORゲート２１の出力を
ゲート入力とし出力端子Outとアースとの間に挿
入されたエンハンスメントモードの
MOSFETQE3とから構成されている。
このような構成において、電源VDを投入し、
VDとアース間にVDの電位差が与えられると、
その直後にインバータ１３から１レベルの所定パ
ルス幅のパルス信号が出力される。そして所定期
間、MOSFETQE2がオンする。このとき、フユ
ーズ素子Ｆが溶断されていなければ出力端子Out
は１レベルになる。したがつて、NORゲート２
１の出力は０レベルである。次にMOSFETQE2
のオン期間が終了しても出力端子Outはフユーズ
素子Ｆによつて１レベルに保たれるため、NOR
ゲート２１の出力は０レベルのまま変化しない。
VDとアース間にVDの電位差が与えられると、
その直後にインバータ１３から１レベルの所定パ
ルス幅のパルス信号が出力される。そして所定期
間、MOSFETQE2がオンする。このとき、フユ
ーズ素子Ｆが溶断されていなければ出力端子Out
は１レベルになる。したがつて、NORゲート２
１の出力は０レベルである。次にMOSFETQE2
のオン期間が終了しても出力端子Outはフユーズ
素子Ｆによつて１レベルに保たれるため、NOR
ゲート２１の出力は０レベルのまま変化しない。
一方、予めMOSFETQE1によつてフユーズ素
子Ｆが溶断されているとき、MOSFETQE2がオ
ンすると、出力端子Outは０レベルに放電され
る。このとき、NORゲート２２の出力はインバ
ータ１３からの１レベル出力によつて０レベルに
なつているため、NORゲート２１の出力は１レ
ベルとなる。またNORゲート２１の１レベル出
力によつてMOSFETQE3がオンし、この後、出
力端子OutはこのMOSFETQE3によつて０レベル
に保持される。そしてインバータ１３の出力が０
レベルに戻つてもNORゲート２１の出力は１レ
ベルのまま保持される。
子Ｆが溶断されているとき、MOSFETQE2がオ
ンすると、出力端子Outは０レベルに放電され
る。このとき、NORゲート２２の出力はインバ
ータ１３からの１レベル出力によつて０レベルに
なつているため、NORゲート２１の出力は１レ
ベルとなる。またNORゲート２１の１レベル出
力によつてMOSFETQE3がオンし、この後、出
力端子OutはこのMOSFETQE3によつて０レベル
に保持される。そしてインバータ１３の出力が０
レベルに戻つてもNORゲート２１の出力は１レ
ベルのまま保持される。
このようにして上記実施例回路では、電源を投
入した後にフユーズ素子Ｆが溶断されているか否
によつて１レベルまたは０レベルの信号が出力さ
れる。
入した後にフユーズ素子Ｆが溶断されているか否
によつて１レベルまたは０レベルの信号が出力さ
れる。
第６図はこの発明の他の実施例の構成を示す回
路図であり、上記実施例回路とはラツチ回路２０
の構成が異なつている。すなわち、ラツチ回路２
０は、直列接続された２個のインバータ２４，２
５と、この一方のインバータ２４の入力側と出力
端子Outとの間に挿入され伝達ゲートとして用い
られるエンハンスメントモードのMOSFETQE4
と、上記インバータ２４の入力側とインバータ２
５の出力側との間に挿入され伝達ゲートとして用
いられるエンハンスメントモードの
MOSFETQE5と、パルス発生回路１０内のイン
バータ１３の出力を反転するもう１つのインバー
タ２６とから構成され、MOSFETQE4のゲート
には前記インバータ１３の出力が、
MOSFETQE5のゲートには上記インバータ２６
の出力がそれぞれ与えられる。
路図であり、上記実施例回路とはラツチ回路２０
の構成が異なつている。すなわち、ラツチ回路２
０は、直列接続された２個のインバータ２４，２
５と、この一方のインバータ２４の入力側と出力
端子Outとの間に挿入され伝達ゲートとして用い
られるエンハンスメントモードのMOSFETQE4
と、上記インバータ２４の入力側とインバータ２
５の出力側との間に挿入され伝達ゲートとして用
いられるエンハンスメントモードの
MOSFETQE5と、パルス発生回路１０内のイン
バータ１３の出力を反転するもう１つのインバー
タ２６とから構成され、MOSFETQE4のゲート
には前記インバータ１３の出力が、
MOSFETQE5のゲートには上記インバータ２６
の出力がそれぞれ与えられる。
このような構成において、パルス発生回路１０
から１レベルのパルス信号が出力されている期間
ではMOSFETQE2がオンし、出力端子Outの信号
がフユーズ素子Ｆの状態によつて０レベルまたは
１レベルに設定される。このときMOSFETQE4
もオンするために、出力信号Outにおける信号は
インバータ２４，２５によつて順次反転され、イ
ンバータ２５の出力として出力端子Outと同じレ
ベルの信号が得られる。次にパルス信号の出力期
間が終るとすると、MOSFETQE4がオフして、
インバータ２４の入力側は出力端子Outから分離
されるとともに、今度はMOSFETQE5がオンし
てインバータ２５の出力がこのMOSFETQE5を
介してインバータ２４の入力側に戻されるため、
インバータ２５の出力はいままでの信号と同じレ
ベルの信号に保持される。
から１レベルのパルス信号が出力されている期間
ではMOSFETQE2がオンし、出力端子Outの信号
がフユーズ素子Ｆの状態によつて０レベルまたは
１レベルに設定される。このときMOSFETQE4
もオンするために、出力信号Outにおける信号は
インバータ２４，２５によつて順次反転され、イ
ンバータ２５の出力として出力端子Outと同じレ
ベルの信号が得られる。次にパルス信号の出力期
間が終るとすると、MOSFETQE4がオフして、
インバータ２４の入力側は出力端子Outから分離
されるとともに、今度はMOSFETQE5がオンし
てインバータ２５の出力がこのMOSFETQE5を
介してインバータ２４の入力側に戻されるため、
インバータ２５の出力はいままでの信号と同じレ
ベルの信号に保持される。
したがつて、この実施例回路でも、電源VDを
投入した後にフユーズ素子Ｆの状態に応じて１レ
ベルまたは０レベルの信号が出力される。
投入した後にフユーズ素子Ｆの状態に応じて１レ
ベルまたは０レベルの信号が出力される。
第７図はこの発明のさらに他の実施例の構成を
示す回路図である。この実施例回路は、前記第５
図に示す実施例回路のパルス発生回路１０とラツ
チ回路２０を除く回路部分、すなわち
MOSFETQE1，QE2とフユーズ素子Ｆからなる回
路部分の電源VDとアースの関係を逆にしたもの
である。この場合、MOSFETQE3は出力端子Out
と電源VD印加点との間に挿入され、さらにこの
MOSFETQE3のゲートにはインバータ２７を介
して前記NORゲート２１の出力が与えられる。
そしてこの場合のNORゲート２１の出力信号レ
ベルは、フユーズ素子Ｆの同じ状態に対して、第
５図の実施例とは反対レベルとなる。
示す回路図である。この実施例回路は、前記第５
図に示す実施例回路のパルス発生回路１０とラツ
チ回路２０を除く回路部分、すなわち
MOSFETQE1，QE2とフユーズ素子Ｆからなる回
路部分の電源VDとアースの関係を逆にしたもの
である。この場合、MOSFETQE3は出力端子Out
と電源VD印加点との間に挿入され、さらにこの
MOSFETQE3のゲートにはインバータ２７を介
して前記NORゲート２１の出力が与えられる。
そしてこの場合のNORゲート２１の出力信号レ
ベルは、フユーズ素子Ｆの同じ状態に対して、第
５図の実施例とは反対レベルとなる。
なお、この発明は上記実施例に限定されるもの
ではなく、たとえばフユーズ素子Ｆは
MOFETQE1を用いて溶断する場合について説明
したが、これはレーザ光線等のエネルギー線を照
射することによつて溶断するようにしてもよい。
そしてこの場合にはMOSFETQE1は不要である。
さらにフユーズ素子Ｆの代りにMNOS，
FAMOS等の不揮発性記憶素子を用いてもよく、
要するに両端間のインピーダンスが不揮発的に変
化するようなものであればフユーズ素子Ｆの代り
に使用することができる。またポリシリコンによ
つて作られたフユーズ素子を使用する場合、初期
状態では高抵抗状態にして溶断されたときと同じ
状態にし、その後、レーザアニールして低抵抗化
し溶断されていない状態と同じ状態にするように
してもよい。
ではなく、たとえばフユーズ素子Ｆは
MOFETQE1を用いて溶断する場合について説明
したが、これはレーザ光線等のエネルギー線を照
射することによつて溶断するようにしてもよい。
そしてこの場合にはMOSFETQE1は不要である。
さらにフユーズ素子Ｆの代りにMNOS，
FAMOS等の不揮発性記憶素子を用いてもよく、
要するに両端間のインピーダンスが不揮発的に変
化するようなものであればフユーズ素子Ｆの代り
に使用することができる。またポリシリコンによ
つて作られたフユーズ素子を使用する場合、初期
状態では高抵抗状態にして溶断されたときと同じ
状態にし、その後、レーザアニールして低抵抗化
し溶断されていない状態と同じ状態にするように
してもよい。
さらに前記パルス発生回路１０は、電源VDの
立上り方に条件を持たない第８図に示すような構
成の回路を使用してもよい。
立上り方に条件を持たない第８図に示すような構
成の回路を使用してもよい。
発明の効果
以上説明したようにこの発明によれば、不揮発
性記憶素子を用いて二値の出力を得ることのでき
る信頼性の高い半導体集積回路を提供することが
できる。
性記憶素子を用いて二値の出力を得ることのでき
る信頼性の高い半導体集積回路を提供することが
できる。
第１図は予備のメモリセル回路が形成された半
導体メモリのブロツク構成図、第２図ａ，ｂは上
記半導体メモリの一部回路の従来の構成を示す回
路図、第３図は上記半導体メモリの他の部分の構
成を示す回路図、第４図はこの発明の原理を説明
するための回路図、第５図ないし第７図はそれぞ
れこの発明の各実施例の構成を示す回路図、第８
図は第４図中のパルス発生回路の他の例を示す回
路図である。 １……アドレスバツフア、２……正規のアドレ
スデコーダ、３……予備のアドレスデコーダ、４
……正規のメモリセル回路、５……予備のメモリ
セル回路、６……交換制御信号発生部、QE，
QDR，QE1〜QE5……エンハンスメントモードの
MOSFET，QD，QLD……デイプレツシヨンモー
ドのMOSFET、Ｆ，FB……フユーズ素子、１０
……パルス発生回路、２０……ラツチ回路、１１
……抵抗、１２……コンデンサ、１３，２４，２
５，２６，２７……インバータ、２１，２２……
NORゲート、２３……フリツプフロツプ。
導体メモリのブロツク構成図、第２図ａ，ｂは上
記半導体メモリの一部回路の従来の構成を示す回
路図、第３図は上記半導体メモリの他の部分の構
成を示す回路図、第４図はこの発明の原理を説明
するための回路図、第５図ないし第７図はそれぞ
れこの発明の各実施例の構成を示す回路図、第８
図は第４図中のパルス発生回路の他の例を示す回
路図である。 １……アドレスバツフア、２……正規のアドレ
スデコーダ、３……予備のアドレスデコーダ、４
……正規のメモリセル回路、５……予備のメモリ
セル回路、６……交換制御信号発生部、QE，
QDR，QE1〜QE5……エンハンスメントモードの
MOSFET，QD，QLD……デイプレツシヨンモー
ドのMOSFET、Ｆ，FB……フユーズ素子、１０
……パルス発生回路、２０……ラツチ回路、１１
……抵抗、１２……コンデンサ、１３，２４，２
５，２６，２７……インバータ、２１，２２……
NORゲート、２３……フリツプフロツプ。
Claims (1)
- 【特許請求の範囲】 １ 正規メモリ回路と、 上記正規メモリ回路内に不良部分が発生した際
にこれと交換して使用される予備メモリ回路と、 一方電位供給端と出力端との間に挿入され、上
記正規メモリ回路内に不良部分が発生した際に両
端間のインピーダンスが不揮発的に変化される不
揮発性記憶素子と、 上記出力端と他方電位供給端との間に挿入され
るスイツチング素子と、 上記スイツチング素子を所定期間スイツチさせ
る手段と、 上記スイツチング素子がスイツチされている期
間の上記出力端の信号を記憶する信号記憶手段
と、 上記信号記憶手段の出力に応じて上記正規メモ
リ回路内に発生している不良部分を上記予備メモ
リ回路と交換制御する交換制御手段と を具備したことを特徴とする半導体集積回路。 ２ 前記不揮発性記憶素子がポリシリコンによつ
て構成されているフユーズ素子である特許請求の
範囲第１項に記載の半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204246A JPS58105497A (ja) | 1981-12-17 | 1981-12-17 | 半導体集積回路 |
| US06/446,669 US4546455A (en) | 1981-12-17 | 1982-12-03 | Semiconductor device |
| EP82111666A EP0083031B1 (en) | 1981-12-17 | 1982-12-16 | Semiconductor memory device having a programming circuit |
| DE8282111666T DE3279868D1 (en) | 1981-12-17 | 1982-12-16 | Semiconductor memory device having a programming circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204246A JPS58105497A (ja) | 1981-12-17 | 1981-12-17 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58105497A JPS58105497A (ja) | 1983-06-23 |
| JPH0219560B2 true JPH0219560B2 (ja) | 1990-05-02 |
Family
ID=16487267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56204246A Granted JPS58105497A (ja) | 1981-12-17 | 1981-12-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105497A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2533213B2 (ja) * | 1990-02-13 | 1996-09-11 | 株式会社東芝 | 半導体集積回路 |
| US6839298B2 (en) | 2001-07-11 | 2005-01-04 | Infineon Technologies Aktiengesellschaft | Zero static power fuse cell for integrated circuits |
| US6603344B2 (en) * | 2001-07-11 | 2003-08-05 | Infineon Technologies Ag | Zero static power programmable fuse cell for integrated circuits |
| US6781437B2 (en) | 2001-07-11 | 2004-08-24 | Infineon Technologies Aktiengesellschaft | Zero static power programmable fuse cell for integrated circuits |
| KR100481179B1 (ko) * | 2002-09-10 | 2005-04-07 | 삼성전자주식회사 | 퓨즈를 구비한 회로 및 이를 이용한 반도체 장치 |
-
1981
- 1981-12-17 JP JP56204246A patent/JPS58105497A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58105497A (ja) | 1983-06-23 |
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