KR900000171B1 - 퓨우즈형 정보기억회로를 갖춘 반도체집적회로장치 - Google Patents

퓨우즈형 정보기억회로를 갖춘 반도체집적회로장치 Download PDF

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후지쓰 가부시끼가이샤
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Abstract

내용 없음.

Description

퓨우즈형 정보기억회로를 갖춘 반도체집적회로장치
제1도는 일반적 용장성제어회로(redundancy control circuit)의 블록회로도.
제2도와 제3도는 종래기술정보기억회로에 포함되어 있는 퓨우즈형 롬(ROM)의 회로도.
제4도는 제2도 및 제3도의 퓨우즈의 평면도.
제5a와 b도는 제4도의 Ⅴ-Ⅴ선을 따라 절단한 단면도.
제6도는 본 발명에 따른 정보감지(information sensing)회로의 실시예에 포함된 퓨우즈형 롬의 회로도.
제7도는 제6도에 도시된 전압레벨변환회로의 실시예의 회로도.
제8도는 제7도에 도시된 회로동작을 설명하는 그래프.
제9도는 제6도에 도시된 전압레벨변환회로의 또 다른 실시예의 회로도.
제10도는 제9도에 도시된 회로동작을 설명하는 그래프.
제11도는 정보감지회로의 실시예를 포함하는 다른 퓨우즈형 롬의 회로도.
* 도면의 주요부분에 대한 부호의 설명
F : 퓨우즈 10, 10＂ : 전압레벨변환수단,
20 : 플로브패드 Q71: 전류제한소자
Q75: 전류제어소자 Q76: 저항기
3' : 정보기억회로
본 발명은 반도체직접회로장치, 특히 랜덤엑세스 메모리(RAM)장치에 사용되는 용단 및 비용단 퓨우즈(blown and unblown fuse)를 사용하는 정보기억회로를 포함하고 있는 반도체장치에 관한 것이다.
램(RAM)장치에서 수많은 메모리셀이 행과 열을 따라 배열되어 있다. 그러한 반도체메모리 장치에서 제조 중에 발생되는 결함(defect)밀도는 장치의 집적도와 비교적 무관하다. 오히려 그것은 반도체 제조술에 관련된다. 일반적으로 장치의 집적도가 높으면 높을수록 정상 메모리셀과 결함메모리셀의 비율은 더욱 커진다. 이것은 반도체메모리 장치의 집적도를 증가시키는데 하나의 장점이 된다.
장치가 단 하나의 결함메모리셀을 포함한다 할지라도 그 장치는 정상으로 동작하지 못하므로 버려야만 한다.
결과적으로 결함메모리셀의 낮은 비율에도 불구하고 집적도를 크게 한다는 것은 제조량이 감소한다는 것을 의미한다. 결함메모리셀의 상기 문제를 극복하기 위하여 용장성 메모리셀이 이용된다. 결함메모리셀이 제조 공정의 마지막 단계에서 테스트 함으로써 발견되었을때, 그것은 용장성 메모리셀로서 전기적으로 대치된다. 이와 같은 대치는 각셀에 대하여 행하여지는 것보다는 각 열 또는 각 행에 대하여 행하여지므로 용장성 메모리셀의 행 또는 열은 결함메모리셀을 포함하고 있는 메모리셀의 행 또는 열 대신에 선택된다. 일반적으로 한두개의 용장성 메모리셀의 행 또는 열이 갖추어져 있다.
상기의 용장성 구성에서 그러한 결함 행 또는 열의 어드레스 정보를 기억하기 위하여 그리고 결함 행 또는 열의 어드레스에 응하여 디코오더가 정상 메모리셀을 선택하지 않고 용장성 행 또는 열을 선택하도록 하기 위하여, 용장성 제어회로가 제공된다. 용장성 제어회로는 각각이 정보기억회로를 갖추고 있는 퓨우즈형 리드-온리-메모리(ROM)를 포함하고 있다.
종래 장치에서 유니트 정보기억회로는 1개의 각 비트정보가 기억되도록 1개의 퓨우즈로 통합되어 있다.(Electronics 1981.7.28, p.129와 p.123참조)그러므로 정보기억회로는 용단 퓨우즈 또는 비용단 회로에 의하여 데이터(＂1＂ 또는 ＂0＂)를 기억한다. 예컨데 장치의 제조공정중 주요부분이 완료되었을 때 결합 행 또는 열이 발견되고, 제조일이 결정되어 제조일 데이터가 ＂1＂이라고 쓰여지는 테스트 공정중에 다결정 실리콘 퓨우즈는 전기적 프로그램 또는 레이저 프로그램(laser programming)에 의하여 용단된다. 그러나 후에 보다 상세히 설명되는 바와 같이 장치가 동작중에 용단 현상의 특이성과 용단 퓨우즈 모양의 비균일성으로 인하여 다결정실리콘 퓨우즈가 용단상태로부터 비용단상태로 회복될때 비교적 큰 가능성이 존재한다. 예컨데 용단후에 비접속상태로 설정된 퓨우즈내의 갭은 흔리 작다(수 100Å)거기에 인가되는 고전압은 전도물질을 느리게 흐르도록 하는 강전계를 발생한다. 이것은 결국 단락회로상태 즉 비용단 상태를 발생시킬 수 있다. 따라서 정보기억회로에 기억된 데이터는 ＂1'로부터 ＂0＂로 변화될 상당히 큰 가능성이 존재함으로 정보기억회로의 신뢰성을 감소시킨다.
본 발명의 목적은 정보기억회로 내의 용단퓨우즈의 회복을 방지하는 회로를 제공하는데 있다.
본 발명의 다른 목적은 용단 퓨우즈상태를 조사할 수 있으며 스크린 테스트. 가속데이터 등을 실행할 수 있는 회로를 제공하는데 있다.
본 발명에 따라 퓨우즈를 용단하거나 용단하지 않음으로써 정보를 기억하는 퓨우즈를 갖는 정보기억회로; 제1 및 제2전압 전송선중 적어도 하나에 접속되어 있으며 제1 및 제2전압 전송선 사이에 전압보다 더 낮은 전압을 정보기억회로에 출력하는 전압레벨변환회로; 및 제1 및 제2전압전송선 사이에 접속되어 있으며, 전압이 전압레벨변환회로로부터 인가되며 전압치가 퓨우즈의 용단 또는 비용단상태로 변환되는 정보기억회로내의 퓨우즈에서의 전압치에 응하여 검출신호를 출력하는 회로를 포함하고 있는 제1 및 제2전압전송선 사이에 접속되는 반도체 IC장치가 제공된다.
바람직하게 정상동작중에 전압레벨변환회로로부터의 출력전압은 가능한한 낮게 설정되도록하여 전압이 정보검출회로의 드레시호올드(threshold) 전압보다 더 높게 인가되는 퓨우즈의 용단부 근방에서 발생하는 용단 퓨우즈의 회복을 억제되게 한다. 전압레벨변환회로로부터의 출력전압이 제1 및 제2전압 전송선 사이의 전압이 소정범위내에 있을 때 소정치에서 일정하게 유지되며 전압이 소정범위를 초과할 때 전압레벨변환회로로부터의 출력전압이 제1 및 제2전압 전송선 사이의 전압증분에 응하여 증가되는 것이 더욱 바람직하다.
본 발명의 다른 목적 및 특징에 관하여 첨부된 도면을 참조하여 상세히 기술하겠다.
제1도는 일반적인 용장성제어회로를 도시하고 있다. 용장성제어회로는 각각이 어드레스 신호(A0,
Figure kpo00001
; A1,
Figure kpo00002
;…; 및 An,
Figure kpo00003
)를 각각 수신하는 퓨우즈형롬(1-0, 1-1..., 1-n)을 포함하고 있다. 각각의 롬은 결함된 행 또는 열(이하 결합 어드레스라함)에 대응되는 1비트 어드레스 대응정보에 따라서 용단되거나 용단되지 않으며 출력(S0, S1, ..., Sn)중 하나에 접속되는 내부논리스위칭 트랜지스터를 정보와 대응되는 1비트의 어드레스신호가 일치할 때 비도통되도록 하는 1개의 퓨우즈를 포함한다. 그러므로 어드레스 신호(A0,
Figure kpo00004
; A1,
Figure kpo00005
;…; 및 An,
Figure kpo00006
)로서 정해지는 입력어드레스가 결함어드레스와 일치할 때 롬(1-0, 1-1,..., 1-n)의 모든 출력(S0, S1, ..., Sn)이 고레벨이 되어 용장성제어회로의 출력(Sd)이 고레벨이 된다. 출력(Sd)의 고레벨에 응하여 정상메모리셀을 위한 모든 정상 디코오더(도시되지않음)불능상태가 되며, 추가적으로 용장성 행 또는 열이 선택된다. 역으로 A0와
Figure kpo00007
와 같은 어드레스 신호중 적어도 한쌍이 롬(1-0)에 기억된 내용과 상위할 때 그의 출력(S0)은 저레벨이 된다. 이경우에 부하로서의 역할을 하는 디플리이션형 트랜지스터(Q1)의 전도성이 조절되어 용장성 제어회로의 출력(Sd)이 저레벨이 된다. 결과적으로 정상메모리셀을 위한 정상디코오더는 불능상태가 되지 않으며 용장성 행 또는 열이 선택되지 않는다. 다음에 결함이 있는 정상메모리셀을 용장성 행 또는 열로 대치된다.
본 발명의 바람직한 실시예를 기술하기전에 참고로 종래 기술에 대하여 기술하겠다. 전자공학(Electronics 1981.7.28,p129)에 밝힌 내용을 참고하여 종래기술의 롬(1-i)의 예가 제2도에 도시되었다. 제2도에서 프로그램회로(2)는 부하로서 역할을 하는 디플리이션형 트랜지스터(Q21), 프로그램신호(P)를 수신하는 엔헨스먼트형 트랜지스터(Q22) 및 어드레스신호(
Figure kpo00008
)를 수신하는 엔텐스먼트형 트랜지스터(Q23)를 포함하고 있다. 정보기억소자(3)는 퓨우즈(F), 프로그램회로(2)에 의하여 온되는 엔헨스먼트형 트랜지스터(Q31) 및 부하로서 기능을 하는 디플리이션형(Q23)을 포함하고 있다. 변환기(4)는 부하로서 기능을 하는 디플리이션형 트랜지스터(Q41)와 엔헨스먼트형 트랜지스터(Q42)를 포함하고 있다. 어드레스 일치 검출회로(5)는 어드레스신호(A1,
Figure kpo00009
)를 각각 수신하는 엔헨스먼트형 트랜지스터(Q51, Q52)변환기(4)를 경우하여 정보기억소자의 출력을 수신하는 엔헨스먼트형 트랜지스터(Q53) 및 정보기억소자(3)의 출력을 수신하는 엔헨스먼트형 트랜지스터(Q54)를 포함하고 있다. 제2도에서 프로그램신호(
Figure kpo00010
)와 어드레스신호(
Figure kpo00011
)가 모두 낮을 때 트랜지스터(Q31)는 온되어 큰 전류가 퓨우즈(F)로 통과하여 퓨우즈(F)를 용단한다. 다음에 데이터(＂1＂)를 기입함에 실행된다. 정보기억회로(3)의 출력이 어드레스신호(A1,
Figure kpo00012
)와 일치할 때, 어드레스 일치검출회로(5)는 고레벨출력신호(S1)를 발생한다.
제2도에서 트랜지스터(Q22,Q23)가 모두 커트오프일때 트랜지스터(Q31)를 완전히 온되도록 VPP＞VCC로 되어 있어 퓨우즈(F)가 쉽게 용단된다는 것을 주목해야 한다.
전자공학(Electronics, 1981.7.28,p123)에 밝힌 내용을 참고로 하여 종래 기술의 롬(1-i)의 다른예에 대하여 설명하겠다. 제3도에서 정보기억회로(3')는 래치회로를 포함한다. 즉 엔헨스먼트형 트랜지스터(Q33), 디플리이션형트랜지스터(Q34), 및 엔헨스먼트형 트랜지스터(Q35)가 제2도의 디플리이션형트랜지스터(Q32) 대신 제공되어 퓨우즈(F)의 용단 및 비용단 저항비율의 허용치를 증가시킨다.
제2도 및 제3도에 도시된 바와 같은 퓨우즈(F)는 예컨데 제4도에 도시된 바와 같은 다결정실리콘(SI)을 포함하고 있다. 다결정실리콘(SI)은 접속영역(CONT)을 경우하여 전도층으로서 역할을 하는 알루미늄층(AL)에 접속된다. 퓨우즈(F)의 용단부는 예컨데 폭이 2μm, 길이가 8μm이다. 제5a에 도시된 바와 같이 용단부에 다결정실리콘(SI)이 노출되어 용단공정중에 용단되는 다결정실리콘이 증발되어 접속이 재상되는것 즉 용단상태에서 비용단상태로 회복되는 것을 피한다. 이 경우에 다결정실리콘 서브스트레이트(substrate)(L0)속으로 침투하는 소디움 이온(sodium ion)등의 함유물이 증가하여 회로동작에 간섭하게 된다.
한편 제5b도에 도시된 바와 같이 용단부가 절연층으로 덮여있는 동안 용단의 실현이 가능하다. 그러나 이 경우에 용단부의 다결정실리콘이 그 증발을 완료하지 못하므로 용단되는 다결정실리콘의 재생될 위험이 증가된다.
제5a도 및 제5b도에서 L1, L2, L3는 이산화실리콘(SiO2)또는 인규산유리(PSG)등의 절연층을 표시하고 있음을 주목해야 한다.
일정한 경우에 용단된 퓨우즈의 전기적으로 재상되는 결함이 초래되는 주요한 현상은 용단갭 양단의 고전계로 인하여 여분의 퓨우즈 물질의 이동이다. 퓨우즈는 항상균일하게 또는 완전하게 용단되는 것이 아니다.
용단갭이 극히 좁을지라도(예컨데 수백Å) 용단 퓨우즈의 단자사이의 고전기적저항이 존재한다. 일반적으로 프로그램단계에서 용단된 퓨우즈 갭의 협소함을 검출한다는 것은 어렵다. 결과적으로 용단된 퓨우즈의 협소한 갭(gap)은 미리 식별될 수 없다. 전력공급전압(예컨데 5V)이 용단된 퓨우즈의 단자 사이에 인가될 때 강전계가 협소갭에 인가된다. 결과적으로 전도물질 즉 퓨우즈(F)를 형성하는 다결정실리콘이 전계방향을 따라 점차 제거되므로써 퓨우즈(F)에서 단락회로를 형성한다. 상기의 이동에 의하여 야기된 용단 퓨우즈의 전기적 회복은 전계의 강함에 의존한다. 낮은 강도의 전계에 대해서는 전기적회복에 대한 효과는 실제로 무시할 수 있다. 한편 더 강한 전계는 회복을 야기한다. 전계의 세기가 증가함에 따라 회복이 발생할 가능성이 극적으로 증가하여 열등한 반도체 IC장치를 초래한다.
본 발명은 용단 퓨우즈의 회복의 반대효과에 대하여 보호되는 반도체 IC장치의 개선에 관한 것이다.
제6도는 정보기억회로(3)를 포함하고 있는 반도체 IC 회로의 실시예의 회로도이다.
제6도에서 롬(1-i)을 포함하고 있는 반도체 IC 회로는 전압전송선(Vcc)(Ccc는 또한 전력공급전압을 가르킴)과 접지(GND)사이에 접속되어 있으며 퓨우즈(F)의 한쪽단자에 접속되는 출력단을 갖추고 있는 전압레벨 전환회로(10); 및 퓨우즈(F)의 한쪽단자에 접속되는 플로브패드(probingpad)(20)를 갖추고 있다. 제6도에서 다른 소자로는 제2도의 것과 실제로 동일하며 제2도에서와 동일한 참조번호로 표시되었다.
프로그램이 실행되어 결함메모리 행 또는 열의 정보를 기억할 때 전력공급전압 예컨데 5V 또는 전압(Vcc)보다 더 높은 프로그램전압(VPP)의 전압을 갖는 플로브는 플로브패드(20)에 접촉되어 있다. 퓨우즈(F)는 프로그램신호(
Figure kpo00013
)가 어드레스신호(
Figure kpo00014
)가 일치하여 트랜지스터(Q31)가 온될때 퓨우즈를 통과하는 큰 전류에 의하여 용단된다.
그후에 용단된 퓨우즈(F)의 한쪽 단자에 전압레벨변환회로(10)로부터 전압(Vcc)가 공급된다. 전압레벨변환회로(10)는 전력공급전압(Vcc)보다 더 낮은 전압(Vcc')을 출력한다.
제7도는 실시예의 전압레벨변환회로(10)의 회로도이다. 제7도에서 전압레벨변환회로(10)는 직렬접속 디폴리이션형 트랜지스터(Q71)와 엔헨스먼트형트랜지스터(Q72내지 Q74)를 포함하고 있다. 또한 전압레벨변환회로(10)는 직렬접속엔헨스먼트형 트랜지스터(Q75)와 디폴리이션형 트랜지스터(Q76)로 구성되었다. 디폴리이션형 트랜지스터(Q71)의 드레인은 전압전송선(Vcc)에 접속되어 있으며 트랜지스터(Q71)의 게이트와 소오스는 노드(N1)에 접합된다. 각각의 트랜지스터(Q72내지 Q74)의 게이트와 드레인은 접속된다. 트랜지스터(Q74)의 소오스는 접지(GND)에 접속된다. 그러므로 전압전송선(Vcc)와 접지(GND)사이에 제공된 직렬접속트랜지스터(Q71내지 Q74)는 전압분배기로서 기능을 한다. 트랜지스터(Q71)는 전류제한소자로서 기능을 한다. 트랜지스터(Q75)의 드레인은 전압전송선(Vcc)에 접속되고, 그의 게이트는 노드(N1)에 접속되어 전류제어소자로서 기능한다. 트랜지스터(Q76)의 드레인은 트랜지스터(Q75)의 소오스에 접속되며 그의 공통접속점은 용단 퓨우즈(F)의 한쪽단자에 접속된다. 트랜지스터(Q75)의 게이트와 소오스는 둘다 접지(GND)에 접속된다. 결과적으로 트랜지스터(Q76)는 강하 저항기(dropping resistor)로서 기능을 한다.
엔헨스먼트형트랜지스터(Q72내지 Q75)는 1V의 게이트 드레시호올드전압을 각각 가지며 디폴리이션형 트랜지스터(Q71, Q76)보다 충분히 더 큰 게이트 폭을 갖는다.
제8도는 전력공급전압(Vcc)과 노드(N1)에서의 전압(VN1) 및 출력단에서의 전압(Vcc)사이의 관계의 특성그래프이다. 전력공급전압(Vcc)이 증가할 때 노드에서의 전압(VN1)은 증가할 것이다. 출력단에서의 전압(Vcc') 은 전압(V5=)6 증가에 따라 증가한다. 전압(Vcc)이 3V를 초과할 때 트랜지스터(Q71)를 통과하는 전류는 제한되어 전압(VN1)이 3V로 유지된다. 결과적으로 트랜지스터(Q75)를 통과하는 전류는 일정치로 유지되어 전압(VN1)보다 1V 더 낮은 전압을 갖는 전압(Vcc') 즉 부하의 변화에 관계없이 퓨우즈(F)의 용단 또는 비용단 상태에 관계없이 Vcc'=2V이다.
정보를 프로그램 한 후에 퓨우즈(F)의 1단자는 전압(VC1)F다 더 낮은 즉 Vcc'= 2V 및 Vcc'= 5V인 전압(Vcc')이 제공된다. 따라서 퓨우즈(F)의 용단부에 인가될 수 있는 전계는 상당히 줄어든다. 결과적으로 용단퓨우즈형 정보기억회로를 포함하고 있는 반도체 IC장치의 신뢰성을 개선한다.
한편 전압레벨변환회로로부터의 출력전압(Vcc')이 가능한 한 낮게 하여 고전계로 인한 이동효과를 억제하는 것이 바람직하다. 다른 한편 정보검출회로로서 변환기(4)에서 퓨우즈의 용단 또는 비용단 상태를 감지하기에 충분한 소정치에 전압(Vcc')는 있어야 한다. 즉 전압(Vcc')은 변환기(4)에 구동 트랜지스터(Q42)의 드레시호올드(VTH)보다 더 높아야만한다. 퓨우즈가 용단되었는지 아닌지에 관계없이 전압(Vcc')은 상기의 소정레벨에 유지되는 것이 바람직하다.
변환기(4)는 전력공급전압(Vcc)보다 트랜지스터(Q35)의 드레시호올드전압(VTH)만큼 더 낮은 감지된 신호를 퓨우즈(F)의 다른쪽 단자에서의 전압에 응하여 트랜지스터(Q53)의 게이트에 출력한다. 퓨우즈(F)의 다른 단자에 접속된 게이트를 갖는 트랜지스터(Q= 4)를 포함하고 있는 게이트회로(5)는 다른 단자의 전압레벨에 따라서 노드(S1)에서의 전압(Vcc)에 대응되는 레벨을 갖는 논리신호를 출력한다. 즉 변환기(4)와 회로(5)중에 어느 하나는 전압(Vcc')에 대응하는 상당히 낮은 레벨을 갖는 퓨우즈(F)의 다른단자의 전압에 기하여 다른 내부회로를 구동하는데 필요한 전력공급전압(Vcc)에 대응되는 레벨을 갖는 논리신호를 제공하는 정보감지 및 신호레벨변환회로로서 실제로 기능을 한다. 제9도는 전압레벨변환회로(10')의 다른 실시예의 회로도이다. 제9도에서 전압레벨변환회로(10')는 더우기 엔헨스먼트형트랜지스터(Q75)에 병렬 접속되는 엔헨스먼트형트랜지스터(Q85), 직렬로 접속되는 엔헨스먼트형트랜지스터(Q82내지 Q84) 및 노드(N2)에서 트랜지스터(Q82)의 소오스에 결합되는 직렬접속 엔헨스먼트형트랜지스터(Q81)를 포함하고 있다. 트랜지스터(Q85)의 게이트는 노드(N2)에 접속된다. 트랜지스터(Q71내지 Q75)는 제7도에 도시된 전압레벨변환회로(10)에 있는 것과 동일하며 동일참조번호로 표시되었다.
출력노드와 2개의 전력공급선 사이의 낮은 전압을 출력하는 적절한 전압시프트(shift)수단이 사용된다면 전압레벨변환회로(10)는 2전력공급(Vcc)과 접지중 단 하나에만 접속되도록 더욱 개선될 것이다.
제10도는 전력공급전압(Vcc)과 노드(N1)에서의 전압(VN1), 노드(N2)에서의 전압(VN2) 및 출력단자에서의 전압(Vcc')사이의 관계의 특성 그래프이다. 전압(Vcc)이 3V에 도달할때까지 전압(VC1)N전압(VN1, Vcc')사이의 관계는 전압(N2)이 제로이며 트랜지스터(Q85)가 여전히 오프이기 때문에 제8도에서의 것과 유사하다.
전압(Vcc)이 3V를 초과하여 증가할 때 전압(VN2)은 증가하지만 전압(VN1)은 전에 언급한 바와 같이 3V로 유지된다. 그러나 전압(NN2)은 트랜지스터(Q85)를 온할만큼 충분하지 못하므로 전압(Vcc')은 2V로 유지된다.
전압(Vcc)이 6V를 초과할 때 전압(VN2)은 3V에 도달하여 충분히 트랜지스터(Q85)을 온시킨다. 따라서 저항기로서 기능을 하는 디폴리이션형 트랜지스터(Q76)를 통과하는 전류는 증가하여 전압(Vcc')을 상승시킨다. 이것은 제7도에 도시된 전압레벨변환회로(10)의 동작과 상위하다.
전압(Vc) 상승에 따라 전압(Vcc')을 선형적으로 상승한다.
명백히 정상동작모드에서 두개의 전압레벨변환회로(10, 10')에서의 전력공급전압(Vcc)의 비율치는 동일하다.(예컨데 Vcc=5V) 따라서 제9도에 도시된 전압레벨변환회로(10')로 부터의 출력전압(Vcc')은 전압(Vcc) 이 비율치일 때 제7도에 도시된 전압레벨변환회로(10')로부터의 출력전압(Vcc')만큼 낮으므로 전압레벨변환회로(10')로부터 위 출력전압(Vcc')은 또한 고전계로 인한 퓨우즈 물질의 역이동효과를 감소하는데 공헌한다. 추가적으로 전압레벨변환회로(10')는 비율치보다 더 높은 전압(Vcc)(예컨데 7V)을 인가함으로써 문제의 반도체 IC장치의 신회성을 조사하고, 스크린 테스트 및 가속테스트를 하는데 유용하다. 제11도는 래치형 정보기억회로(3')를 포함하고 있는 반도체 IC 회로의 다른 실시예의 회로도이다. 제11도에서 반도체 IC 장치내의 롬(1-i)은 제3도에 도시된 것과 대응되며, 회로소자는 동일참조번호를 사용하고 있다. 다른 실시예에서와 같이 반도체(IC)는 전압레벨변환회로(10)와 플로브패드(20)를 포함하고 있다. 전압레벨변환회로(10)와 플로브패드(20)의 출력단자는 래치형회로(3')내의 용단 또는 비용단 퓨우즈(F)의 한쪽 단자에 둘다 접속되어 있다.
명백히 이해되는 바와 같이 제7도에 도시된 전압레벨변환회로(10) 또는 제9도에 도시된 전압레벨변환회로(10') 는 제11도에 도시된 전압레벨변환회로(10)에 대하여 인가 가능하다.
용단퓨우즈에 의하여 정보를 기억하고 기억된 정보를 가지며 및 반도체 IC 장치의 선택적 테스트동작은 상기에서 기술한것과 유사하다. 따라서 그 설명이 생략되었다. 상기의 실시예와 상위한 보다 폭넓은 본 발명의 실시예가 본 발명의 정신과 목적을 벗어나지 않는 한 제조될 수 있다. 본 발명은 본 명세서에 기술된 특정의 실시예에 국한되지 않는다는 것을 이해해야만 할 것이다.

Claims (15)

  1. 제1 및 제2전압전송수단 사이에 접속된 반도체집적회로장치에 있어서, 퓨우즈를 용단(blow)하거나 용단하지 않음으로써 정보를 기억하는 상기 퓨우즈를 포함하고 있는 정보기억수단;: 제1 및 제2전압전송수단중 적어도 하나에 접속되어 있으며 제1 및 제2전압전송수단의 전압보다 더 낮은 전압을 상기 정보기억수단으로 출력하는 전압레벨변환수단; 및 제1 및 제2전압송수단 사이에 접속되어 있으며 전압이 전압레벨변환수단으로 인가되며 전압치가 퓨우즈의 용단 또는 비용단상태에서 변경되는 정보기억수단 내의 퓨우즈(fuse)에서의 전압치에 응하여 검출신호를 출력하는 수단을 포함하고 있는 것을 특징으로 하는 반도체집적회로장치.
  2. 제1항에 있어서, 상기 전압레벨변환수단은 제1 및 제2전압전송수단 사이에 접속되어 있는 전압분배기(divider)를 포함하고 있는 것을 특징으로 하는 반도체집적회로장치.
  3. 제2항에 있어서, 전압레벨변환수단내의 상기 전압분배기는 전류제한저항기로서 적어도 하나의 디폴리이션형 트랜지스터와 저항기로서 적어도 하나의 엔헨스먼트형트랜지스터를 포함하고 있으며 상기 디폴리이션형 및 엔헨스먼트형 저항이 출력전압을 한정하는 것을 특징으로 하는 반도체집적회로장치.
  4. 제1항에 있어서, 상기 전압레벨변환수단으로부터의 출력전압이 제1 및 제2전압전송수단이 소정치를 초과할때 소정치로 유지되는 것을 특징으로 하는 반도체집적회로장치.
  5. 제4항에 있어서, 상기 전압레벨변환수단은 제1 및 제2전압전송수단 사이에 접속되어 있는 전류제한소자, 전류제어소자 및 상기 전류제어소자에 직렬접속된 저항기소자를 포함하고 있으며, 전류제어소자는 전류제한소자에서의 출력에 의하여 제어됨으로써 저항기소자를 통과하는 전류를 제어하는 것을 특징으로 하는 반도체집적회로장치.
  6. 제4항에 있어서, 전압레벨변환수단으로부터의 전압출력이 퓨우즈가 용단되었는지 용단되지 않았는지에 관계없이 소정치로 유지되는 것을 특징으로 하는 반도체집적회로장치.
  7. 제1항에 있어서, 정상동작에서 상기 전압레벨변환수단으로부터의 출력전압이 가능한 한 낮게 설정되어 상기 정보검출수단의 트레시호올드(threshold)전압보다 더 높게 인가되어 퓨우즈 용단부 근방에서 발생하는 이동을 억제하는 것을 특징으로 하는 반도체집적회로장치.
  8. 제7항에 있어서, 상기 전압레벨변환수단은 제1 및 제2전압전송수단 사이에 접속되며 전류제한소자를 갖고 있는 전압분배기, 전류제어소자 및 상기 전류제어소자에 직렬접속된 저항기소자를 포함하고 있으며, 전류제어소자는 저항기소자를 통과하는 전류를 제어하도록 전류제한소자에서의 출력전압에 의하여 구동되는 것을 특징으로 하는 반도체집적회로장치.
  9. 제1항에 있어서, 상기 전압레벨변환수단으로부터의 출력전압이 제1 및 제2전압전송수단 사이의 전압이 소정범위내에 있을 때 소정치로 유지되며, 상기 전압레벨변환수단으로부터의 상기 출력전압은 상기 전압이 상기 소정범위를 초과할 때 제1 및 제2전압전송수단 사이의 전압의증분(increment)에 응하여 증가하는 것을 특징으로 하는 반도체집적회로장치.
  10. 제9항에 있어서, 전압레벨변환수단은 제1 및 제2전압전송수단 사이에 접속되어 있으며 제1전류제한 소자를 갖고 있는 제1전압분배기, 제1전류제어소자, 상기의 제1전류제어소자와 병렬접속된 제2전류제어소자, 상기 제1 및 제2전류제어소자에 직렬접속된 저항기소자, 및 제1 및 제2전압전송수단 사이에 접속되어 있으며 제2전류제한 소자를 갖는 제2전압분배기를 포함하고 있으며, 제1전류제어소자는 제2전류제어소자가 구동되기 전에 제1전류제한소자에서의 출력전압에 의하여 구동되며 제2전류제어소자는 제1전류제어소자를 통과하는 전류가 포화(saturate)된 후에 제2전류제한소자에서의 입력전압에 의하여 구동되며, 제1 및 제2전류제어소자를 통과하는 전류의 합이 저항기소자로 흐르는 것을 특징으로 하는 반도체집적회로장치.
  11. 제1항에 있어서, 퓨우즈를 용단하기에 충분한 전압을 외부에서 인가될 수 있도록 상기 정보기억수단내의 상기 퓨우즈의 1단계 접속된 단자수단을 포함하고 있는 것을 특징으로 하는 반도체집적회로장치.
  12. 제1항에 있어서, 상기 정보검출수단은 용단 퓨우즈에서의 전압보다 더 낮은 소정의 드레시호올드레벨을 갖는 반전기(inverter)회로인 것을 특징으로 하는 반도체집적회로장치.
  13. 제1항에 있어서. 상기 정보기억수단은 퓨우즈 소자를 포함하고 있는 비래치형 회로인 것을 특징으로 하는 반도체집적회로장치.
  14. 제1항에 있어서, 상기 정보기억수단은 퓨우즈 소자를 포함하고 있는 래치형 회로인 것을 특징으로 하는 반도체집적회로장치.
  15. 제1항에 있어서, 상기 퓨우즈는 절연층에 의하여 한정되며 각각이 전도부재에 접속되는 2개의 단을 갖는 공동(cavity)내에 형성되는 것을 특징으로 하는 반도체집적회로장치.
KR1019850001895A 1984-03-23 1985-03-22 퓨우즈형 정보기억회로를 갖춘 반도체집적회로장치 KR900000171B1 (ko)

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