KR20060006071A - 퓨즈 및 형성 방법 - Google Patents

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치 난 브라이언 리
알렉산더 비. 호에플러
데르-가오 린
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프리스케일 세미컨덕터, 인크.
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Abstract

활성 퓨즈는 선택 트랜지스터(110)와 가변 저항기(106) 양자 모두를 형성하기 위해 사용되는 활성 퓨즈 지오메트리(120)를 포함한다. 일 실시예에서, 활성 퓨즈 지오메트리는 반도체 기판(140)의 활성 영역(160)의 일부에 형성되며, 선택 게이트(124)는 활성 퓨즈 프로그래밍시 사용하기 위한 일체형 선택 트랜지스터(110)를 형성하기 위해 활성 퓨즈 지오메트리의 단부(123) 상에 배치된다. 활성 영역내의 공유된 활성 퓨즈 지오메트리의 사용은 감소된 면적 요구 조건들 및 개선된 감지 한계들을 가능하게 한다.
퓨즈 지오메트리, 선택 게이트, 일체형 선택 트랜지스터

Description

퓨즈 및 형성 방법{FUSE AND METHOD FOR FORMING}
본 발명은 일반적으로 퓨즈들에 관한 것이고, 보다 구체적으로는 활성 퓨즈들에 관한 것이다.
집적 회로들에서, 영구 정보를 저장하거나 영구 접속들을 형성하기 위해 퓨즈들이 종종 사용된다. 예로서, 퓨즈들은 메모리 러던던시 애플리케이션들에서 같이, 부정확한 회로 접속들을 교정하고 결함 요소들을 대체하기 위해 사용될 수 있다. 또한, 퓨즈들은 일반적으로 칩 식별을 위해 사용되거나, 보안 특징들의 구현시 사용된다. 퓨즈들은 또한 아날로그 트리밍(trimming)을 위해 사용될 수도 있다. 퓨즈들은 또한, 칩이 패키징된 형태가 되면 프로그램될 수 있는 롬들(ROM)을 대체하기 위해 사용되는 일회 프로그램형(one time programmable;OTP) 요소들로서 사용될 수 있다.
오늘날 가용한 퓨즈의 일 유형은 도 1 내지 도 3을 참조하여 설명된 바와 같은 폴리실리콘 퓨즈이다. 도 1은 노드들(12 및 20)(트랜지스터(16)의 제어 전극이 노드(18)에 결합됨) 사이에 결합된, 구동 트랜지스터(16)와 조합된 폴리실리콘 퓨즈(14)(가변 저항기(14)이라고도 지칭됨)를 도시하는 개략도(10)를 도시한다. 트랜지스터(16) 및 가변 저항기(14)는 금속 부분(6)을 통해 서로 결합된다. 금속 부분 (6)은 노드 2에서의 가변 저항기(14)와 노드 4에서의 구동 트랜지스터(16) 사이의 상호 접속을 제공한다. 최초에, 가변 저항기(14)는 낮은 저항을 갖는다. 그러나, 필요시, 가변 저항기(14)는 가변 저항기(14)에 영구적 손상을 주어 보다 높은 저항을 초래하는 구동 트랜지스터(16)로부터의 가변 저항기(14)를 통한 구동 전류(예로서, 도 1에 "I"로 표시)에 의해 높은 저항을 갖도록 프로그램될 수 있다. 따라서, 가변 저항기(14)는 퓨즈의 2개 상태들에 대응하여, 필요에 따라 낮거나 높은 저항을 가질 수 있다. 그러나, 낮은 저항에 대한 높은 저항의 저항 비율은 일반적으로 낮고, 따라서, 감지하기가 어렵다.
도 2는 도 1의 개략도(10)에 대응하는 장치(22)의 상하 반전된 도면을 도시한다. 장치(22)는 각 단부에 보다 넓은 부분들을 갖는 폴리실리콘 부분(32)과 단부분들보다 좁은 중앙 부분(34)을 포함한다. 중앙 부분(34)은 가변 저항기(14)에 대응한다. 폴리실리콘 부분(32)은 또한 도 3을 참조하여 알 수 있는 바와 같이, 상위의 실리사이드 부분을 포함한다. 또한, 장치(22)는 구동 트랜지스터(16)를 형성하기 위해 사용되는 게이트(58) 및 활성 영역(56)을 포함한다. 구동 트랜지스터(16)를 폴리실리콘 퓨즈(14)에 연결시키기 위해, 도 1의 금속 부분에 대응하는 금속 부분(42)이 적절한 전기적 접속을 제공하기 위해 필요하다. 장치(22)는 도 1의 노드(12)에 대응하는 금속 부분(24)에 대한 전기 접속을 제공하기 위한 접점들(26, 28 및 30)과, 도 1의 노드(20)에 대응하는 금속 부분(60)에 대한 전기 접속을 제공하기 위한 접점들(50, 52 및 54)을 포함한다. 또한, 장치(22)는 폴리실리콘 부분(32)과 금속 부분(42) 사이의 전기 접속을 제공하기 위한 접점들(36, 38 및 40)과, 활 성 영역(56)과 금속 부분(42) 사이의 전기 접속을 제공하기 위한 접점들(44, 46 및 48)을 포함한다. 가변 저항기(14)와 구동 트랜지스터(16) 사이의 금속 부분(42)은 퓨즈를 프로그램하기 위해 필수적으로 가변 저항기(14)에 제공되는 구동 트랜지스터(16)로부터의 많은 전류(예로서, 도 2에 "I"로 표시)를 지원하기 위해 충분히 넓어야 한다. 또한, 도 3을 참조하여 추가로 설명되는 바와 같이, 가변 저항기(14)와 구동 트랜지스터(16)를 상호 접속하기 위해 금속 부분(42) 형성시 물리적 설계 규칙들이 준수되어야 한다.
도 3은 장치(22)의 단면도를 도시한다. 도 3은 당업계에 알려진 바와 같은 필드 산화물 영역들(68 및 72)을 갖는 기판(74)을 도시한다. 가변 저항기(14)는 필드 산화물 영역(68) 상위의 폴리실리콘층(66) 및 폴리실리콘층(66) 상위의 실리사이드층(64)을 갖는다. 실리사이드층(64) 및 폴리실리콘층(66)은 도 2의 폴리실리콘 부분(32)에 대응한다는 것을 주의하여야 한다. 따라서, 가변 저항기(14)를 프로그래밍하기 이전에, 가변 저항기(14)의 저항은 낮으며, 그 이유는 접점들(28, 38) 사이에 실리사이드층(64)이 존재하기 때문이다. 그러나, 가변 저항기(14)를 프로그램하기 위해서, 충분히 많은 전류(구동 트랜지스터(16)로부터)가 폴리실리콘층(66)과 실리사이드층(64)을 통해 강제 부여되고, 그래서, 실리사이드층(64)(폴리실리콘층(66) 보다 낮은 저항을 가짐)을 통한 전류가 파괴된다. 예로서, 많은 전류의 결과로서, 실리사이드층(64)은 응집을 통해 두절될 수 있고, 따라서, 증가된 저항을 초래한다. 대안적으로, 많은 전류의 결과로서, 전자 이동(electromigration)이 실리사이드층(64) 내의 보이드(void)를 초래할 수 있으며, 따라서, 역시, 증가된 저항 을 초래한다. 일반적으로, 폴리실리콘층(66)은 실리사이드층(64) 보다 3배 두껍다.
또한, 도 3은 기판(74) 내에 형성될 수 있는 구동 트랜지스터(16)의 예를 도시한다. 구동 트랜지스터(16)는 기판(74) 상위의 게이트(58)를 포함한다. 또한, 트랜지스터(16)는 기판(74)(도시되지 않음)과 게이트(58) 사이에 게이트 산화물층을 또한 포함한다는 것을 주의하여야 한다. 구동 트랜지스터(16)는 당업자에게 알려진 바와 같이 형성될 수 있으며, 임의의 적절한 유형의 트랜지스터가 될 수 있으며, 따라서, 여기서는 더 상세히 설명하지 않는다. 금속 부분(42)은 가변 저항기(14)와 구동 트랜지스터(16) 사이에서 유전층(78) 상위에 배설되며, 접점(38) 및 접점(46)에 의해 각각 전기 접속된다. 금속 부분(42)은 구동 트랜지스터(16)와 가변 저항기(14) 형성시 준수되어야만 하는 물리적 설계 규칙들을 수용하도록 충분히 긴 거리(62)를 가져야만 한다. 이들 물리적 디자인 규칙들은 예로서, 접점(38) 및 접점(46) 사이에 필요한 간격, 하위 필드 산화물(68)의 길이, 접점(38)과 실리사이드층(64) 및 폴리실리콘층(66)의 에지 사이의 거리 등을 지정한다. 또한, 물리적 설계 규칙들은 가변 저항기(14)와 구동 트랜지스터(16) 사이의 적절한 전기 접속을 제공하기 위해 금속 부분(42)에 대한 길이(62)의 최소 길이를 지정한다.
따라서, 폴리실리콘 퓨즈를 구현하기 위해 양자 모두가 필요한 가변 저항기(14) 및 구동 트랜지스터(16)는 큰 면적 요구조건들을 가지며, 따라서, 사용될 수 있는 퓨즈들의 수 및 그 위치를 제한한다. 또한, 가변 저항기(14)의 프로그래밍 이전 및 이후의 저항 비율은 일반적으로 폴리실리콘층(66)의 두께로 인해 낮다. 이는 퓨즈에 대한 보다 낮은 감지 한계(sensing margin)를 초래한다. 따라서, 보다 적은 면적을 필요로 하면서 보다 높은 감지 한계를 갖는 개선된 퓨즈에 대한 필요성이 존재한다.
본 발명을 첨부 도면에 의해 비제한적인 예로서 예시하며, 도면에서 동일 참조 번호들은 유사 요소들을 지시한다.
도 1 내지 도 3은 당업계에 알려진 바와 같은 폴리실리콘 퓨즈 및 구동 트랜지스터의 다양한 도면.
도 4는 본 발명의 일 실시예에 따른 가변 저항기 및 선택 트랜지스터를 개략적인 형태로 도시하는 도면.
도 5는 본 발명의 일 실시예에 따른 도 4의 가변 저항기 및 선택 트랜지스터의 상하 반전 배치도.
도 6은 본 발명의 일 실시예에 따른 도 4 및 도 5의 가변 저항기 및 선택 트랜지스터의 단면도.
도 7은 본 발명의 일 실시예에 따른 감도 증폭기를 개략적인 형태로 도시하는 도면.
도 8은 본 발명의 일 실시예에 따른 메모리 어레이를 개략적인 형태로 도시하는 도면.
당업자들은 도면들의 요소들이 단순성과 명료성을 위해 도시되어 있으며, 반 드시 축척대로 그려진 것은 아니라는 것을 인지할 것이다. 예로서, 도면들 중 일부 요소들의 치수는 본 발명의 실시예들의 이해를 향상시키는 것을 돕기 위해 다른 요소들에 비해 과장될 수 있다.
본 명세서에 설명된 일 실시예는, 활성 퓨즈 지오메트리가 가변 저항기 및 선택 트랜지스터 양자 모두를 형성하기 위해 사용되는 활성 퓨즈에 관한 것이다. 일 실시예에서, 활성 퓨즈 지오메트리는 반도체 기판의 활성 영역의 일부에 형성되며, 선택 게이트가 활성 퓨즈 지오메트리의 단부 상에 배치되어 활성 퓨즈를 프로그래밍할 때 사용하기 위한 일체형 선택 트랜지스터를 형성한다. 활성 영역내에 공유된 활성 퓨즈 지오메트리를 사용하는 것은 감소된 면적 요구조건들 및 개선된 감지 한계들을 가능하게 한다.
도 1은 선택 트랜지스터(110) 및 가변 저항기(106)로서 구현된 활성 퓨즈를 포함하는 장치(100)의 개략도를 도시한다. 따라서, 가변 저항기(106)는 또한 퓨즈(106) 또는 활성 퓨즈(106)라고도 지칭된다는 것을 주의하여야 한다(또한, 선택 트랜지스터(110)와 가변 저항기(106)의 조합을 지칭하기 위해서도 용어, 퓨즈 또는 활성 퓨즈가 사용될 수도 있다는 것을 주의하여야 한다). 장치(100)는 노드(104)에 결합된 제1 단자와 선택 트랜지스터(110)의 제1 전류 전극에 결합된 제2 단자를 갖는 가변 저항기(106)를 포함한다. 선택 트랜지스터(110)는 노드(108)에 결합된 제2 전류 전극과, 노드(102)에 결합된 제어 전극을 포함한다. 도 5 및 도 6을 참조하여 또한 후술되는 바와 같이, 어떠한 부가적인 금속 부분도 선택 트랜지스터(110)의 제1 전류 전극에 가변 저항기(106)의 제2 단자를 전기적으로 접속하기 위해 필요하 지 않다. 또한, 선택 트랜지스터(110)가 N-형 트랜지스터로서 예시되어 있지만, 대안 실시예들은 선택 트랜지스터(110)로서 P-형 트랜지스터를 사용할 수 있다.
최초에, 가변 저항기(106)는 활성 퓨즈의 제1 저항 상태에 대응하는 낮은 저항을 갖는다. 그러나, 필요시, 가변 저항기(106)는 활성 퓨즈의 제2 저항 상태에 대응하는 높은 저항을 갖도록 프로그램될 수 있다. 가변 저항기(106)는 가변 저항기(106)에 영구적으로 손상을 주어 보다 높은 저항을 초래하는 전류(예로서, 도 4에 "I"로 표시됨)를 선택 트랜지스터(110)로부터 가변 저항기(106)를 통해 구동함으로써 프로그램될 수 있다. 따라서, 가변 저항기(106)는 필요에 따라, 활성 퓨즈의 2개 저항 상태들에 대응하는 낮은 또는 높은 저항을 가질 수 있다(여기서, 예로서, 2개 저항 상태들 중 하나는 로직 1에 대응하고, 2개 저항 상태들 중 다른 하나는 로직 0에 대응할 수 있다). 또한, 도 5 및 도 6을 참조하여 보다 상세히 후술되는 바와 같이, 가변 저항기(106)는 폴리실리콘 영역이 아닌 장치(100)의 활성 영역을 사용하여 형성된다. 이는 장치(100)에 의하여 요구되는 면적의 감소 및 보다 큰 감지 한계를 위한 개선된 저항 비율을 가능하게 한다.
도 5는 도 4의 장치(100)에 대응하는 장치(101)의 상하 반전도를 도시한다. 장치(101)는 가변 저항기(106) 및 선택 트랜지스터(110) 양자 모두를 형성하기 위해 사용되는 활성 퓨즈 지오메트리(120)를 포함한다. 활성 퓨즈 지오메트리(120)는 3개 부분들(121, 122 및 123)을 포함한다. 부분(122)은 보다 좁은 레지스터 부분이며, 활성 레지스터 구조체(예로서, 가변 저항기(106))를 형성하기 위해 사용되는 부분들(121, 123) 사이에 위치된다. 일반적으로, 부분들(121 및 123)은 저항기 부 분(122)에 비해 보다 넓다(비록, 도시되지는 않았지만, 활성 퓨즈 지오메트리(120)는 또한 도 6에 도시된 바와 같이, 상위의 실리사이드 부분을 포함할 수도 있다). 부분(121)은 접점들(114, 116, 118)을 포함하며, 이는 도 4의 노드(104)에 대응하는 금속 부분(112)과 부분(121) 사이의 전기 접속을 제공한다. 부분(123)은 금속 부분(132)(도 4의 노드(108)에 대응) 및 부분(123)(트랜지스터(110)의 제2 전류 전극에 대응) 사이의 전기 접속을 제공하기 위한 접점들(126, 128, 130) 및 선택 트랜지스터(110)를 형성하기 위해 부분(123)의 일부 상위의 선택 게이트 부분(124)을 포함한다. 예시된 실시예는 각 전기 접속(예로서, 114, 116 및 118 또는 126, 128 및 130)을 형성하기 위해 3개 접점들을 포함하지만, 대안 실시예들은 전기 접속들을 제공하기 위해 임의의 수 및 형상의 접점들을 사용할 수 있다는 것을 주의하여야 한다. 또한, 부가적인 접점들이 또한 필요에 따라 사용될 수도 있다는 것을 주의하여야 한다. 예로서, 부가적인 접점 또는 접점들은 부분(122)과 선택 게이트(124) 사이에 위치되어 필요에 따라 트랜지스터(110)의 제1 전류 전극에 대한 전기 접점을 제공할 수 있다. 선택 게이트(124)에 대한 접점(도시되지 않음)이 또한 도 4의 노드(102)에 대응하는 선택 게이트(110)의 제어 전극에 대한 전기 접속을 제공하기 위해 존재할 수도 있다.
도 6을 참조하여 보다 상세히 후술되는 바와 같이, 활성 퓨즈 지오메트리(120)는 장치(101)의 활성 영역으로부터 형성된다. 이는 활성 퓨즈 지오메트리가 가변 저항기(106) 및 선택 트랜지스터(110) 양자 모두를 형성하기 위해 사용될 수 있게 한다. 이는 선택 트랜지스터(110)의 제1 전류 전극 및 가변 저항기(106)의 제 2 단자 사이의 부가적인 금속 접속부에 대한 필요성을 방지하며, 따라서, 면적 요구조건들을 감소시킨다. 따라서, 도 1 내지 도 3을 참조하여 전술된 바와 같은 종래 기술 폴리실리콘 퓨즈들과는 달리, 폴리실리콘 저항기 부분 및 활성 영역 트랜지스터 부분 사이의 부가적인 금속 상호접속부는 필요하지 않다. 또한, 부가적인 금속 상호접속부가 필요하지 않기 때문에, 가변 저항(106) 및 선택 트랜지스터들(110) 사이의 접점들은 필요하지 않고, 이는 부가적인 면적 절약들을 가능하게 한다. 또한, 장치(101)의 활성 영역은 활성 형상(120)을 형성하기 위해 사용되며, 가변 저항기 아래의 부가적인 필드 산화물 영역은 더 이상 필요하지 않다. 이들 면적의 절감들은 또한 처리 복잡성 및 비용의 절감들에 기여한다.
도 6은 장치(101)(이는 또한 장치(100)에도 대응한다)의 단면도를 도시한다. 장치(101)는 절연체 층(138) 상위의 활성층(160)을 포함하는 기판(140)을 포함한다. 따라서, 예시된 실시예에서, 기판(140)은 실리콘-온-인슐레이터(silicon-on-insulator;SOI) 기판이라는 것을 주의하여야 한다. 그러나, 대안 실시예들에서, 활성층(160) 같은 활성 영역을 가지는 벌크 실리콘 기판, 갈륨 비화물 기판 등 같은 임의의 기판이 사용될 수 있다는 것을 주의하여야 한다. 활성층(160)은 대향 극성 유형의 웰(well;141) 내의 도핑된 영역들(142, 144 및 146)을 포함한다. 예로서, 예시된 실시예에서, N-형 트랜지스터로서 선택 트랜지스터(110)를 구현하기 위해, 도핑된 영역들(142, 144 및 146)은 N-형 도핑 영역들이고, 웰(141)은 P-형 웰이다. 또한, 활성층(160)은 도핑된 영역들(142, 148)의 각 측부상에 필드 산화물 영역들(136)을 포함한다. 도핑된 영역들(144, 146)은 트랜지스터(110)의 소스/드레인 영 역들에 대응한다. 또한, 트랜지스터(110)는 채널 영역이 당업계에 알려진 바와 같이 도핑된 영역들(144, 146) 사이의 게이트(124) 아래에 형성되도록 기판(140) 상위의 게이트(124)를 포함한다. 또한, 트랜지스터(110)는 당업계에 알려진 바와 같이 게이트(124)와 기판(140) 사이에 게이트 산화물(도시되지 않음)을 포함한다는 것을 주의하여야 한다. 트랜지스터(110)는 또한 도핑된 영역들(144, 146) 상위의 게이트(124)의 양 측부들상에 측벽 스페이서들(125)을 포함할 수 있다. 게이트(124)는 예로서, 폴리실리콘 게이트, 금속 게이트 또는 임의의 다른 적절한 게이트나 게이트 스택 같은 임의의 유형의 트랜지스터 게이트일 수 있다. 트랜지스터(110)는 또한 연장 영역들(150, 148)을 포함할 수도 있지만, 그러나, 이들은 선택적이다. 존재한다면, 연장 영역들(150, 148)은 일반적으로 도핑된 영역들(144, 146)(또한, 딥 임플란트 영역(deep implant region)이라고도 지칭됨)과 동일한 도전형의 일반적으로 얕게 도핑된 영역들이다. 예로서, 예시된 실시예에서, 확장 영역들(150, 148)은 N-형 확장 영역들이다.
비록 예시된 실시예는 N-형 트랜지스터로서 트랜지스터(110)를 구현하지만, 대안 실시예들은 P-형 트랜지스터를 사용할 수 있다. 대안적으로, 트랜지스터(110)는 당업계에 알려진 바와 같은 임의의 유형의 트랜지스터일 수 있으며, 당업계에 알려진 바와 같은 임의의 적절한 방식으로 형성될 수 있다. 유사하게, 활성층(160)은 활성 퓨즈 지오메트리(120)를 형성하기 위해 당업계에 알려진 바와 같은 임의의 방식으로 형성될 수 있다. 또한, 임의의 형상이 활성 퓨즈 지오메트리(120)를 형성하기 위해 사용될 수 있다는 것을 주의하여야 한다. 예로서, 링 구조체가 선택 트 랜지스터(110)를 형성하기 위해 사용되거나, 핑거 구조체가 사용될 수 있으며, 여기서, 활성 퓨즈 지오메트리(120)는 선택 트랜지스터(110)를 형성하기 위해 결합된 복수의 핑거들을 포함한다. 따라서, 임의의 형상 및 크기의 활성 면적이 가변 저항기 및 선택 트랜지스터를 동일 활성 퓨즈 지오메트리로부터 형성하기 위해 사용될 수 있다.
전술된 바와 같이, 활성층(160)은 또한 활성층(160)에 대한 금속 부분(112)으로부터의 전기 접점을 제공하는 도핑된 영역(142)(또한, 딥 임플란트 영역이라고도 지칭됨)을 포함한다. 예시된 실시예에서, 도핑된 영역(142)은 또한 N-형 영역이며, 그 이유는 웰(141)이 P형 웰이기 때문이다. 도핑된 영역들(142, 144) 사이의 면적은 가변 저항기(106)의 저항기 영역(122)에 대응한다. 존재한다면, 연장 영역(150)은 양자 모두의 도핑된 영역들(144, 142) 위의 활성층(160)의 상단부를 따라 연장한다. 장치(101)는 또한 연장 영역(150)이 존재하지 않는 경우, 활성층(160) 위에 또는 연장 영역(150)(존재시) 위에 형성된 실리사이드층(152)을 포함한다. 장치(101)는 또한 게이트(124) 상위의 실리사이드층(154)과, 존재한다면, 연장 영역(148)과 도핑된 영역(146) 상위의 실리사이드 영역(156)을 포함한다. 실리사이드 영역(156)은 접점(128)(그리고, 접점들(126, 130))을 통해 금속 부분(132)에 대한 전기 접속을 제공한다. 유사하게, 실리사이드층(152)은 접점(116)(그리고, 접점들(114, 118))을 통해 금속 부분(112)에 대한 전기 접속을 제공한다. 또한, 장치(101)는 가변 저항(106) 및 트랜지스터(110) 상위의 유전층(112)과, 유전층(134) 상위의 금속 부분들(112, 132)을 포함한다. 점선들(162, 164) 사이의 활성층(160) 의 부분은 도 5의 활성 퓨즈 지오메트리(120)에 실질적으로 대응한다.
전술된 바와 같이, 가변 저항기(106)를 프로그램하기 위해, 실리사이드층(152)을 파괴하기에 충분히 많은 전류(예로서, 도 4 및 도 5에 "I"로 표시)가 선택 트랜지스터(110)에 의해 제공된다. 단부(123)보다 협소한 저항기 부분(122)은 선택 트랜지스터(110)로부터의 전류의 전류 밀도를 증가시키며, 이는 실리사이드층(152)에 영향을 미친다. 예로서, 저항기 부분(122)을 통한 많은 전류 및 증가된 전류 밀도의 결과로서, 실리사이드층(152)은 응집을 통해 끊어질 수 있으며, 이는 증가된 저항을 초래한다. 대안적으로, 많은 전류의 결과로서, 전자 이동이 실리사이드층(152) 내에 보이드들을 초래할 수 있으며, 따라서, 역시 증가된 저항을 초래한다. 일 실시예에서, 실리사이드(152)의 두께는 연장 영역(150)의 두께와 대략 동일하다는 것을 주의하여야 한다. 이는 개선된 저항 비율을 초래한다. 즉, 낮은 저항(프로그래밍 이전의 영역(122)의 저항)에 대한 높은 저항(프로그래밍 이후의 영역(122)의 저항)의 비율이 전술된 폴리실리콘 퓨즈에 의해 가능한 비율에 비해 더 높다. 대안적으로, 연장 영역(150)은 존재하지 않을 수 있거나, 적어도 영역(122)내에 존재하지 않을 수 있으며, 이는 낮은 저항에 대한 높은 저항의 매우 보다 높은 비율을 초래한다. 일 실시예에서, 낮은 저항에 대한 높은 저항의 저항 비율은 적어도 10이다. 바람직하게는 저항 비율은 적어도 20이며, 보다 바람직하게는 적어도 30이다. 따라서, 여기에 설명된 활성 퓨즈의 실시예들은 감소된 면적 요구조건들을 달성하면서, 개선된 감지 한계를 가능하게 한다.
도 7은 도 4 내지 도 6을 참조하여 전술된 바와 같은 활성 퓨즈를 사용한 집 적 회로(170)의 일 실시예를 도시한다. 집적 회로(170)는 개선된 성능 및 면적 요구조건들을 위해 장치(101)를 사용할 수 있는 감도 증폭기(171)를 포함한다. 감도 증폭기(171)는 N-형 트랜지스터들(180, 174, 194, 186, 198 및 199), P-형 트랜지스터들(178 및 172), 저항기(196) 및 가변 저항기(188)를 포함한다. 감도 증폭기(171)는 제1 전압 공급부(예로서, Vdd)에 연결된 제1 전류 전극 및 n-형 트랜지스터(180)의 제1 전류 전극에 결합된 제2 전류 전극을 구비한 p-형 트랜지스터(178)를 포함한다. N-형 트랜지스터(180)는 N-형 트랜지스터(194)의 제1 단자에 결합된 제2 전류 전극을 포함한다. N-형 트랜지스터(19)는 저항기(196)의 제1 단자에 결합된 제2 전류 전극을 포함하고, 저항기(196)는 기준 전압(즉, 저지)에 결합된 제2 단자를 갖는다. 감도 증폭기(171)는 또한 제1 전압 공급부에 결합된 제1 전류 전극 및 n-형 트랜지스터(174)의 제1 전류 전극에 결합된 제2 전류 전극을 구비한 p-형 트랜지스터(172)를 포함한다. N-형 트랜지스터(174)는 N-형 트랜지스터(186)의 제1 단자에 결합된 제2 전류 전극을 포함한다. N-형 트랜지스터(186)는 가변 저항기(188)의 제1 단자에 결합된 제2 전류 전극을 포함하고, 가변 저항기(188)는 기준 전압에 결합된 제2 단자를 갖는다. P-형 트랜지스터(178)의 제어 전극은 P-형 트랜지스터(172)의 제어 전극에 결합된다. 감지가능한 신호는 N-형 트랜지스터들(180, 174)의 제어 전극들에 결합된다. N-형 트랜지스터(194)의 제어 전극은 N-형 트랜지스터(194)의 제1 전류 전극에 결합되고, N-형 트랜지스터(186)의 제어 전극은 N-형 트랜지스터(186)의 제1 전류 전극에 결합된다. N-형 트랜지스터(198)는 N-형 트랜지스터(174)의 제2 전류 전극에 결합된 제1 전류 전극과, 프로그램 전압(Vp)에 결 합된 제2 전류 전극 및 Vpgm enable을 수신할 수 있도록 결합된 제어 전극을 구비한다. N-형 트랜지스터(199)는 N-형 트랜지스터(186)의 제어 전극에 결합된 제1 전류 전극, Vp에 결합된 제2 전류 전극 및 Vpgm sel을 수신하도록 결합된 제어 전극을 구비한다. P-형 트랜지스터들(178, 172)의 제2 전류 전극들은 감도 증폭기(171)의 출력(아웃(out) 및 아웃바(outbar))을 각각 제공한다. 또한, 대안 실시예들에서, Vp는 Vdd와 동일할 수 있다는 것을 주의하여야 한다. 대안적으로, Vp는 Vdd와 다를 수 있거나, 또 다른 실시예에서, 트랜지스터(198)의 제2 전류 전극을 위한 Vp는 트랜지스터(199)의 제2 전류 전극을 위한 Vp와 다른 값일 수 있다.
트랜지스터(194)와 가변 저항기(196)는 도 5 및 도 6의 장치(101)로 장치(190)가 구현될 수 있도록 활성 퓨즈 장치로서 구현될 수 있다는 것을 주의하여야 한다. 유사하게, 트랜지스터(186) 및 가변 저항기(188)는 또한 장치(182)가 도 5 및 도 6의 장치(101)로 구현될 수 있도록 활성 퓨즈 장치로서 구현될 수도 있다는 것을 주의하여야 한다. 따라서, 감도 증폭기(171)는 개선된 감지 한계를 제공하면서, 보다 적은 면적을 점유할 수 있다.
동작시, 감도 증폭기(171)는 도 4 내지 도 6을 참조하여 전술된 바와 같이 가변 저항기(188)를 프로그래밍함으로써 프로그램될 수 있다. 즉, Vpgm enable(프로그래밍을 가능화하기 위한) 및 Vpgm sel(커런트 셀을 선택하기 위한) 양자 모두가 어설팅(assert)되어, N-형 트랜지스터(186)의 제1 전류 전극 및 제어 전극 각각이 제1 전압 공급부에 설정되어 N-형 트랜지스터(186)를 온 상태로 전환하고, N-형 트랜지스터가 가변 저항기(188)를 통해 전류를 구동하여 가변 저항기(188)의 저항 을 낮은 저항으로부터 높은 저항으로 변경(가변 저항기(188)의 실리사이드 영역을 파괴시키는 방식 같이)할 수 있다. 가변 저항기(196)는 낮은 저항 상태에서 유지된다는 것을 주의하여야 한다. 즉, 이는 높은 저항 상태로 프로그램되지 않으며, 이는 기준 셀로서 동작한다. 프로그램되면, 프로그램된 값은 전류들이 아웃 또는 아웃바에 제공되도록 N-형 트랜지스터들(180, 174)을 활성화시키는 감지 인에이블(sensing enable)(Vpgm enable 및 Vpgm sel이 어설팅되지 않은 상태로 남아있는 동안)를 어설팅함으로써 판독 또는 감지될 수 있다. 그 후, 이들 전류들은 담도 증폭기(171)에 저장된 값을 결정하기 위해 사용된다. 예로서, 가변 저항기(188)가 높은 저항으로 프로그램된 경우, 아웃 및 아웃바는 제1 사전결정된 값들을 제공하고, 가변 저항기(188)가 낮은 저항으로 남아있는 경우(즉, 프로그램되지 않음), 아웃 및 아웃바는 제2 사전결정된 값들을 제공한다. 제1 사전결정된 값은 감도 증폭기(171)내에 저장된 제1 상태에 대응할 수 있고, 제2 사전결정된 값은 감도 증폭기(171)내에 저장된 제2 상태에 대응할 수 있다. 일 실시예에서, 제1 사전결정된 값은 로직 레벨 0 또는 1중 하나에 대응할 수 있으며, 제2 사전결정된 값은 로직 레벨 0 또는 1 중 다른 하나에 대응할 수 있다.
트랜지스터(186) 및 가변 저항기(188)가 동일 활성 영역을 공유할 수 있고, 트랜지스터(194) 및 가변 저항기(196)가 또한 동일 활성 영역을 공유할 수 있기 때문에, 집적 회로(170)내에 감도 증폭기(171)를 형성하기 위해 필요한 면적은 크게 감소될 수 있다. 또한, 고 및 저 저항 상태들 사이의 증가된 저항 비율로 인해, 감도 증폭기(171)의 감지 한계는 향상되며, 따라서, 향상된 감지 속도 및 성능을 초 래한다. 또한, 대안 실시예들에서, 다양한 다른 감도 증폭기 디자인들이 사용될 수 있다는 것을 주의하여야 한다.
도 8은 본 발명의 일 실시예에 따른 메모리 어레이(200)의 일부를 도시한다. 메모리 어레이(200)는 복수의 메모리 셀들(202, 204, 206, 208, 210 및 212)을 포함하며, 이는 불휘발성 메모리 어레이를 형성하기 위해 사용될 수 있다. 즉, 셀들 각각은 1회 프로그램되는 기능을 갖는다. 따라서, 낮은 저항 상태(즉, 프로그램되지 않음)는 메모리 셀의 제1 로직 상태에 대응할 수 있으며, 높은 저항 상태(즉, 프로그램됨)는 메모리 셀의 제2 로직 상태에 대응할 수 있다. 예로서, 메모리 셀(204) 같은 메모리 셀을 프로그램하기 위해, 주변 회로(도시되지 않음)가 사용되어 제1 워드 라인(WL1) 및 제2 비트 라인(BL2)을 어설팅하여 전류가 메모리 셀(204)의 가변 저항기를 통과하게 하고, 따라서, 높은 저항 상태를 초래한다. 높은 저항 상태로 프로그램될 필요가 있는 임의의 메모리 셀은 따라서, 이와 같이 프로그램될 수 있다. 또한, 주변 회로(도시되지 않음)는 그 후 당업계에 알려진 바와 같이 적절한 워드라인들 및 비트라인들을 선택함으로써 필요에 따라 메모리 셀들내의 값들을 감지하기 위해 사용될 수 있다. 따라서, 도 5 및 도 6의 장치(101) 같은 장치를 각 메모리 셀들을 구현하기 위해 사용하는 것을 통해, 전체 메모리 어레이에 의해 요구되는 면적이 감소되고, 보다 높은 저항 비율로 인해, 개선된 감지 성능 및 속도가 달성된다. 또한, 메모리 어레이(200)는 임의의 수의 메모리 셀들, 비트라인들 및 워드 라인들을 필요에 따라 포함할 수 있다는 것을 주의하여야 한다. 또한, 메모리 어레이(200)는 임의의 유형의 메모리일 수 있다.
따라서, 선택 트랜지스터 및 가변 저항기에 의해 공유될 수 있는 활성 퓨즈 지오메트리의 사용이 필요한 면적을 감소시키며, 감지 한계들을 향상시킬 수 있는 방식을 인지할 수 있을 것이다. 예로서, 여기에 설명된 활성 퓨즈는 메모리 어레이들, 감도 증폭기들 또는 임의의 시간 정보가 집적 회로상에 영구적으로 저장될 필요가 있거나, OTP 요소들을 필요로 하는 임의의 애플리케이션 같은 다양한 애플리케이션들에서 사용될 수 있다.
비록 본 발명을 특정 도전형들 또는 전위들의 극성에 관하여 설명하였지만, 당업자는 도전형들 및 전위들의 극성들은 반전될 수 있다는 것을 이해할 것이다. 예로서, 비록, 본 명세서의 실시예들이 활성 퓨즈를 형성하기 위해 가변 저항기와 활성 면적을 공유하는 N-형 트랜지스터를 참조로 설명되었지만, 대안 실시예들에서, 활성 퓨즈의 애플리케이션에 따라, 활성 퓨즈를 형성하기 위해, P-형 트랜지스터가 가변 저항기와 활성 영역을 공유할 수 있다는 것을 인지할 수 있을 것이다. 또한, 전술된 실시예들에서, 활성 퓨즈의 프로그래밍은 가변 저항기의 상태를 낮은 저항으로부터 높은 저항으로 변경하는 것을 지칭하였다. 그러나, 대안 실시예들에서, 프로그래밍은 퓨즈를 일 저항 상태로부터 다른 저항 상태로 변경하는 것을 지칭할 수 있다.
전술한 명세서에서, 본 발명은 특정 실시예들을 참조하여 설명되었다. 그러나, 당업자는 하기의 청구범위에 기술된 바와 같은 본 발명의 범주로부터 벗어나지 않고 다양한 변경들 및 변형들이 이루어질 수 있다는 것을 인지할 것이다. 따라서, 명세서 및 도면은 제한적인 의미가 아닌 예시적인 것으로 간주되어야 하며, 모든 이런 변용들은 본 발명의 범주내에 포함된다.
장점들, 다른 이득들 및 문제점들에 대한 해법들이 특정 실시예들에 관하여 전술되었다. 그러나, 장점들, 이득들, 문제점들에 대한 해법들 및 임의의 이득, 장점 또는 해법이 이루어지거나 보다 현저해지게 할 수 있는 임의의 요소(들)는 임의의 또는 모든 청구항들의 임계적, 필수적, 또는 본질적 특징 또는 요소로서 해석되지 않아야 한다. 본 명세서에서 사용시, 용어 "포함하다", "포함하는" 또는 임의의 다른 그 활용형은 비배제적 포함을 포괄하며, 그래서, 요소들의 목록을 포함하는 프로세스, 방법, 물품 또는 장치는 이들 요소들만을 포함하는 것이 아니라 명시적으로 나열되지 않은 또는 이런 프로세스, 방법, 물품 또는 장치에 고유한 다른 요소들을 포함할 수 있다.

Claims (10)

  1. 퓨즈를 제조하는 방법에 있어서,
    퓨즈 지오메트리(fuse geometry)를 활성 영역의 일부에 형성하는 단계; 및
    상기 퓨즈 지오메트리의 단부 상에 배치된 선택 게이트를 형성하는 단계로서, 상기 선택 게이트 및 상기 퓨즈 지오메트리의 단부의 하위 부분은 상기 퓨즈 프로그래밍시 사용하기 위한 일체형 선택 트랜지스터를 형성하는, 상기 선택 게이트 형성 단계를 포함하는, 퓨즈 제조 방법.
  2. 제 1 항에 있어서, 상기 퓨즈 지오메트리는 대향 단부들 및 중간 부분을 포함하고, 상기 퓨즈 지오메트리의 중간 부분은 퓨즈 프로그래밍을 위해 충분하게 상기 퓨즈 지오메트리의 단부를 통한 전류의 전류 밀도를 증가시키도록 적응되는, 퓨즈 제조 방법.
  3. 제 1 항에 있어서, 상기 퓨즈 지오메트리의 단부 내에 상기 선택 게이트에 인접하게 접점을 형성하는 단계를 더 포함하는, 퓨즈 제조 방법.
  4. 제 1 항에 있어서, 상기 선택 트랜지스터를 사용하여 원하는 퓨즈 상태에 따라 상기 퓨즈를 프로그래밍하는 단계를 더 포함하는, 퓨즈 제조 방법.
  5. 제 4 항에 있어서, 퓨즈를 프로그래밍하는 상기 단계는 제1 저항 상태로부터 제2 저항 상태로 상기 퓨즈 지오메트리의 중간 부분을 변경하는 단계를 포함하는, 퓨즈 제조 방법.
  6. 제 1 항에 있어서,
    메모리 어레이의 감지 회로와 상기 퓨즈를 조합하는 단계; 및
    상기 선택 트랜지스터를 사용하여 원하는 퓨즈 상태에 따라 상기 퓨즈를 프로그래밍하는 단계를 더 포함하는, 퓨즈 제조 방법.
  7. 퓨즈를 제조하는 방법에 있어서,
    퓨즈 지오메트리를 활성 영역의 일부에 형성하는 단계로서, 상기 퓨즈 지오메트리는 대향 단부들과 중간 부분을 포함하며, 상기 중간 부분은 활성 저항기 구조를 형성하는, 상기 퓨즈 지오메트리 형성 단계;
    상기 퓨즈 지오메트리의 단부 상에 배치된 선택 게이트를 형성하는 단계로서, 상기 선택 게이트와 상기 퓨즈 지오메트리의 단부의 하위 부분은 상기 퓨즈의 프로그래밍시 사용하기 위한 일체형 선택 트랜지스터를 형성하는, 상기 선택 게이트 형성 단계;
    상기 퓨즈 지오메트리의 부분들과 상기 선택 게이트 상에 실리사이드를 형성하는 단계;
    상기 선택 게이트에 인접한 상기 퓨즈 지오메트리의 단부와의 제1 접점 및 상기 퓨즈 지오메트리의 대향 단부와의 제2 접점을 형성하는 단계; 및
    제1 및 제2 접점들을 통한 프로그래밍 전류 및 상기 선택 트랜지스터를 사용하여 원하는 퓨즈 상태에 따라 상기 퓨즈를 프로그래밍하는 단계를 포함하는, 퓨즈 제조 방법.
  8. 퓨즈에 있어서,
    활성 영역의 일부에 있는 퓨즈 지오메트리; 및
    상기 퓨즈 지오메트리의 단부 상에 배치된 선택 게이트로서, 상기 선택 게이트 및 상기 퓨즈 지오메트리의 단부의 하위 부분은 상기 퓨즈 프로그래밍시 사용하기 위한 일체형 선택 트랜지스터를 형성하는, 상기 선택 게이트를 포함하는, 퓨즈.
  9. 퓨즈에 있어서,
    활성 영역의 일부에 형성된 퓨즈 지오메트리로서, 대향 단부들과 중간 부분을 포함하고, 상기 중간 부분이 활성 저항기 구조를 포함하는, 상기 퓨즈 지오메트리;
    상기 퓨즈 지오메트리의 단부 상에 배치된 선택 게이트로서, 상기 선택 게이트와 상기 퓨즈 지오메트리의 단부의 하위 부분이 상기 퓨즈 프로그래밍시 사용하기 위한 일체형 선택 트랜지스터를 형성하는, 상기 선택 게이트;
    상기 퓨즈 지오메트리의 부분들과 상기 선택 게이트 상에 형성된 실리사이드; 및
    제1 및 제2 접점들로서, 상기 제1 접점은 상기 선택 게이트에 인접한 상기 퓨즈 지오메트리의 단부와 접촉하고, 상기 제2 접점은 상기 퓨즈 지오메트리의 대향 단부와 접촉하는, 상기 제1 및 제2 접점들을 포함하는, 퓨즈.
  10. 퓨즈를 구비한 집적 회로에 있어서,
    활성 영역의 일부에 있는 퓨즈 지오메트리; 및
    상기 퓨즈 지오메트리의 단부 상에 배치된 선택 게이트로서, 상기 선택 게이트 및 상기 퓨즈 지오메트리의 단부의 하위 부분은 상기 퓨즈 프로그래밍시 사용하기 위한 일체형 선택 트랜지스터를 형성하는, 상기 선택 게이트를 포함하는, 집적 회로.
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