KR20070003870A - 1회만 기입이 가능한 메모리 및 프로그램하는 방법 - Google Patents
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- 230000015654 memory Effects 0.000 title claims description 71
- 238000000034 method Methods 0.000 title claims description 33
- 230000032683 aging Effects 0.000 claims abstract description 11
- 230000008859 change Effects 0.000 claims description 29
- 230000035882 stress Effects 0.000 claims description 16
- 238000005516 engineering process Methods 0.000 claims description 6
- 230000009467 reduction Effects 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 235000012239 silicon dioxide Nutrition 0.000 claims description 2
- 239000000377 silicon dioxide Substances 0.000 claims description 2
- 229960001866 silicon dioxide Drugs 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 8
- 238000006731 degradation reaction Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 8
- 239000000969 carrier Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 230000001939 inductive effect Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004807 localization Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
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Abstract
본 명세서에는 1회만 기입이 가능하며 하나 이상의 트랜지스터 특성을 변경하도록 핫 캐리어가 유도하는 열화를 이용하여 프로그램되는 메모리 디바이스가 개시된다. 1회만 기입이 가능한 메모리 디바이스는 트랜지스터 어레이를 포함한다. 어레이 내의 트랜지스터들은 트랜지스터의 포화 전류, 문턱값 전압 또는 두 가지 모두에 있어서의 변화와 같은, 하나 이상의 트랜지스터 특성에 대한 변화를 유도하는 핫 캐리어를 이용하여 선택적으로 프로그램된다. 트랜지스터 특성의 변화는 핫 캐리어 트랜지스터 노화 원리와 유사한 방법으로 달성된다. 본 명세서에 개시된 1회만 기입이 가능한 메모리 디바이스는 크기가 작으며, 낮은 전압과 적은 량의 전류에서 프로그램될 수 있다.
Description
본 발명은 전반적으로 전자 메모리 디바이스를 포함하는 집적 회로에 관한 것이며, 보다 구체적으로는 1회만 기입이 가능한 메모리(OTP- one time programmable)에 관한 것이다.
OTP 메모리는 프로그램 코드 및 다른 정보를 저장하는 데에 자주 사용된다. OTP 메모리의 일회적 특성은 올바른 프로그램 코드가 변경되거나 또는 올바르지 않은 코드에 의해 덮어 씌워지는 것을 방지한다. OTP 메모리는 예로서, 가용성 링크, 안티퓨즈 또는 플로팅 게이트 비휘발성 메모리 기술(floating gate non-volatile memory technology)을 사용하여 구현될 수 있다. 가용성 링크는 "브라운(brown)", 즉 높은 저항을 갖기 위해 고전류를 통과시킴으로써 제조된 금속 또는 폴리실리콘 도선이다. 그 결과, 가용성 링크는 금속 또는 폴리실리콘 도선의 일부 물리적인 파손을 나타낸다. 가용성 링크는 상대적으로 크며 프로그램하는 데에 상대적으로 높은 전류를 요구한다. 안티퓨즈는 높은 전압을 인가하여 MOS(metal oxide semiconductor) 캐패시터 게이트 옥사이드 유전체의 일부를 물리적으로 파손하거나 열화시키는 것이다. 보다 낮은 저항 전도 경로가 옥사이드 유전체를 통해 캐패시터의 플레이트 사이에서 형성된다. 안티퓨즈 기술은 프로그램하는 데에 상대적으로 높은 전압을 요구하며 CMOS(complementary metal oxide semiconductor) 기술에 견줄만하지 않다. 현재 CMOS 기술에 연관된 보다 얇은 MOS 게이트 옥사이드는 일관되게 프로그램하지 않아 신용도가 낮다.
플로팅 게이트 비휘발성 메모리는 절연되거나 또는 접속되지 않은(플로팅) FET(field-effect transistor)의 게이트로의 전하의 주입과 관련되어 있다. 게이트 내 전하의 축적은 판독 동작 동안 감지될 수 있는 트랜지스터의 문턱값 전압을 변화시킨다. 플로팅 게이트 비휘발성 메모리는 비휘발성 메모리들을 플래싱(flash)하는 데에 사용된다. 플로팅 게이트 비휘발성 메모리는 프로그램하는 데에 상대적으로 높은 전압과 때때로는 상대적으로 높은 전류를 요구한다. 또한, 플로팅 게이트 비휘발성 메모리는 일반적으로 추가적인 특수 CMOS 프로세싱을 요구하며, 그에 따라 제조 비용이 증가된다.
그러므로 작은 크기를 가지며 낮은 전압과 낮은 전류를 사용하여 프로그램될 수 있는 향상된 OTP 메모리가 요구된다.
본 명세서에는 전반적으로, 1회만 기입이 가능하며 하나 이상의 트랜지스터 특성을 변경하는 핫 캐리어가 유도하는 열화를 이용하여 프로그램되는 메모리 디바이스가 개시된다. 1회만 기입이 가능한 메모리 디바이스는 트랜지스터 어레이를 포함한다. 어레이 내의 트랜지스터들은 트랜지스터의 포화 전류, 문턱값 전압 또는 두 가지 모두에 있어서의 변화와 같은, 하나 이상의 트랜지스터 특성에 대한 변화를 유도하는 핫 캐리어를 이용하여 선택적으로 프로그램된다. 트랜지스터 특성의 변화는 공지의 핫 캐리어 트랜지스터 노화 원리와 유사한 방법으로 달성된다. 바람직한 방법으로 OTP 메모리 디바이스를 프로그램하기 위해 OTP 메모리 디바이스 내의 메모리 셀에 이러한 특성의 변화를 선택적으로 적용할 수 있다.
본 발명은 낮은 전압과 낮은 전류에서 프로그램 가능한 작고, 저렴한 비용의 OTP 메모리를 제공한다. 본 발명의 OTP 메모리는 소수의 추가적인 프로세싱 단계와, 최소한의 추가적인 제조 비용으로 정규 CMOS 프로세싱 기술을 사용하여 제조될 수 있다. 본 발명의 OTP 메모리는 미래의 CMOS 기술과 견줄 수 있다.
본 발명과, 본 발명의 특성 및 장점에 대한 보다 완벽한 이해를 위해, 후술되는 상세한 설명에 첨부된 도면이 참조로서 제공된다.
도 1은 통상적인 가용성 링크 또는 안티퓨즈 OTP 메모리 어레이를 도시한 도면,
도 2는 본 발명의 특성들을 포함하는 OTP 메모리 어레이를 도시한 도면,
도 3은 도 2의 각 메모리 셀의 여러 가지 단자들을 도시한 개략적인 도면,
도 4는 전형적인 MOSFET 트랜지스터의 단면도,
도 5(a) 및 도 5(b)는 본 발명의 특성들을 포함하는 OTP 메모리 셀의 제 1 실시예의 프로그래밍 및 판독을 각각 도시한 개략적인 도면,
도 6(a) 및 도 6(b)은 본 발명의 특성들을 포함하는 OTP 메모리 셀의 제 2 실시예의 프로그래밍 및 판독을 각각 도시한 개략적인 도면.
도 1은 통상적인 2행 2열의 가용성 링크(fusible link) 또는 메모리 셀(110-1,1) 내지 (110-i,j)의 안티퓨즈 OTP 메모리 어레이(antifuse OTP memory array)(100)를 도시한 도면이다. 일반적으로 메모리 셀(110-1,1) 내지 (110-i,j)은 일반적으로 복수의(또는 일련의) 행과 열을 갖는 격자 패턴으로 배열되는 가용성 소자와 직렬로 연결된 FET 트랜지스터를 포함한다. 도 1에 도시된 바와 같이, 예시적인 OTP 어레이(100)는 복수의 i의 행(i=2)을 포함하며, 복수의 j의 열(j=2)을 포함한다. 각 열에는 종종 "사전-충전된(pre-charged) 전압 레벨"이라 불리는 제 1 사전결정 전압 레벨의 전력이 공급되며, 각 행에는 제 2 사전결정 전압 레벨의 전력이 공급된다. 전형적으로 이러한 제 1 및 제 2 사전결정 전압 레벨의 값들은 선택된 구현 방식에 따른다.
도 1에 도시된 바와 같이, OTP 어레이(100)의 각 트랜지스터(110)의 게이트는 일련의 행들 중 특정 행에 접속된다. 일반적으로 각 트랜지스터의 소스는 프로그램될 수 있도록 퓨즈 소자를 통해 접지에 접속되며, 각 트랜지스터의 드레인은 일련의 열들 중 특정 열에 접속된다. 가용성 소자는 가용성 링크 또는 안티퓨즈일 수 있다. 가용성 링크는 적절한 양 및 기간의 링크를 통한 전류 흐름에 의해 프로그램되어 링크의 전기적 특성을 낮은 저항에서 높은 저항으로 변화시킨다. 안티퓨즈는 안티퓨즈의 양단에 충분한 양의 전압을 인가함으로써 프로그램되어 안티퓨즈의 전기적 특성을 높은 저항에서 낮은 저항으로 변화시킨다. 가용성 링크 또는 안티퓨즈에 대한 프로그래밍 전류 또는 전압은 도시된 셀 트랜지스터 또는 도시되지 않은 추가의 트랜지스터를 통하여 제공될 수 있다.
도 2는 메모리 셀(210-1,1) 내지 (210-i,j)의 2행 2열의 OTP 메모리 어레이(200)를 도시한 도면이며, 이것은 예로서 집적된 회로의 일부를 포함할 수 있다. 일반적으로 메모리 셀(210-1,1) 내지 (210-i,j)은 일반적으로 복수의(또는 일련의) 행과 열을 갖는 격자 패턴으로 배열되는 FET 트랜지스터를 포함한다. 도 3은 도 2의 각 메모리 셀(210) 내의 FET 트랜지스터의 여러 가지 단자들을 도시한 개략적인 도면이다. 도 2에 도시된 바와 같이, 예시적인 OTP 어레이(200)는 복수의 i의 행(i=2)을 포함하며, 복수의 j의 열(j=2)을 포함한다. 각 열에는 종종 "사전-충전된 전압 레벨"이라 불리는 제 1 사전결정 전압 레벨의 전력이 공급되며, 각 행에는 제 2 사전결정 전압 레벨의 전력이 공급된다. 전형적으로 이러한 제 1 및 제 2 사전결정 전압 레벨에서의 값들은 선택된 구현 방식에 따른다.
도 2에 도시된 바와 같이, OTP 어레이(200)의 각 트랜지스터(210)의 게이트는 일련의 행들 중 특정 행에 접속된다. 일반적으로 각 트랜지스터의 소스는 접지에 접속되며 각 트랜지스터의 드레인은 일련의 열들 중 특정 열에 접속된다. 본 발명에 따르면, OTP 어레이(200)는 트랜지스터 특성(포화 전류, 문턱값 또는 두 가지 모두)에 있어서 변화를 유도하는 핫 캐리어(hot carrier)를 이용하여 프로그램된다.
핫 캐리어 노화
핫 캐리어 노화는 시간의 흐름에 따른 트랜지스터 특성의 열화이며 이것은 디바이스 단부인 드레인의 게이트 옥사이드(gate oxide) 내로 캐리어들이 주입됨으로써 발생된다. 옥사이드로의 캐리어 주입은 옥사이드의 손상을 발생시키며 드레인 부근에 트랩을 생성하거나 채운다. 그 결과, 채널 이동성이 열화되고, 디바이스 포화 전류의 감소를 야기한다. 또한, 채널 영역 단부의 드레인에서 디바이스 문턱값에 있어서 국소화의 증가가 발생한다. 핫 캐리어 트랜지스터 열화는 디바이스 최적화 또는 보다 높은 드레인 및 게이트 전압(또는 두 가지 모두)에 의해 가속화하여, 상대적으로 짧은 시간 내에 발생할 수 있다.
본 발명은 전술된 트랜지스터 특성의 열화를 OTP 메모리들의 프로그램을 촉진하는 데에 사용할 수 있다는 것을 인지한 것이다. 도 2의 FET 트랜지스터(210)는 핫 캐리어 트랜지스터 열화를 나타내도록 스트레스 전압 레벨을 적절한 FET 트랜지스터의 단자에 인가함으로써 선택적으로 프로그램될 수 있다. 이러한 스트레스 전압 레벨(stressful voltage level)은 정규 논리 전압 레벨(VDD) 또는 일정 한계 내에서 보다 높은 전압 레벨일 수 있다. 본 발명에서 요구되는 스트레스 전압 레벨은 제안되는 다른 OTP 메모리에 의해 요구되는 전압 레벨만큼 높지 않으며 보통의 논리 소자 또는 입력/출력 트랜지스터 및 일반적인 회로 디자인 기술을 사용하여 쉽 게 제공된다.
OTP 메모리 어레이(200)의 트랜지스터(210)를 선택적으로 프로그램한 후, 프로그램된 트랜지스터(210)는 프로그램되는 동안 스트레스 전압이 인가된 부분 근방의 채널 단부에서 상당히 낮은 포화 전류, 또는 낮은 문턱값 전압 또는 이 둘 모두를 가질 것이다. 그러므로, 프로그램된 셀들은 보다 낮은 포화 전류를 감지하거나 보다 낮은 문턱값 전압을 감지함으로써 판독 동작 동안 검출될 수 있다.
도 4는 OTP 메모리 셀에 사용되는 것과 유사한 전형적인 MOSFET 트랜지스터(400)의 단면도이다. MOSFET 트랜지스터(400)의 기본적인 설계 및 기능은 잘 알려져 있다. MOSFET 트랜지스터(400)는 실리콘 기판(430) 상에 형성된다. 소스(450) 및 드레인(440)은 상대적으로 강한 불순물의 임플란트에 의해 형성된다. 전형적으로 실리콘 다이옥사이드인 게이트 절연체(460)는 채널 영역(480) 상에 형성된다. 전형적으로 폴리-실리콘인 게이트 전극(470)은 게이트 절연체 상에 형성된다.
잘 알려진 바와 같이, MOSFET 트랜지스터에는, n-채널 타입 및 p-채널 타입의 두 가지 일반적인 타입이 있다. 본 명세서에서는 n-채널 트랜지스터가 본 발명의 설명을 위해 사용된다. p-채널 트랜지스터 또한 본 발명에서 사용될 수 있다는 점을 인지해야 한다. 잘 알려진 바와 같이, n-채널 트랜지스터는 p-형 기판 또는 이와 달리 p-웰 상에 설계되며, 소스(450) 및 드레인(440)은 n-형 불순물 임플란트를 갖는다.
도 5(a)는 본 발명의 특성을 포함하는 OTP 메모리 셀(500)의 제 1 실시예의 프로그래밍을 도시한 개략적인 도면이다. OTP 메모리 셀(500)은 예로서, MOSFET 트 랜지스터로서 구현될 수 있다. 도 5(a)에 도시된 바와 같이, OTP 메모리 셀(500)은 드레인(Vdstress) 및 게이트(Vgstress)에 스트레스 전압 레벨을 인가하여 문턱값 전압에 대해 변화를 유도하는 핫 캐리어를 이용하여 프로그램된다. 트랜지스터 특성의 핫 캐리어에 의한 열화는 드레인 부근에 옥사이드 손상 영역(트랩)(oxide damage area(trap))(510)을 생성하며 이것은 채널 영역의 드레인 단부에서 디바이스 문턱값에 있어서 국소적인 증가를 발생시킨다.
도 5(b)는 도 5(a)의 OTP 메모리 셀(500)의 판독을 도시한 개략적인 도면이다. OTP 메모리 셀(500) 판독시, 트랜지스터 전류 흐름이 프로그램하는 동안의 전류 흐름의 방향에 반대일 때, 포화 전류 및 문턱값 전압의 감소가 가장 뚜렷하다. 설명을 위해 만약 드레인이 프로그램 동작(도 5(a)) 동안 포지티브인 단자로서 정의된다면, 소스는 판독 동작(5b) 동안 포지티브인 단자이다. 판독 동작 동안, 보다 높은 문턱값 채널 영역은 접지된 드레인의 부근에 있으므로 보다 높은 문턱값 채널 영역의 보다 높은 문턱값이 양으로 바이어스된 소스 접합의 공간 충전 영역(space charge area)에 의해 가려지지 않는다.
판독 동작 동안, 이용된 트랜지스터 특성에 따라 서로 다른 감지 기술 및 회로가 프로그램되지 않은 셀들로부터 프로그램된 셀들을 구분하는 데에 사용될 수 있다. 만약 도 5(a) 및 5b의 OTP 메모리 셀(500)과 같이 셀 문턱값 전압의 변화를 유도함으로써 셀이 프로그램되었다면, 셀(500)은 모든 셀들에 대해 소스 단자를 포지티브 포텐셜(positive potential)(VDD)로 상승시키고, 선택된 행을 따라 배열된 모든 셀들에 대해 게이트 접속을 포지티브 포텐셜(VDD)로 상승시킴으로써 판독된다. 그 다음 열(드레인) 전압은 사전-충전된 전압 레벨(접지)에서 소스 포텐셜(VDD) 보다 낮은 셀 트렌지스터 문턱값 전압(Vt)으로 변화한다. 프로그램된 셀들은 열에 접속된 감지 증폭기에 의해 검출될 프로그램되지 않은 셀들에 비해 높은 Vt를 가진다.
도 6(a)은 본 발명의 특성을 포함하는 OTP 메모리 셀(600)의 제 2 실시예의 프로그래밍을 도시한 개략적인 도면이다. 도 6(a)에 도시된 바와 같이, OTP 메모리 셀(600)은 소스(Vsstress) 및 게이트(Vgstress)에 스트레스 전압 레벨을 인가하여 포화 전류에 대해 변화를 유도하는 핫 캐리어를 이용하여 제조하는 동안 프로그램된다. 트랜지스터 특성의 핫 캐리어에 의한 열화는 소스 부근에 옥사이드 손상 영역(트랩)(610)을 생성하며 이것은 채널 이동성을 열화시켜, 디바이스 포화 전류의 감소를 발생시킨다.
도 6(b)은 도 6(a)의 OTP 메모리 셀(600)의 판독을 도시한 개략적인 도면이다. 만약 도 6(a) 및 6b의 OTP 메모리 셀(600)과 같이 셀 포화 전류의 변화를 유도함으로써 셀이 프로그램되었다면, 셀 소스 단자는 접지에 남아있을 것이다. 선택된 행(게이트 단자)은 포지티브 포텐셜(VDD)로 상승되고 전류는 사전 충전된 높은 (VDD) 열로부터 획득될 것이다. 열 전압은 접지를 향해 감소한다. 감소 속도는 열 전기 용량 및 셀 포화 전류에 따라 다르다. 따라서, 능동 프로그램된 셀에 관련된 열들은 프로그램되지 않은 셀들에 관련된 열에 비해 감소 속도가 낮을 것이다. 열에 접 속되는 감지 증폭기들은 프로그램된 열의 전압 감소 속도와 프로그램되지 않은 열의 전압 감소 속도를 구별한다.
본 발명의 다른 변형에서, 핫 캐리어로 프로그램 가능한 트랜지스터 셀들은 이들 구조를 포화 전류 및/또는 문턱값 전압에 있어서 보다 뚜렷한 변화를 갖거나, 또는 보다 낮은 프로그래밍 전압이나 프로그래밍 전압을 짧게 인가하는 동안에도 이와 같은 변화를 발생시킬 수 있도록 설계함으로써 개선될 수 있다. 핫 캐리어 효과를 대비한 최적의 트랜지스터 설계는 당업계에 잘 알려져 있다(예로서, 날카로운 드레인 접합 프로파일 및 비 LDD(lightly doped drains)). 프로그램하는 동안 스트레스 전압을 수용하는 접합부는 포화 전류 및/또는 문턱값 전압에 있어서 보다 뚜렷한 변화를 갖도록 설계될 수 있다. 다른 접합부는 변화를 유도하는 핫 캐리어로부터 상대적으로 영향을 받지 않도록 설계된 일반적인 논리 트랜지스터 접합으로 남아있을 수 있다.
본 명세서에 도시 및 기술된 실시예들 및 변화들은 본 발명의 원리를 설명하기 위한 것이며 본 발명의 범위 및 사상으로부터 벗어나지 않는 범위 내에서 당 업자에 의해 다양한 변화가 구현될 수 있을 것이라는 것을 이해할 것이다. 예로서, 본 발명의 OTP 메모리 셀은 소수의 OTP 비트만을 요구하는 응용 기기에서는 비-어레이 저장 소자로 사용될 수도 있다. 본 발명의 OTP 메모리 셀은 또한 하나의 셀 당 둘 이상의 비트를 저장하는 멀티-레벨 플래쉬 또는 비-휘발성의 셀로 구현될 수도 있다. 본 발명의 OTP 메모리 셀은, SRAM(static random access memories) 및 DRAM(dynamic random access memories)의 교정과, 웨이퍼, 칩, 아날로그 회로 트리 밍(trimming), 전자 퓨즈, 프로그램 가능한 필드 논리 디바이스 및 암호화된 매크로(macro) 또는 시스템의 분류 및 특성 코딩과 같은, 높거나 낮은 밀도의 응용 기기에서 사용될 수 있는 낮은 비용의 변형된 OTP 소자를 제공한다.
Claims (31)
1회만 기입이 가능한 메모리를 프로그램하는 방법에 있어서,
트랜지스터의 어레이를 획득하는 단계와,
상기 트랜지스터 중 적어도 하나의 특성을 변경하는 핫 캐리어 트랜지스터 노화 기술을 이용하여 상기 트랜지스터 중 적어도 하나를 프로그램하는 단계를 포함하는
방법.
제 1 항에 있어서,
상기 프로그램하는 단계는 핫 캐리어 트랜지스터 노화를 발생시키도록 상기 트랜지스터 중 적어도 하나에 스트레스 전압(stressful voltage)을 인가하는 단계를 더 포함하는
방법.
제 1 항에 있어서,
상기 변경된 특성은 상기 트랜지스터 중 적어도 하나의 문턱값 전압의 변화인
방법.
제 3 항에 있어서,
상기 프로그램하는 단계는 상기 트랜지스터 중 적어도 하나의 상기 문턱값 전압의 변화를 발생시키도록 상기 트랜지스터 중 적어도 하나의 드레인과 게이트에 스트레스 전압을 인가하는 단계를 더 포함하는
방법.
제 3 항에 있어서,
상기 트랜지스터 중 적어도 하나의 상기 문턱값 전압의 변화를 감지함으로써 상기 프로그램된 트랜지스터 중 적어도 하나를 검출하는 단계를 더 포함하는
방법.
제 5 항에 있어서,
상기 검출 단계는 상기 각각의 트랜지스터 어레이에서의 소스 단자를 포지티브 포텐셜(positive potential)로 상승시키는 단계와, 선택된 행을 따라 배열된 모든 트랜지스터들에 대해 게이트 단자를 포지티브 포텐셜로 상승시키는 단계와, 드 레인 전압이 사전 충전된 전압 레벨로부터 상기 포지티브 게이트 단자 포텐셜 아래의 셀 트랜지스터 문턱값 전압으로 변화했는지 여부를 검출하는 단계를 더 포함하는
방법.
제 1 항에 있어서,
상기 변경된 특성은 상기 트랜지스터 중 적어도 하나의 포화 전류의 변화인
방법.
제 7 항에 있어서,
상기 프로그램하는 단계는 상기 트랜지스터 중 적어도 하나의 상기 포화 전류의 변화를 발생시키도록 상기 트랜지스터 중 적어도 하나의 소스와 게이트에 스트레스 전압을 인가하는 단계를 더 포함하는
방법.
제 7 항에 있어서,
상기 트랜지스터 중 적어도 하나의 상기 포화 전류의 변화를 감지함으로써 상기 프로그램된 트랜지스터 중 적어도 하나를 검출하는 단계를 더 포함하는
방법.
제 7 항에 있어서,
상기 검출 단계는 상기 트랜지스터 어레이의 열 중 적어도 하나에서의 전압을 포지티브 포텐셜(positive potential)로 상승시키는 단계와, 선택된 행의 각 트랜지스터의 게이트 단자를 포지티브 포텐셜로 상승시키는 단계와, 상기 트랜지스터 어레이의 열 중 적어도 하나의 전압 감소 속도를 측정하는 단계를 더 포함하는
방법.
1회만 기입이 가능한 메모리에 있어서,
트랜지스터 어레이- 상기 트랜지스터 중 적어도 하나는 상기 트랜지스터 중 적어도 하나의 특성을 변경하는 핫 캐리어 트랜지스터 노화를 이용하여 프로그램됨- 와,
상기 트랜지스터 중 적어도 하나의 상기 변경된 특성을 감지하는 회로를 포함하는
1회만 기입이 가능한 메모리.
제 11 항에 있어서,
상기 트랜지스터 중 적어도 하나는 핫 캐리어 트랜지스터 노화를 발생시키도록 상기 트랜지스터 중 적어도 하나에 스트레스 전압을 인가함으로써 프로그램되는
1회만 기입이 가능한 메모리.
제 11 항에 있어서,
상기 변경된 특성은 상기 트랜지스터 중 적어도 하나의 문턱값 전압의 변화인
1회만 기입이 가능한 메모리.
제 13 항에 있어서,
상기 트랜지스터 중 적어도 하나는 상기 트랜지스터 중 적어도 하나의 상기 문턱값 전압의 변화를 발생시키도록 상기 트랜지스터 중 적어도 하나의 드레인과 게이트에 스트레스 전압을 인가함으로써 프로그램되는
1회만 기입이 가능한 메모리.
제 13 항에 있어서,
상기 회로는 상기 트랜지스터 중 적어도 하나의 문턱값 전압의 변화를 감지하는
1회만 기입이 가능한 메모리.
제 15 항에 있어서,
상기 회로는 상기 각각의 트랜지스터 어레이에서의 소스 단자를 포지티브 포텐셜로 상승시키고, 선택된 행을 따라 배열된 모든 트랜지스터들에 대해 게이트 단자를 포지티브 포텐셜로 상승시키며, 드레인 전압이 사전 충전된 전압 레벨로부터 상기 포지티브 게이트 단자 포텐셜 아래의 셀 트랜지스터 문턱값 전압으로 변화했는지 여부를 검출하는
1회만 기입이 가능한 메모리.
제 11 항에 있어서,
상기 변경된 특성은 상기 트랜지스터 중 적어도 하나의 포화 전류의 변화인
1회만 기입이 가능한 메모리.
제 17 항에 있어서,
상기 트랜지스터 중 적어도 하나는 상기 트랜지스터 중 적어도 하나의 포화 전류의 변화를 발생시키도록 상기 트랜지스터 중 적어도 하나의 소스와 게이트에 스트레스 전압을 인가함으로써 프로그램되는
1회만 기입이 가능한 메모리.
제 17 항에 있어서,
상기 회로는 상기 트랜지스터 중 적어도 하나의 포화 전류의 변화를 감지하는
1회만 기입이 가능한 메모리.
제 17 항에 있어서,
상기 회로는 상기 트랜지스터 어레이의 열 중 적어도 하나에서의 전압을 포지티브 포텐셜로 상승시키고, 선택된 행의 각 트랜지스터의 게이트 단자를 포지티브 포텐셜로 상승시키고, 상기 트랜지스터 어레이의 열 중 적어도 하나의 전압 감소 속도를 측정하는
1회만 기입이 가능한 메모리.
1회만 기입이 가능한 메모리 소자에 있어서,
트랜지스터 특성을 변경하는 핫 캐리어 트랜지스터 노화를 이용하여 프로그램된 적어도 하나의 트랜지스터와,
상기 트랜지스터의 상기 변경된 특성을 감지하는 회로를 포함하는
1회만 기입이 가능한 메모리 소자.
제 21 항에 있어서,
상기 변경된 특성은 상기 트랜지스터의 포화 전류에서의 변화인
1회만 기입이 가능한 메모리 소자.
제 21 항에 있어서,
상기 변경된 특성은 상기 트랜지스터의 문턱값 전압에서의 변화인
1회만 기입이 가능한 메모리 소자.
메모리 셀(memory cell)에 있어서,
상기 메모리 셀은 오직 하나의 트랜지스터를 포함하되,
상기 트랜지스터는 소스 영역과, 드레인 영역과, 채널 영역과, 하나의 실리콘-다이옥사이드 게이트 절연층 및 하나의 게이트 전극 층을 포함하는
메모리 셀.
제 24 항에 있어서,
상기 메모리 소자는 상기 트랜지스터의 특성을 변경하는 핫 캐리어 트랜지스터 노화 기술을 사용하여 프로그램되는 1회만 기입이 가능한 메모리 소자인
메모리 셀.
제 24 항에 있어서,
행과 열의 어레이로 배열된 복수의 상기 메모리 셀들을 더 포함하는
메모리 셀.
집적 회로에 있어서,
1회만 기입이 가능한 메모리를 포함하되,
상기 메모리는 트랜지스터 어레이- 상기 트랜지스터 어레이에는 상기 트랜지스터 중 적어도 하나는 상기 트랜지스터 중 적어도 하나의 특성을 변경하는 핫 캐 리어 트랜지스터를 이용하여 프로그램됨- 와,
상기 트랜지스터 중 적어도 하나의 변경된 특성을 감지하는 회로를 포함하는
집적 회로.
제 27 항에 있어서,
상기 트랜지스터 중 적어도 하나는 상기 핫 캐리어 트랜지스터 노화를 발생시키도록 상기 트랜지스터 중 적어도 하나에 스트레스 전압을 인가함으로써 프로그램되는
집적 회로.
제 27 항에 있어서,
상기 변경된 특성은 상기 트랜지스터 중 적어도 하나의 문턱값 전압의 변화인
집적 회로.
제 27 항에 있어서,
상기 회로는 상기 트랜지스터 중 적어도 하나의 상기 문턱값 전압에서의 변 화를 감지하는
집적 회로.
제 27 항에 있어서,
상기 변경된 특성은 상기 트랜지스터 중 적어도 하나의 포화 전류에서의 변화인
집적 회로.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/US2004/001772 WO2005081258A1 (en) | 2004-01-23 | 2004-01-23 | Method and apparatus for hot carrier programmed one time programmable (otp) memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070003870A true KR20070003870A (ko) | 2007-01-05 |
| KR101084467B1 KR101084467B1 (ko) | 2011-11-21 |
Family
ID=34887932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020067016948A KR101084467B1 (ko) | 2004-01-23 | 2004-01-23 | 1회 프로그램 가능한 메모리를 프로그램하는 방법, 메모리, 메모리 소자 및 집적 회로 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7764541B2 (ko) |
| EP (1) | EP1709646B1 (ko) |
| JP (1) | JP5073292B2 (ko) |
| KR (1) | KR101084467B1 (ko) |
| DE (1) | DE602004014412D1 (ko) |
| WO (1) | WO2005081258A1 (ko) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2075798A1 (en) * | 2007-12-25 | 2009-07-01 | TPO Displays Corp. | Storage data unit using hot carrier stressing |
| US20100308415A1 (en) * | 2009-06-05 | 2010-12-09 | Cambridge Silicon Radio Ltd. | Analogue thin-oxide mosfet |
| US20110156157A1 (en) * | 2009-06-05 | 2011-06-30 | Cambridge Silicon Radio Ltd. | One-time programmable charge-trapping non-volatile memory device |
| JP2012059996A (ja) * | 2010-09-10 | 2012-03-22 | Elpida Memory Inc | 半導体装置の製造方法 |
| US8530283B2 (en) | 2011-09-14 | 2013-09-10 | Semiconductor Components Industries, Llc | Process for forming an electronic device including a nonvolatile memory structure having an antifuse component |
| US8741697B2 (en) | 2011-09-14 | 2014-06-03 | Semiconductor Components Industries, Llc | Electronic device including a nonvolatile memory structure having an antifuse component and a process of forming the same |
| US8724364B2 (en) | 2011-09-14 | 2014-05-13 | Semiconductor Components Industries, Llc | Electronic device including a nonvolatile memory structure having an antifuse component and a process of using the same |
| JP2015142175A (ja) | 2014-01-27 | 2015-08-03 | 株式会社東芝 | プログラマブル論理回路および不揮発性ｆｐｇａ |
| JP2015230919A (ja) | 2014-06-03 | 2015-12-21 | 株式会社東芝 | 不揮発性メモリ、この不揮発性メモリを用いた不揮発性プログラマブルロジックスイッチおよび不揮発性プログラマブルロジック回路 |
| TW201606779A (zh) * | 2014-08-05 | 2016-02-16 | 創傑科技股份有限公司 | 電子裝置及其電子熔絲 |
| US10290352B2 (en) * | 2015-02-27 | 2019-05-14 | Qualcomm Incorporated | System, apparatus, and method of programming a one-time programmable memory circuit having dual programming regions |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229600A (ja) | 1986-03-31 | 1987-10-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US5257225A (en) * | 1992-03-12 | 1993-10-26 | Micron Technology, Inc. | Method for programming programmable devices by utilizing single or multiple pulses varying in pulse width and amplitude |
| US5694356A (en) * | 1994-11-02 | 1997-12-02 | Invoice Technology, Inc. | High resolution analog storage EPROM and flash EPROM |
| US6127700A (en) * | 1995-09-12 | 2000-10-03 | National Semiconductor Corporation | Field-effect transistor having local threshold-adjust doping |
| FR2770019B1 (fr) * | 1997-10-20 | 2000-01-28 | Sgs Thomson Microelectronics | Point memoire mos |
| JP4316028B2 (ja) | 1998-07-29 | 2009-08-19 | Ｏｋｉセミコンダクタ宮城株式会社 | 半導体記憶装置、その製造方法及びそのデータ書き込み方法 |
| US6521958B1 (en) * | 1999-08-26 | 2003-02-18 | Micron Technology, Inc. | MOSFET technology for programmable address decode and correction |
| JP4697993B2 (ja) | 1999-11-25 | 2011-06-08 | スパンション エルエルシー | 不揮発性半導体メモリ装置の制御方法 |
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| US6512700B1 (en) * | 2001-09-20 | 2003-01-28 | Agere Systems Inc. | Non-volatile memory cell having channel initiated secondary electron injection programming mechanism |
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| JP4787500B2 (ja) * | 2002-12-12 | 2011-10-05 | エヌエックスピー ビー ヴィ | ワンタイム・プログラマブル・メモリ・デバイス |
| US6920067B2 (en) * | 2002-12-25 | 2005-07-19 | Ememory Technology Inc. | Integrated circuit embedded with single-poly non-volatile memory |
| US7046549B2 (en) * | 2003-12-31 | 2006-05-16 | Solid State System Co., Ltd. | Nonvolatile memory structure |
-
2004
- 2004-01-23 US US10/586,176 patent/US7764541B2/en not_active Expired - Fee Related
- 2004-01-23 WO PCT/US2004/001772 patent/WO2005081258A1/en active Application Filing
- 2004-01-23 JP JP2006551018A patent/JP5073292B2/ja not_active Expired - Fee Related
- 2004-01-23 EP EP04704827A patent/EP1709646B1/en not_active Expired - Lifetime
- 2004-01-23 KR KR1020067016948A patent/KR101084467B1/ko active IP Right Grant
- 2004-01-23 DE DE602004014412T patent/DE602004014412D1/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP1709646B1 (en) | 2008-06-11 |
| JP2007522655A (ja) | 2007-08-09 |
| EP1709646A1 (en) | 2006-10-11 |
| JP5073292B2 (ja) | 2012-11-14 |
| US7764541B2 (en) | 2010-07-27 |
| KR101084467B1 (ko) | 2011-11-21 |
| US20070274126A1 (en) | 2007-11-29 |
| WO2005081258A1 (en) | 2005-09-01 |
| DE602004014412D1 (de) | 2008-07-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| FPAY | Annual fee payment |
Payment date: 20141023 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20181031 Year of fee payment: 8 |