JP2007522655A - ホット・キャリアでプログラムされるワン・タイム・プログラマブル（ｏｔｐ）メモリのための方法および装置 - Google Patents

Abstract

ホット・キャリア誘導劣化を使用して１つまたは複数のトランジスタ特性を変更してプログラムされるワン・タイム・プログラマブル・メモリ・デバイスが開示されている。ワン・タイム・プログラマブル・メモリ・デバイスは、トランジスタのアレイから構成される。このアレイ中のトランジスタは、これらのトランジスタの飽和電流、しきい値電圧またはこれらの両方に対する変化など１つまたは複数のトランジスタ特性のホット・キャリアにより引き起こされる変化を使用して選択的にプログラムされる。これらのトランジスタ特性に対する変更は、知られているホット・キャリア・トランジスタ・エージング原理と同様にして達成される。これらの開示されたワン・タイム・プログラマブル・メモリ・デバイスは、小型であり、低電圧および小電流でプログラム可能である。

Description

本発明は、一般に電子メモリ・デバイスを含む集積回路に関し、より詳細にはワン・タイム・プログラマブル（ＯＴＰ）メモリに関する。

ワン・タイム・プログラマブル（ＯＴＰ）メモリをしばしば使用して、プログラム・コードおよび他の情報を記憶することがある。他の利点のうちでもとりわけ、ＯＴＰメモリの一度限りという性質により、権限を認められたプログラム・コードが権限の認められていないプログラム・コードを用いて修正され、または上書きされてしまうことがなくなる。ＯＴＰメモリは、例えばヒュージブル・リンク・メモリ技術、アンチヒューズ・メモリ技術、またはフローティング・ゲート不揮発性メモリ技術を使用して実施することができる。ヒュージブル・リンクは、「とばされる」、すなわちこれらに高電流を流すことにより、高抵抗を有するようにされる金属配線または多結晶シリコン配線である。その結果、ヒュージブル・リンクは、ある程度の量の金属配線または多結晶シリコン配線の物理的破壊を示すことになる。ヒュージブル・リンクは、比較的大きく、またプログラムするために比較的大きな電流を必要とする。アンチヒューズは、高電圧を印加することによる金属酸化膜半導体（ＭＯＳ）キャパシタ・ゲート酸化膜誘電体の部分的な物理破壊または劣化を用いたものである。より低抵抗の導電経路が、このキャパシタの酸化膜誘電体を介した電極間に形成される。アンチヒューズ技術は、プログラムするために比較的高い電圧を必要とし、相補形金属酸化膜半導体（ＣＭＯＳ）技術と共にうまくはスケーリングされない。現在のＣＭＯＳ技術に関連するより薄いＭＯＳゲート酸化膜では、信頼性があるようには一貫してプログラムされない。

フローティング・ゲート不揮発性メモリは、ＦＥＴ（ｆｉｅｌｄ−ｅｆｆｅｃｔ−ｔｒａｎｓｉｓｔｏｒ電界効果トランジスタ）の絶縁化され、または接続されていない（浮遊した）ゲート上への電荷の注入を必要とする。このゲート上への電荷の蓄積は、このトランジスタのしきい値電圧を変化させ、このしきい値電圧については、読取り動作中に感知することができる。フローティング・ゲート不揮発性メモリは、「フラッシュ」不揮発性メモリのために使用される。フローティング・ゲート不揮発性メモリは、プログラムするのに比較的高い電圧を、また時には比較的大きな電流も必要とする。さらに、フローティング・ゲート不揮発性メモリは、通常は追加の特殊なＣＭＯＳ処理を必要とし、それによって製造コストが増大してしまう。
したがって、サイズが小さく、低電圧および小電流でプログラムすることができる改善されたＯＴＰメモリが必要になっている。

一般に、ホット・キャリアにより引き起こされる劣化を使用して、１つまたは複数のトランジスタ特性を変更してプログラムされるワン・タイム・プログラマブル・メモリ・デバイスが開示されている。ワン・タイム・プログラマブル・メモリ・デバイスは、トランジスタのアレイから構成されている。このアレイ中のトランジスタは、このトランジスタの飽和電流、しきい値電圧、またはその両方に対する変化など、１つまたは複数のトランジスタ特性のホット・キャリアにより引き起こされる変化を使用して選択的にプログラムされる。このトランジスタ特性に対する変化は、知られているホット・キャリア・トランジスタのエージング原理と同様にして達成される。本発明では、かかる特性変更をＯＴＰメモリ・デバイス中のメモリ・セルに対して選択的に適用して、所望の方法でこのＯＴＰメモリ・デバイスをプログラムすることができることが確認されている。

本発明は、低電圧および小電流でプログラムすることができる小型で低コストのＯＴＰメモリを提供する。本発明のＯＴＰメモリは、たとえあるにしても追加の処理ステップがほとんどなく、またたとえあるにしても製造コストを最小限にしか増大させない通常のＣＭＯＳ処理技法を用いて製造することができる。本発明のＯＴＰメモリは、将来のＣＭＯＳ技術と共にスケーリング可能である。
本発明、ならびに本発明のさらなる特徴および利点のより完全な理解については、以降の詳細な説明および図面を参照することによって得られよう。

図１は、従来の２行かける２列のメモリ・セル１１０−１、１乃至１１０−ｉ、ｊのヒュージブル・リンクまたはアンチヒューズのＯＴＰメモリ・アレイ１００を示すものである。これらのメモリ・セル１１０−１、１乃至１１０−ｉ、ｊは、全体が複数の（または直列の）行および列を有する格子パターンに一般に配列されたヒュージブル素子と直列なＦＥＴトランジスタから構成される。図１に示すように、例示のＯＴＰアレイ１００は、複数ｉの行（ｉ＝２）および複数ｊの列（ｊ＝２）を含んでいる。各列には、多くの場合に「プリチャージ電圧レベル」と呼ばれる第１の所定の電圧レベルの電力が供給され、各行には第２の所定の電圧レベルの電力が供給される。これらの第１および第２の所定の電圧レベルは、一般的にこの選択された実施形態に依存する。

図１に示すように、ＯＴＰアレイ１００の各トランジスタ１１０のゲートは、これらの一連の行のうちの特定の行に接続される。各トランジスタのソースは、一般にこのヒューズ素子を介してアースにプログラム可能に接続され、各トランジスタのドレインは、これらの一連の列のうちの特定の列へと接続される。このヒューズ素子は、ヒュージブル・リンクまたはアンチヒューズとされてもよい。ヒュージブル・リンクは、十分な大きさと存続期間のリンクを介して電流を流すことによってプログラムして、このリンクの電気特性を低抵抗から高抵抗へと変化させる。アンチヒューズは、このアンチヒューズの両端に十分な大きさの電圧を印加することによってプログラムして、その電気特性を高抵抗から低抵抗へと変化させる。このヒュージブル・リンクまたはアンチヒューズについてのプログラミング電流またはプログラミング電圧は、この例示されたセル・トランジスタ、または図には示していない追加のトランジスタを介して経路指定することができる。

図２は、例えば集積回路の一部分を含むことができる２行かける２列のメモリ・セル２１０−１、１乃至２１０−ｉ、ｊのＯＴＰメモリ・アレイ２００を示している。これらのメモリ・セル２１０−１、１乃至２１０−ｉ、ｊは、全体が複数の（または直列の）行および列を有する格子パターンに一般に配列されたＦＥＴトランジスタから構成される。図３は、図２の各メモリ・セル２１０内のＦＥＴトランジスタの様々な端子を示す概略図である。図２に示すように、例示のＯＴＰアレイ２００は、複数ｉの行（ｉ＝２）、および複数ｊの列（ｊ＝２）を含んでいる。各列には、多くの場合に「プリチャージ電圧レベル」と呼ばれる第１の所定の電圧レベルの電力が供給され、各行には、第２の所定の電圧レベルの電力が供給される。これらの第１および第２の所定の電圧レベルについての電圧は、一般的にその選択された実施形態に依存する。

図２に示すように、ＯＴＰアレイ２００の各トランジスタ２１０のゲートは、これらの一連の行のうちの特定の行に接続される。各トランジスタのソースは、一般にアースに接続され、各トランジスタのドレインは、これらの一連の列のうちの特定の列に接続される。本発明によれば、ＯＴＰアレイ２００は、トランジスタ特性（飽和電流、しきい値またはこれらの両方）のホット・キャリアによって引き起こされた変化を使用してプログラムされる。

ホット・キャリア・エージング
ホット・キャリア・エージングとは、このデバイスのドレイン端におけるこのゲート酸化膜へのキャリアの注入によって引き起こされる長い時間にわたってのトランジスタ特性の劣化のことである。この酸化膜へのキャリア注入は、このドレイン近くにおける酸化膜損傷、およびトラップの生成またはトラップへの注入を引き起こす。その結果、このチャネル移動度は悪化し、デバイス飽和電流の減少がもたらされる。さらに、このチャネル領域のドレイン端においてこのデバイスしきい値の局所的な増大が引き起こされる。ホット・キャリア・トランジスタ劣化が加速され、その結果、このトランジスタ劣化が、デバイスの最適化により、あるいはそれほど高くはないドレイン電圧およびゲート電圧の（またはこれら両方の）印加により比較的短時間に引き起こされる可能性がある。

本発明では、前述のトランジスタ特性の劣化を使用して、有利にＯＴＰメモリをプログラムすることができることを確認している。図２のＦＥＴトランジスタ２１０は、このＦＥＴトランジスタの適切な端子に「ストレスの多い」電圧レベルを印加して、ホット・キャリア・トランジスタ劣化を引き起こすことにより、選択的に「プログラム」することができる。これらのストレスの多い電圧レベルは、通常の論理電圧レベル（Ｖ_ＤＤ）またはそれよりわずかに高い電圧レベルとすることができる。本発明によって必要とされるストレスの多い電圧レベルは、他の提案されるＯＴＰメモリによって必要とされる電圧レベルほどは高くなく、また通常の論理トランジスタまたは入出力トランジスタと、通常の回路設計技法とを使用して簡単に実現することができる。

ＯＴＰメモリ・アレイ２００中のトランジスタ２１０を選択的にプログラムした後に、プログラムされたトランジスタ２１０は、かなり低い飽和電流、またはプログラミング中にストレス電圧が印加された場所に近いこのチャネルの端部におけるより低いしきい値電圧、あるいはこれらの両方を有することになる。したがって、プログラムされたセルは、このより低い飽和電流を感知するか、またはこのより低いしきい値電圧を感知することによって読取り動作中に検出することができる。

図４は、ＯＴＰメモリ・セルのために使用されるトランジスタと同様な典型的なＭＯＳ ＦＥＴトランジスタ４００の断面図である。ＭＯＳ ＦＥＴトランジスタ４００の基本構造および機能については、よく知られている。ＭＯＳ ＦＥＴトランジスタ４００は、シリコン基板４３０上に形成される。ソース４５０およびドレイン４４０が、比較的高い濃度の不純物注入によって形成される。ゲート絶縁膜４６０、一般的には二酸化ケイ素が、チャネル領域４８０上に形成される。ゲート電極４７０，一般的には多結晶シリコンが、このゲート絶縁膜上に形成される。

よく知られているように、２つの一般的な形のＭＯＳ ＦＥＴトランジスタ、すなわちｎ−チャネル形およびｐ−チャネル形のトランジスタが存在する。Ｎ−チャネル・トランジスタが、本明細書中においては本発明の例証の目的のために使用される。ｐ−チャネル・トランジスタも本発明のために使用することができることを理解されたい。よく知られているように、ｎ−チャネル・トランジスタは、ｐ形基板上、または代わりにｐ−ウェル上に構成され、ソース４５０およびドレイン４４０についてはｎ−形不純物の注入物を有する。

図５Ａは、本発明の機能を組み込んでいるＯＴＰメモリ・セル５００の第１の実施形態のプログラミングステップを示す概略図である。ＯＴＰメモリ・セル５００は、例えばＭＯＳ ＦＥＴトランジスタとして実施することができる。図５Ａに示すように、ＯＴＰメモリ・セル５００は、「ストレスの多い」電圧レベルをこのドレイン（Ｖｄ_{ｓｔｒｅｓｓ}）およびゲート（Ｖｇ_{ｓｔｒｅｓｓ}）に印加することによりこのしきい値電圧に対するホット・キャリア誘導変化を使用してプログラムされる。このトランジスタ特性のホット・キャリア劣化は、このチャネル領域のドレイン端においてこのデバイスしきい値の局所的増大を引き起こす、このドレイン近くの酸化膜損傷区域５１０（トラップ）を生成する。

図５Ｂは、図５ＡのＯＴＰメモリ・セル５００の読取りステップを示す概略図である。ＯＴＰメモリ・セル５００を読み取るときには、これらのトランジスタ電流がプログラミング中の電流と逆方向になっているときに、より低い飽和電流およびしきい値電圧が最も明らかになる。例示の目的でこのドレインがプログラム動作（図５Ａ）中に正である端子として定義される場合には、次いでこのソースは、読取り動作（図５Ｂ）中に正の端子となる。読取り動作中には、より高いしきい値のチャネル領域がこのアースされたドレインの近くにあり、その結果、そのより高いしきい値は、この正にバイアスされたソース接合の空間電荷領域によって隠されないことになる。

読取り動作中には、異なるセンシング技法およびセンシング回路を使用して、どのトランジスタ特性が使用されるかに応じてプログラムされたセルをプログラムされていないセルから識別するはずである。セルが図５Ａおよび図５ＢのＯＴＰメモリ・セル５００などにおけるこのセルのしきい値電圧における変化を引き起こすことによってプログラムされている場合には、次いでセル５００は、（ｉ）すべてのセルについてのソース端子を正の電位（Ｖ_ＤＤ）まで引き上げ、（ｉｉ）この選択された行に沿ったすべてのセルについてのゲート接続を正の電位（Ｖ_ＤＤ）まで引き上げることによって読み取られる。次いで、この列（ドレイン）電圧は、そのプリチャージ電圧レベル（アース）からこのソース電位（Ｖ_ＤＤ）より低いセル・トランジスタしきい値電圧（Ｖｔ）まで変化するはずである。これらのプログラムされたセルは、これらのプログラムされていないセルよりも高いＶｔを有するはずであり、これについては、この列に接続されたセンス増幅器によって検出されるはずである。

図６Ａは、本発明の機能を組み込んだＯＴＰメモリ・セル６００の第２の実施形態のプログラミングステップを示す概略図である。図６Ａに示すように、ＯＴＰメモリ・セル６００は、「ストレスの多い」電圧レベルをこのソース（Ｖｓ_{ｓｔｒｅｓｓ}）およびゲート（Ｖｇ_{ｓｔｒｅｓｓ}）に印加することにより、その飽和電流に対するホット・キャリア誘導変化を使用して製造中にプログラムされる。このトランジスタ特性のホット・キャリア劣化は、このソースの近くに酸化膜損傷区域６１０（トラップ）を生成し、この区域はこのチャネル移動度を劣化させ、デバイス飽和電流の減少を引き起こしている。

図６Ｂは、図６ＡのＯＴＰメモリ・セル６００の読取りステップを示す概略図である。セルが、図６Ａおよび６ＢのＯＴＰメモリ・セル４００などにおけるこのセル飽和電流における変化を誘導することによってプログラムされている場合には、次いでこのセル・ソース端子は、アース電位に留まるはずである。この選択された行（ゲート端子）は、正の電位（Ｖ_ＤＤ）まで引き上げられるはずであり、電流は、このプリチャージされた高い（Ｖ_ＤＤ）列から引き出されるはずである。この列電圧はアースに向かって減衰するはずである。この減衰率は、列キャパシタンスとセル飽和電流とに依存するはずである。したがって、アクティブなプログラムされたセルに関連する列は、プログラムされていないセルに関連する列よりもゆっくりした割合で減衰するはずである。これらの列に接続されたセンス増幅器は、このプログラムされた列電圧の減衰率とプログラムされていない列電圧の減衰率の間を識別するはずである。

本発明のさらなる変形例においては、ホット・キャリア・プログラマブル・トランジスタ・セルは、これらの構造を調整することによって機能を拡張して飽和電流および／またはしきい値電圧における変化をより顕著なものにし、あるいはこれらの変化がさらに低いプログラミング電圧でまたはさらに短いプログラミング電圧の印加中に引き起こされるようにすることができる。ホット・キャリア効果についての最適なトランジスタ設計については、当技術分野においてよく知られている（例えば、急激なドレイン接合プロファイルおよび非ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ低濃度ドープしたドレイン））。プログラミング中にこのストレス電圧を受ける接合については、飽和電流および／またはしきい値電圧における、より顕著な変化がもたらされるように調整することが可能である。他の接合は、普通の論理トランジスタ接合と同じままにすることが可能であり、これについては、ホット・キャリア誘導変化の影響を比較的受けないように設計される。

本明細書中に示され説明されるこれらの実施形態および変形形態は、単に本発明の原理の例示的なものにすぎず、また本発明の範囲および趣旨を逸脱することなく様々な変更形態を当業者が実施することが可能であることを理解されたい。例えば、本発明のこれらのＯＴＰメモリ・セルは、数個のＯＴＰビットしか必要としない用途についてのアレイ化されていないストレージ素子として使用することもできる。本発明のこれらＯＴＰメモリ・セルは、セル当たりに２ビット以上を記憶する多レベルのフラッシュ・セルまたは不揮発性セルとして実施することも可能である。本発明のこれらＯＴＰメモリ・セルは、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙスタティック・ランダム・アクセス・メモリ）およびＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ ｍｅｍｏｒｙダイナミック・ランダム・アクセス・メモリ）の修復、ウェーハおよびチップの識別コーディングおよび特性付けコーディング、アナログ回路トリミング、電子ヒューズ、フィールド・プログラマブル・ロジック・デバイス、ならびに暗号符号化されたマクロまたはシステムなど、高密度用途および低密度用途のために使用することができる低コストの代替ＯＴＰ素子を実現する。

従来のヒュージブル・リンクまたはアンチヒューズのＯＴＰメモリ・アレイを示す図である。 本発明の機能を組み込んだＯＴＰメモリ・アレイ示す図である。 図２の各メモリ・セルの様々な端子を示す概略図である。 典型的なＭＯＳ ＦＥＴトランジスタの断面図である。 本発明の機能を組み込んだＯＴＰメモリ・セルの第１の実施形態のプログラミングステップを示す概略図である。 本発明の機能を組み込んだＯＴＰメモリ・セルの第１の実施形態の読取りステップを示す概略図である。 本発明の機能を組み込んだＯＴＰメモリ・セルの第２の実施形態のプログラミングステップを示す概略図である。 本発明の機能を組み込んだＯＴＰメモリ・セルの第２の実施形態の読取りステップを示す概略図である。

Claims (31)

1. ワン・タイム・プログラマブル・メモリをプログラムするための方法であって、
   トランジスタのアレイを取得するステップと、
   ホット・キャリア・トランジスタ・エージング技法を使用して少なくとも１つの前記トランジスタの特性を変更して、前記トランジスタのうちの前記少なくとも１つをプログラムするステップと
   を含む方法。
2. 前記プログラムするステップが、前記トランジスタのうちの前記少なくとも１つにストレスの多い電圧を印加して前記ホット・キャリア・トランジスタ・エージングを引き起こすステップをさらに含む、請求項１に記載の方法。
3. 前記変更された特性が、前記トランジスタのうちの前記少なくとも１つのしきい値電圧における変化である、請求項１に記載の方法。
4. 前記プログラムするステップが、前記トランジスタのうちの前記少なくとも１つのドレインおよびゲートにストレスの多い電圧を印加して、前記トランジスタのうちの前記少なくとも１つの前記しきい値電圧における前記変化を引き起こすステップをさらに含む、請求項３に記載の方法。
5. 前記トランジスタのうちの前記少なくとも１つの前記しきい値電圧における前記変化を感知することにより、前記トランジスタのうちの前記プログラムされた少なくとも１つを検出するステップをさらに含む、請求項３に記載の方法。
6. 前記検出するステップが、前記トランジスタのアレイのうちのそれぞれについてのソース端子を正の電位にまで引き上げるステップと、選択された行に沿ったすべてのトランジスタについてのゲート端子を正の電位にまで引き上げるステップと、ドレイン電圧が、プリチャージ電圧レベルから前記正のゲート端子電位よりも低いおよそセル・トランジスタのしきい値電圧まで変化しているかどうかを検出するステップとをさらに含む、請求項５に記載の方法。
7. 前記変更された特性が、前記トランジスタのうちの前記少なくとも１つの飽和電流における変化である、請求項１に記載の方法。
8. 前記プログラムするステップが、前記トランジスタのうちの前記少なくとも１つのソースおよびゲートにストレスの多い電圧を印加して、前記トランジスタのうちの前記少なくとも１つの前記飽和電流における前記変化を引き起こすステップをさらに含む、請求項７に記載の方法。
9. 前記トランジスタのうちの前記少なくとも１つの前記飽和電流における前記変化を感知することにより、前記トランジスタのうちの前記プログラムされた少なくとも１つを検出するステップをさらに含む、請求項７に記載の方法。
10. 前記検出するステップが、前記トランジスタのアレイ中の少なくとも１つの列上の電圧を正の電位にまで引き上げるステップと、選択された行中の各トランジスタのゲート端子を正の電位にまで引き上げるステップと、前記トランジスタのアレイ中の少なくとも１つの列の電圧減衰率を評価するステップとをさらに含む、請求項７に記載の方法。
11. トランジスタの少なくとも１つが、ホット・キャリア・トランジスタ・エージングを使用して前記トランジスタのうちの前記少なくとも１つの特性を変更してプログラムされるトランジスタのアレイと、
    前記トランジスタの前記少なくとも１つの前記変更された特性を感知するための回路と
    を備えるワン・タイム・プログラマブル・メモリ。
12. 前記トランジスタのうちの前記少なくとも１つが、前記トランジスタのうちの前記少なくとも１つにストレスの多い電圧を印加して前記ホット・キャリア・トランジスタ・エージングを引き起こすことによってプログラムされる、請求項１１に記載のワン・タイム・プログラマブル・メモリ。
13. 前記変更された特性が、前記トランジスタのうちの前記少なくとも１つのしきい値電圧における変化である、請求項１１に記載のワン・タイム・プログラマブル・メモリ。
14. 前記トランジスタのうちの前記少なくとも１つが、前記トランジスタのうちの前記少なくとも１つのドレインおよびゲートにストレスの多い電圧を印加して、前記トランジスタのうちの前記少なくとも１つの前記しきい値電圧における前記変化を引き起こすことによってプログラムされる、請求項１３に記載のワン・タイム・プログラマブル・メモリ。
15. 前記回路が、前記トランジスタのうちの前記少なくとも１つの前記しきい値電圧における前記変化を感知する、請求項１３に記載のワン・タイム・プログラマブル・メモリ。
16. 前記回路が、前記トランジスタのアレイのうちのそれぞれについてのソース端子を正の電位にまで引き上げ、選択された行に沿ったすべてのトランジスタについてのゲート端子を正の電位にまで引き上げ、ドレイン電圧が、プリチャージ電圧レベルから前記正のゲート電位よりも低いおよそセル・トランジスタのしきい値電圧まで変化しているかどうかを検出する、請求項１５に記載のワン・タイム・プログラマブル・メモリ。
17. 前記変更された特性が、前記トランジスタのうちの前記少なくとも１つの飽和電流における変化である、請求項１１に記載のワン・タイム・プログラマブル・メモリ。
18. 前記トランジスタのうちの前記少なくとも１つが、前記トランジスタのうちの前記少なくとも１つのソースおよびゲートにストレスの多い電圧を印加して、前記トランジスタのうちの前記少なくとも１つの前記飽和電流における前記変化を引き起こすことによってプログラムされる、請求項１７に記載のワン・タイム・プログラマブル・メモリ。
19. 前記回路が、前記トランジスタのうちの前記少なくとも１つの前記飽和電流における前記変化を感知する、請求項１７に記載のワン・タイム・プログラマブル・メモリ。
20. 前記回路が、前記トランジスタのアレイ中の少なくとも１つの列上の電圧を正の電位にまで引き上げ、選択された行中の各トランジスタのゲート端子を正の電位にまで引き上げ、前記トランジスタのアレイ中の少なくとも１つの列の電圧減衰率を評価する、請求項１７に記載のワン・タイム・プログラマブル・メモリ。
21. ホット・キャリア・トランジスタ・エージングを使用してトランジスタ特性を変更してプログラムされる少なくとも１つのトランジスタと、
    前記トランジスタの前記変更された特性を感知するための回路と
    を備えるワン・タイム・プログラマブル・メモリ素子。
22. 前記変更された特性が、前記トランジスタの飽和電流における変化である、請求項２１に記載のワン・タイム・プログラマブル・メモリ素子。
23. 前記変更された特性が、前記トランジスタのしきい値電圧における変化である、請求項２１に記載のワン・タイム・プログラマブル・メモリ素子。
24. １つのトランジスタしか備えず、
    前記トランジスタが、
    ソース領域と、
    ドレイン領域と、
    チャネル領域と、
    二酸化ケイ素ゲート絶縁体層と、
    ゲート電極層と
    を備えるメモリ・セル。
25. メモリ素子が、ホット・キャリア・トランジスタ・エージング技法を使用して前記トランジスタの特性を変更してプログラムされるワン・タイム・プログラマブル・メモリ素子である、請求項２４に記載のメモリ・セル。
26. 行および列のアレイに配列された複数の前記メモリ・セルをさらに備える、請求項２４に記載のメモリ・セル。
27. 前記トランジスタのうちの少なくとも１つが、ホット・キャリア・トランジスタ・エージングを使用して前記トランジスタのうちの前記少なくとも１つの特性を変更してプログラムされるトランジスタのアレイと、
    前記トランジスタのうちの前記少なくとも１つの前記変更された特性を感知するための回路と
    を備えるワン・タイム・プログラマブル・メモリを備える集積回路。
28. 前記トランジスタのうちの前記少なくとも１つが、前記トランジスタのうちの前記少なくとも１つにストレスの多い電圧を印加して前記ホット・キャリア・トランジスタ・エージングを引き起こすことによってプログラムされる、請求項２７に記載の集積回路。
29. 前記変更された特性が、前記トランジスタのうちの前記少なくとも１つのしきい値電圧における変化である、請求項２７に記載の集積回路。
30. 前記回路が、前記トランジスタのうちの前記少なくとも１つの前記しきい値電圧における前記変化を感知する、請求項２７に記載の集積回路。
31. 前記変更された特性が、前記トランジスタのうちの前記少なくとも１つの飽和電流における変化である、請求項２７に記載の集積回路。
    

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