JPH10335463A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10335463A JPH10335463A JP9140387A JP14038797A JPH10335463A JP H10335463 A JPH10335463 A JP H10335463A JP 9140387 A JP9140387 A JP 9140387A JP 14038797 A JP14038797 A JP 14038797A JP H10335463 A JPH10335463 A JP H10335463A
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- integrated circuit
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
Abstract
(57)【要約】
【課題】 経年変化に対する出力論理の変化を防止する
ことができる半導体集積回路を提供すること。 【解決手段】 フューズ８と出力端子１０との間に、し
きい値が所定の値よりも高いインバータ回路１０２を設
け、プルアップ・トランジスタ２のゲートレベルをイン
バータ回路１０２により制御する構成とし、仮にフュー
ズ８が接続状態となっても、出力論理が反転することな
く、結果として半導体集積回路の安定化を図る。
ことができる半導体集積回路を提供すること。 【解決手段】 フューズ８と出力端子１０との間に、し
きい値が所定の値よりも高いインバータ回路１０２を設
け、プルアップ・トランジスタ２のゲートレベルをイン
バータ回路１０２により制御する構成とし、仮にフュー
ズ８が接続状態となっても、出力論理が反転することな
く、結果として半導体集積回路の安定化を図る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、出力論理設定に用いることを目的としてフ
ューズ回路を備えて構成される半導体集積回路に関す
る。
関し、特に、出力論理設定に用いることを目的としてフ
ューズ回路を備えて構成される半導体集積回路に関す
る。
【０００２】
【従来の技術】この種の半導体集積回路は、出力論理設
定に用いることを目的としてフューズ回路を備えて構成
されており、例えば、トリミングデータを出力するデコ
ーダの入力側にフューズを設け、このフューズを外部か
ら選択的に溶断して所要のトリミングデータをデコーダ
から得ることを目的とする定電流発生回路等に使用され
る。
定に用いることを目的としてフューズ回路を備えて構成
されており、例えば、トリミングデータを出力するデコ
ーダの入力側にフューズを設け、このフューズを外部か
ら選択的に溶断して所要のトリミングデータをデコーダ
から得ることを目的とする定電流発生回路等に使用され
る。
【０００３】図２は、従来の半導体集積回路内に設けら
れた出力論理設定回路の一例を示す回路図である。
れた出力論理設定回路の一例を示す回路図である。
【０００４】本従来例は図２に示すように、パワーダウ
ン・リセット回路１００と、パワーダウン・リセット回
路１００の出力段に接続された一組のインバータ回路１
０１と、パワーダウン・リセット回路１００と接地電位
ＶCCとの間に接続され、外部の信号操作によって選択的
に導通もしくは切断される溶断可能なフューズ８とから
構成されている。なお、パワーダウン・リセット回路１
００は、ゲート端子がリセット用端子１１に接続された
トランジスタ１，３と、ゲート端子が接地電位ＶCCに接
続されたトランジスタ２とから構成されており、インバ
ータ回路１０１は、ゲート端子がパワーダウン・リセッ
ト回路１００の出力段に接続されたトランジスタ４，５
から構成されている。
ン・リセット回路１００と、パワーダウン・リセット回
路１００の出力段に接続された一組のインバータ回路１
０１と、パワーダウン・リセット回路１００と接地電位
ＶCCとの間に接続され、外部の信号操作によって選択的
に導通もしくは切断される溶断可能なフューズ８とから
構成されている。なお、パワーダウン・リセット回路１
００は、ゲート端子がリセット用端子１１に接続された
トランジスタ１，３と、ゲート端子が接地電位ＶCCに接
続されたトランジスタ２とから構成されており、インバ
ータ回路１０１は、ゲート端子がパワーダウン・リセッ
ト回路１００の出力段に接続されたトランジスタ４，５
から構成されている。
【０００５】上記のように構成された回路において初期
値を変更する場合は、まず、溶断用パッド１２と接地電
圧ＶCC間に破断電圧を印加し、それによりフューズ８を
切断する。
値を変更する場合は、まず、溶断用パッド１２と接地電
圧ＶCC間に破断電圧を印加し、それによりフューズ８を
切断する。
【０００６】次に、ロウ・アクティブ構成のパワーダウ
ン・リセット回路１００を作動させ、それにより、後段
のインバータ回路１０１の入力電位を、ゲートレベルを
接地電圧とするプルアップ・トランジスタ２によって変
化させ、出力論理の設定を行う。
ン・リセット回路１００を作動させ、それにより、後段
のインバータ回路１０１の入力電位を、ゲートレベルを
接地電圧とするプルアップ・トランジスタ２によって変
化させ、出力論理の設定を行う。
【０００７】
【発明が解決しようとする課題】通常、半導体基板上に
製造される出力論理設定回路においては、フィールド酸
化膜上に形成されたポリシリコン層からなり、外部から
の信号操作によって選択的に導通もしくは切断されるこ
とにより出力論理が設定されている。
製造される出力論理設定回路においては、フィールド酸
化膜上に形成されたポリシリコン層からなり、外部から
の信号操作によって選択的に導通もしくは切断されるこ
とにより出力論理が設定されている。
【０００８】しかし、図２に示した出力論理設定回路
を、上述した使用目的において半導体基板上に実現した
場合、切断後のフューズが経年変化により接続状態とな
ると、インバータ回路への入力電位が不安定となり、そ
れにより、出力論理値が期待値に対して反転してしまう
虞れがある。
を、上述した使用目的において半導体基板上に実現した
場合、切断後のフューズが経年変化により接続状態とな
ると、インバータ回路への入力電位が不安定となり、そ
れにより、出力論理値が期待値に対して反転してしまう
虞れがある。
【０００９】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、経年変化に
対する出力論理の変化を防止することができる半導体集
積回路を提供することを目的とする。
する問題点に鑑みてなされたものであって、経年変化に
対する出力論理の変化を防止することができる半導体集
積回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に本発明は、外部からの信号操作によって選択的に導通
もしくは切断される溶断可能なフューズ素子を具備し、
該フューズ素子が導通もしくは切断されることにより出
力論理が設定される半導体集積回路において、前記フュ
ーズ素子と出力端子との間に、しきい値が所定の値より
も高いインバータ回路を有することを特徴とする。
に本発明は、外部からの信号操作によって選択的に導通
もしくは切断される溶断可能なフューズ素子を具備し、
該フューズ素子が導通もしくは切断されることにより出
力論理が設定される半導体集積回路において、前記フュ
ーズ素子と出力端子との間に、しきい値が所定の値より
も高いインバータ回路を有することを特徴とする。
【００１１】また、前記インバータ回路のしきい値は、
前記フューズ素子が接続状態であっても抵抗値が１ｋΩ
以上となるような値であることを特徴とする。
前記フューズ素子が接続状態であっても抵抗値が１ｋΩ
以上となるような値であることを特徴とする。
【００１２】また、前記フューズ素子は、フィールド酸
化膜上に形成されたポリシリコン層からなることを特徴
とする。
化膜上に形成されたポリシリコン層からなることを特徴
とする。
【００１３】（作用）上記のように構成された本発明に
おいては、フューズ素子と出力端子との間に、しきい値
が所定の値よりも高いインバータ回路が設けられてお
り、プルアップ・トランジスタのゲートレベルがそのイ
ンバータ回路により制御されるので、仮にフューズ素子
が接続状態となっても、その抵抗値は数ＫΩのレベルと
なり、出力論理が反転することがなくなり、結果として
半導体集積回路の安定化が図られる。
おいては、フューズ素子と出力端子との間に、しきい値
が所定の値よりも高いインバータ回路が設けられてお
り、プルアップ・トランジスタのゲートレベルがそのイ
ンバータ回路により制御されるので、仮にフューズ素子
が接続状態となっても、その抵抗値は数ＫΩのレベルと
なり、出力論理が反転することがなくなり、結果として
半導体集積回路の安定化が図られる。
【００１４】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１５】図１は、本発明の半導体集積回路内に設け
られた出力論理設定回路の実施の一形態を示す回路図で
ある。
られた出力論理設定回路の実施の一形態を示す回路図で
ある。
【００１６】本形態は図１に示すように、パワーダウン
・リセット回路１００と、しきい値が所定の値よりも高
く設定され、パワーダウン・リセット回路１００の出力
段に接続された一組のインバータ回路１０２と、パワー
ダウン・リセット回路１００及びインバータ回路１０２
の出力段に接続された一組のインバータ回路１０１と、
パワーダウン・リセット回路１００と接地電位ＶCCとの
間に接続され、外部の信号操作によって選択的に導通も
しくは切断される溶断可能なフューズ８とから構成され
ている。なお、パワーダウン・リセット回路１００は、
ゲート端子がリセット用端子１１に接続されたトランジ
スタ１，３と、ゲート端子がインバータ回路１０２の出
力段及びインバータ回路１０１の入力段に接続されたト
ランジスタ２とから構成されており、インバータ回路１
０２は、ゲート端子がパワーダウン・リセット回路１０
０の出力段に接続されたトランジスタ６，７から構成さ
れており、インバータ回路１０１は、ゲート端子がパワ
ーダウン・リセット回路１００内のトランジスタ２のゲ
ート端子及びインバータ回路１０２の出力段に接続され
たトランジスタ４，５から構成されている。また、イン
バータ回路１０２のしきい値においては、フューズ８が
接続状態であってもその抵抗値が数ｋΩのレベルとなる
程度以上のものとする。また、フューズ８は、フィール
ド酸化膜上に形成されたポリシリコン層からなる。
・リセット回路１００と、しきい値が所定の値よりも高
く設定され、パワーダウン・リセット回路１００の出力
段に接続された一組のインバータ回路１０２と、パワー
ダウン・リセット回路１００及びインバータ回路１０２
の出力段に接続された一組のインバータ回路１０１と、
パワーダウン・リセット回路１００と接地電位ＶCCとの
間に接続され、外部の信号操作によって選択的に導通も
しくは切断される溶断可能なフューズ８とから構成され
ている。なお、パワーダウン・リセット回路１００は、
ゲート端子がリセット用端子１１に接続されたトランジ
スタ１，３と、ゲート端子がインバータ回路１０２の出
力段及びインバータ回路１０１の入力段に接続されたト
ランジスタ２とから構成されており、インバータ回路１
０２は、ゲート端子がパワーダウン・リセット回路１０
０の出力段に接続されたトランジスタ６，７から構成さ
れており、インバータ回路１０１は、ゲート端子がパワ
ーダウン・リセット回路１００内のトランジスタ２のゲ
ート端子及びインバータ回路１０２の出力段に接続され
たトランジスタ４，５から構成されている。また、イン
バータ回路１０２のしきい値においては、フューズ８が
接続状態であってもその抵抗値が数ｋΩのレベルとなる
程度以上のものとする。また、フューズ８は、フィール
ド酸化膜上に形成されたポリシリコン層からなる。
【００１７】上記のように構成された回路において初期
値を変更する場合は、まず、溶断用パッド１２と接地電
圧ＶCC間に破断電圧を印加し、それによりフューズ８を
切断する。
値を変更する場合は、まず、溶断用パッド１２と接地電
圧ＶCC間に破断電圧を印加し、それによりフューズ８を
切断する。
【００１８】次に、ロウ・アクティブ構成のパワーダウ
ン・リセット回路１００を作動させ、それにより、後段
のインバータ回路１０２の入力電位を、インバータ回路
１０２の出力をゲートレベルとするプルアップ・トラン
ジスタ２によって変化させると同時に、次段のインバー
タ回路１０１を制御し、出力論理の設定を行う。
ン・リセット回路１００を作動させ、それにより、後段
のインバータ回路１０２の入力電位を、インバータ回路
１０２の出力をゲートレベルとするプルアップ・トラン
ジスタ２によって変化させると同時に、次段のインバー
タ回路１０１を制御し、出力論理の設定を行う。
【００１９】
【発明の効果】以上説明したように本発明においては、
フューズ素子と出力端子との間に、しきい値が所定の値
よりも高いインバータ回路を設け、プルアップ・トラン
ジスタのゲートレベルをそのインバータ回路により制御
する構成としたため、仮にフューズ素子が接続状態とな
っても、その抵抗値は数ＫΩのレベルとなり、出力論理
が反転することがなくなり、結果として半導体集積回路
の安定化を図ることができる。
フューズ素子と出力端子との間に、しきい値が所定の値
よりも高いインバータ回路を設け、プルアップ・トラン
ジスタのゲートレベルをそのインバータ回路により制御
する構成としたため、仮にフューズ素子が接続状態とな
っても、その抵抗値は数ＫΩのレベルとなり、出力論理
が反転することがなくなり、結果として半導体集積回路
の安定化を図ることができる。
【図１】本発明の半導体集積回路内に設けられた出力論
理設定回路の実施の一形態を示す回路図である。
理設定回路の実施の一形態を示す回路図である。
【図２】従来の半導体集積回路内に設けられた出力論理
設定回路の一例を示す回路図である。
設定回路の一例を示す回路図である。
１〜７ トランジスタ ８ フューズ １０ 出力端子 １１ リセット端子 １２ 溶断用パッド １００ パワーダウン・リセット回路 １０１，１０２ インバータ回路
Claims (3)
- 【請求項１】 外部からの信号操作によって選択的に導
通もしくは切断される溶断可能なフューズ素子を具備
し、該フューズ素子が導通もしくは切断されることによ
り出力論理が設定される半導体集積回路において、 前記フューズ素子と出力端子との間に、しきい値が所定
の値よりも高いインバータ回路を有することを特徴とす
る半導体集積回路。 - 【請求項２】 請求項１に記載の半導体集積回路におい
て、 前記インバータ回路のしきい値は、前記フューズ素子が
接続状態であっても抵抗値が１ｋΩ以上となるような値
であることを特徴とする半導体集積回路。 - 【請求項３】 請求項１または請求項２に記載の半導体
集積回路において、 前記フューズ素子は、フィールド酸化膜上に形成された
ポリシリコン層からなることを特徴とする半導体集積回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9140387A JPH10335463A (ja) | 1997-05-29 | 1997-05-29 | 半導体集積回路 |
| US09/076,916 US6157240A (en) | 1997-05-29 | 1998-05-13 | Output logic setting circuit in semiconductor integrated circuit |
| KR1019980018142A KR100306992B1 (ko) | 1997-05-29 | 1998-05-20 | 반도체집적회로에있어서의출력논리설정회로 |
| DE69809842T DE69809842T2 (de) | 1997-05-29 | 1998-05-28 | Einstellschaltung für Ausgangslogikpegel in Halbleiter-IC-Schaltung |
| EP98250184A EP0886381B1 (en) | 1997-05-29 | 1998-05-28 | Output logic setting circuit in semiconductor integrated circuit. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9140387A JPH10335463A (ja) | 1997-05-29 | 1997-05-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335463A true JPH10335463A (ja) | 1998-12-18 |
Family
ID=15267637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9140387A Pending JPH10335463A (ja) | 1997-05-29 | 1997-05-29 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6157240A (ja) |
| EP (1) | EP0886381B1 (ja) |
| JP (1) | JPH10335463A (ja) |
| KR (1) | KR100306992B1 (ja) |
| DE (1) | DE69809842T2 (ja) |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4532607A (en) * | 1981-07-22 | 1985-07-30 | Tokyo Shibaura Denki Kabushiki Kaisha | Programmable circuit including a latch to store a fuse's state |
| US4533841A (en) * | 1981-09-03 | 1985-08-06 | Tokyo Shibaura Denki Kabushiki Kaisha | MOS logic circuit responsive to an irreversible control voltage for permanently varying its signal transfer characteristic |
| JPS58175194A (ja) * | 1982-04-05 | 1983-10-14 | Toshiba Corp | 半導体集積回路装置 |
| JPS60201598A (ja) * | 1984-03-23 | 1985-10-12 | Fujitsu Ltd | 半導体集積回路 |
| JPS60254500A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | ヒユ−ズを有する半導体集積回路 |
| JPS63204627A (ja) * | 1987-02-19 | 1988-08-24 | Seiko Instr & Electronics Ltd | Ｉｃ用トリミング回路 |
| JPS63268186A (ja) * | 1987-04-24 | 1988-11-04 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63291298A (ja) * | 1987-05-21 | 1988-11-29 | Nec Corp | プログラム回路 |
| JPS6462898A (en) * | 1987-09-01 | 1989-03-09 | Nec Corp | Program circuit |
| JPH0461697A (ja) * | 1990-06-28 | 1992-02-27 | Fujitsu Ltd | 半導体記憶装置 |
| JPH04358400A (ja) * | 1991-06-04 | 1992-12-11 | Toshiba Corp | 半導体記憶装置の冗長回路 |
| US5731733A (en) * | 1995-09-29 | 1998-03-24 | Intel Corporation | Static, low current sensing circuit for sensing the state of a fuse device |
| US5801574A (en) * | 1996-10-07 | 1998-09-01 | Micron Technology, Inc. | Charge sharing detection circuit for anti-fuses |
-
1997
- 1997-05-29 JP JP9140387A patent/JPH10335463A/ja active Pending
-
1998
- 1998-05-13 US US09/076,916 patent/US6157240A/en not_active Expired - Lifetime
- 1998-05-20 KR KR1019980018142A patent/KR100306992B1/ko not_active IP Right Cessation
- 1998-05-28 EP EP98250184A patent/EP0886381B1/en not_active Expired - Lifetime
- 1998-05-28 DE DE69809842T patent/DE69809842T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0886381A1 (en) | 1998-12-23 |
| KR100306992B1 (ko) | 2001-10-19 |
| EP0886381B1 (en) | 2002-12-04 |
| DE69809842D1 (de) | 2003-01-16 |
| KR19980087219A (ko) | 1998-12-05 |
| DE69809842T2 (de) | 2003-09-18 |
| US6157240A (en) | 2000-12-05 |
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