KR19980087219A - 반도체 집적 회로에 있어서의 출력 논리 설정 회로 - Google Patents

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Abstract

출력 논리 설정 회로는 외부 신호 조작에 의해 선택적으로 도통 또는 절단되는 용단 가능한 퓨즈 소자를 포함한다. 상기 출력 논리 설정 회로는 상기 퓨즈 소자가 도통 또는 절단되는 경우 설정되는 출력 논리를 출력 단자로부터 출력하도록 설계되어 있다. 상기 출력 논리 설정 회로는 상기 퓨즈 소자와 상기 출력 단자 사이에 배치되고, 소정값보다 큰 임계값을 갖는 인버터 회로를 포함한다.

Description

반도체 집적 회로에 있어서의 출력 논리 설정 회로
본 발명은 반도체 집적 회로에 관한 것으로, 특히 반도체 집적 회로 내에 배치되어 출력 논리 설정을 행하는 출력 논리 설정 회로에 관한 것이다.
이러한 종류의 출력 논리 설정 회로는 출력 논리 설정을 행하는 퓨즈를 포함한다. 예를 들면, 이러한 출력 논리 설정 회로는, 퓨즈를 외부로부터 선택적으로 용단(fusing)시킴으로써 디코더로부터의 필요한 트리밍 데이타를 얻기 위해 트리밍 데이타를 출력하는 디코더의 입력 단자에 접속된 퓨즈를 구비하는 정전류 발생 회로 내에 사용된다.
도 1은 종래의 반도체 집적 회로 내에 배치된 출력 논리 설정 회로를 도시하고 있다.
도 1에 도시한 바와 같이, 이 종래 회로는 파워 다운 리셋 회로(100)와, 이 파워 다운 리셋 회로(100)의 출력단에 접속된 한쪽 단자 및 상기 출력 단자에 접속된 다른쪽 단자를 갖는 인버터 회로(101)와, 파워 다운 리셋 회로(100)와 접지 전위 Vcc와의 사이에 접속되고 외부의 신호 조작에 의해 선택적으로 도통 또는 접속되는 용단 가능한 휴즈(8;fusible fuse)로 구성되어 있다.
파워 다운 리셋 회로(100)는, 게이트 단자가 리셋 단자(11)에 접속된 트랜지스터(1, 3)와, 게이트 단자가 접지 전위 Vcc에 접속된 풀업 트랜지스터(2)를 포함한다. 인버터 회로(101)는 게이트 단자가 파워 다운 리셋 회로(100)의 출력단에 접속된 트랜지스터(4, 5)를 포함하고 있다.
상기한 배치를 갖는 출력 논리 설정 회로에서 초기값이 변경될 때, 퓨즈 용단용 전압(fusing voltage)이 용단용 패드(12;fusing pad)와 접지 전위 Vcc 사이에 인가되어 퓨즈(8)를 절단한다. 이어서 액티브 로우 파워 다운 리셋 회로(100)가 동작한다. 이러한 동작으로, 후속하는 단(subsequent stage)의 인버터 회로(101)의 입력 전위는 게이트 레벨을 접지 전압으로 설정하는 풀업 트랜지스터(2)에 의해 변화되어, 출력 논리 설정을 수행한다.
일반적으로, 반도체 기판상에 제조되는 출력 논리 설정 회로에 있어서, 퓨즈 소자는 필드 산화막 상에 형성된 폴리실리콘층으로 이루어지며, 외부 신호 조작에 따라 퓨즈 소자를 선택적으로 도통 시키거나 또는 절단함으로써 출력 논리 설정이 행해진다.
그러나, 도 1에 도시된 출력 논리 설정 회로가 상기 목적을 위해 반도체 집적 회로상에 제조되었을 때, 회로의 제조 이후, 오랜 기간이 경과한 뒤의 특성의 변화에 기인하여 퓨즈 소자의 저항이 증가한다. 이 경우, 비록 퓨즈 소자가 절단된 상태로 설정되어 있어도 회로가 접속 상태를 유지하고 있을 수도 있다. 그 결과, 인버터 회로에의 입력 전압이 불안정하게 되어, 출력 논리값이 기대치에 대하여 반전되게 된다.
본 발명은 종래 기술에서의 상기 문제를 감안하여 이루어진 것으로, 그 목적은 시간에 따른 특성(quality)의 변화에 기인하는 출력 논리의 변화를 방지할 수 있는 반도체 집적 회로에 있어서의 출력 논리 설정 회로를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 주된 양상에 따르면, 외부의 신호 조작에 의해 선택적으로 도통 또는 절단되는 용단 가능한 퓨즈 소자를 포함하는 출력 논리 회로 설정 회로가 제공되며, 이 출력 논리 설정 회로는 상기 퓨즈 소자가 도통 또는 절단될 때 설정되는 출력 논리를 출력 단자로부터 출력하도록 구성되며, 상기 퓨즈 소자 및 상기 출력 단자 사이에 배치되고, 소정값보다 큰 임계값을 갖는 인버터 회로를 구비한다.
상기 주된 양상에 따른 상기 인버터 회로의 임계값은, 상기 퓨즈 소자가 접속된 상태에 있더라도 상기 퓨즈 소자의 저항이 1 ㏀ 이상이 되도록 설정된다.
상기한 배치를 갖는 가진 본 발명의 출력 논리 설정 회로에 따르면, 임계치가 소정값보다 큰 인버터 회로가 퓨즈 소자와 출력 단자 사이에 배치되어 있으므로, 파워 다운 리셋 회로 내의 풀업 트랜지스터의 게이트 레벨이 인버터 회로에 의해 제어된다. 따라서, 만일 퓨즈 소자가 접속 상태(connected state)에 있으면, 그 저항은 수 ㏀이 된다. 이 때문에, 출력 논리가 반전되지 않는다. 이와 같이 하여, 출력 논리 설정 회로가 안정화된다.
당업자라면 본 발명의 원리를 구체화하는 바람직한 실시예가 예시적으로 나타내어지는 다음의 상세한 설명과 첨부 도면을 참조함으로써 본 발명의 또 다른 목적, 특징 및 이점을 명백히 인식할 것이다.
도 1은 반도체 집적 회로 내에 배치된 종래의 출력 논리 설정 회로를 나타내는 회로도.
도 2는 반도체 집적 회로 내에 배치된 본 발명의 실시예에 따른 출력 논리 설정 회로를 나타내는 회로도.
도면의 주요 부분에 대한 부호의 설명
8 : 퓨즈
10 : 출력 단자
11 : 리셋 단자
12 : 용단용 패드(fusing pad)
100 : 파워 다운 리셋 회로
101 : 제2 인버터 회로
102 : 제1 인버터 회로
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 2는 반도체 집적 회로 내에 배치된 본 발명의 실시예에 따른 출력 논리 설정 회로를 나타내는 회로도이다.
도 2에 도시한 바와 같이, 본 실시예는 파워 다운 리셋 회로(100)와, 소정값보다 큰 임계치를 갖고 파워 다운 리셋 회로(100)의 출력단에 접속된 제1 인버터 회로(102)와, 파워 다운 리셋 회로(100) 및 제1 인버터 회로(102)의 출력단에 접속된 제2 인버터 회로(101)와, 파워 다운 리셋 회로(100) 및 접지 전위 Vcc 사이에 접속되고, 외부의 신호 조작에 의해 선택적으로 도통 또는 절단되는 용단 가능한 퓨즈(8)를 포함한다. 파워 다운 리셋 회로(100)는, 회로의 입력측에 배치되고 게이트 단자가 리셋 단자(11)에 접속된 트랜지스터(1, 3)와, 회로의 출력측에 배치되고 게이트 단자가 제1 인버터 회로(102)의 출력단 및 제2 인버터 회로(101)의 입력단에 접속된 풀업 트랜지스터(2)로 구성되어 있다. 제1 인버터 회로(102)는 게이트 단자가 파워 다운 리셋 회로(100)의 출력단에 접속된 트랜지스터(6, 7)로 구성되어 있다. 제2 인버터 회로(101)는 게이트 단자가 파워 다운 리셋 회로(100) 내의 트랜지스터(2)의 게이트 단자 및 제1 인버터 회로(102)의 출력단에 접속되는 트랜지스터(4, 5)로 구성되어 있다. 임계값은 퓨즈(8)의 저항이, 접속 상태에서는 수 ㏀ 또는 그 이상이 되는 정도로 제1 인버터 회로(102) 내에서 설정한다. 퓨즈(8)는 필드 산화막 상에 형성된 폴리실리콘층으로 이루어진다.
상기 배치를 갖는 회로의 초기값이 변경될 때, 용단용 전압이 용단용 패드(12)와 접지 전위 Vcc 사이에 인가되어, 퓨즈(8)를 절단한다.
계속하여, 로우 액티브의 파워 다운 리셋 회로(100)가 동작된다. 이 동작에 따라, 후속단의 제1 인버터 회로(102)에의 입력 전압은 자신의 게이트 레벨을 제1 인버터 회로(102)로부터의 출력 레벨로 설정하는 풀업 트랜지스터(2)에 의해 변화된다. 동시에, 다음 단의 제2 인버터 회로(101)가 출력 논리 설정을 행하도록 제어된다.
상기 설명으로부터 명백한 바와 같이, 본 발명의 출력 논리 설정 회로에 따르면, 임계치가 소정값보다 큰 인버터 회로가 퓨즈 소자와 출력 단자 사이에 배치되어 있으므로, 파워 다운 리셋 회로 내의 풀업 트랜지스터의 게이트 레벨이 인버터 회로에 의해 제어된다. 따라서, 만일 퓨즈 소자가 접속 상태에 있더라도, 그 저항은 수 ㏀이 된다. 이 때문에, 출력 논리가 반전되지 않는다. 이와 같이 하여, 출력 논리 설정 회로가 안정화된다.

Claims (7)

  1. 외부 신호 조작에 의해 선택적으로 도통 또는 절단(disconnect)되는 용단 가능한 퓨즈 소자(fusible fuse element)를 포함하고, 상기 퓨즈 소자가 도통 또는 절단될 때 설정되는 출력 논리를 출력 단자로부터 출력하는 출력 논리 설정 회로에 있어서, 상기 퓨즈 소자와 상기 출력 단자 사이에 배치되고, 소정값보다 큰 임계값을 갖는 인버터 회로를 구비하는 것을 특징으로 하는 출력 논리 설정 회로.
  2. 제1항에 있어서, 상기 인버터 회로의 임계값은, 상기 퓨즈 소자가 접속 상태에 있더라도 상기 퓨즈 소자의 저항이 1 ㏀ 이상이 되도록 설정되는 것을 특징으로 하는 출력 논리 설정 회로.
  3. 제1항에 있어서, 상기 퓨즈 소자는 필드 산화막 상에 형성된 폴리실리콘층으로 이루어지는 것을 특징으로 하는 출력 논리 설정 회로.
  4. 회로 입력측에 배치되고 게이트 단자가 리셋 단자에 접속되는 트랜지스터와, 회로의 출력측에 배치된 트랜지스터를 포함하는 파워 다운 리셋 회로와; 소정값보다 큰 임계값을 갖고 상기 파워 다운 리셋 회로의 상기 출력단에 접속된 제1 인버터 회로와; 상기 파워 다운 리셋 회로 및 상기 제1 인버터 회로의 출력단에 접속된 제2 인버터 회로; 및 상기 파워 다운 리셋 회로와 접지 전위 사이에 접속되며, 외부의 신호 조작에 의해 선택적으로 도통 또는 절단되는 용단 가능한 퓨즈를 포함하는 것을 특징으로 하는 출력 논리 설정 회로.
  5. 제4항에 있어서, 상기 제1 인버터 회로는 게이트 단자가 상기 파워 다운 리셋 회로의 출력단에 접속되는 트랜지스터를 포함하고, 상기 제2 인버터 회로는 게이트 단자가 상기 파워 다운 리셋 회로의 출력측 및 상기 파워 다운 리셋 회로의 출력단에 배치된 트랜지스터의 게이트 단자에 접속되는 트랜지스터를 포함하는 것을 특징으로 하는 출력 논리 설정 회로.
  6. 제4항에 있어서, 상기 제1 인버터 회로의 임계값은, 상기 퓨즈 소자가 접속된 상태에 있더라도 상기 퓨즈 소자의 저항이 1 ㏀ 이상이 되도록 설정되는 것을 특징으로 하는 출력 논리 설정 회로.
  7. 제4항에 있어서, 상기 퓨즈 소자는 필드 산화막 상에 형성된 폴리실리콘층으로 이루어지는 것을 특징으로 하는 출력 논리 설정 회로.
KR1019980018142A 1997-05-29 1998-05-20 반도체집적회로에있어서의출력논리설정회로 KR100306992B1 (ko)

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