JPH0461697A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0461697A JPH0461697A JP2170671A JP17067190A JPH0461697A JP H0461697 A JPH0461697 A JP H0461697A JP 2170671 A JP2170671 A JP 2170671A JP 17067190 A JP17067190 A JP 17067190A JP H0461697 A JPH0461697 A JP H0461697A
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- Japan
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- fuse
- buffer circuit
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- Pending
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- 238000003860 storage Methods 0.000 title description 2
- 238000010586 diagram Methods 0.000 description 7
- 238000005520 cutting process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
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- 238000005516 engineering process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はヒユーズＲＯＭに関するものである。
半導体記憶装置には記憶領域を構成する多数のセルの中
に冗長セルがあらかじめ設けられ、その３、発明の詳細
な説明 製造工程中における検査工程で不良セルが発見された場
合にはその不良セルへのアクセスが冗長セルに切り換え
られる。その切り換えは半導体記憶装置内にあらかじめ
設けられたヒユーズＲＯＭにより行われ、そのヒユーズ
ＲＯＭ内のヒユーズの切断に基づ゛いて同ヒユーズＲＯ
Ｍから出力される冗長信号により冗長セルが選択される
。従って、ヒユーズ切断の有無に基づいてヒユーズＲＯ
Ｍから正しい冗長信号を出力させる必要がある。
に冗長セルがあらかじめ設けられ、その３、発明の詳細
な説明 製造工程中における検査工程で不良セルが発見された場
合にはその不良セルへのアクセスが冗長セルに切り換え
られる。その切り換えは半導体記憶装置内にあらかじめ
設けられたヒユーズＲＯＭにより行われ、そのヒユーズ
ＲＯＭ内のヒユーズの切断に基づ゛いて同ヒユーズＲＯ
Ｍから出力される冗長信号により冗長セルが選択される
。従って、ヒユーズ切断の有無に基づいてヒユーズＲＯ
Ｍから正しい冗長信号を出力させる必要がある。
従来のヒユーズＲＯＭを第３図に従って説明すると、ヒ
ユーズｌの一端には電源Ｖｃｃが供給され、他端は抵抗
Ｒを介してグランドＧに接続されるとともに、ＣＭＯＳ
インバータで構成されるバッファ回路２の入力端子に接
続されている。
ユーズｌの一端には電源Ｖｃｃが供給され、他端は抵抗
Ｒを介してグランドＧに接続されるとともに、ＣＭＯＳ
インバータで構成されるバッファ回路２の入力端子に接
続されている。
このようなヒユーズＲＯＭではヒユーズ１の未切断状態
ではバッファ回路２にＨレベルの入力信号が入力され、
この結果バッファ回路２の出力端子ＴｏからＬレベルの
冗長非選択信号Ｖｏが出力され、ヒユーズ１の切断時に
はバッファ回路２にＬレベルの入力信号が入力されてバ
ッファ回路２の出力端子ＴＯからＨレベルの冗長選択信
号Ｖ。
ではバッファ回路２にＨレベルの入力信号が入力され、
この結果バッファ回路２の出力端子ＴｏからＬレベルの
冗長非選択信号Ｖｏが出力され、ヒユーズ１の切断時に
はバッファ回路２にＬレベルの入力信号が入力されてバ
ッファ回路２の出力端子ＴＯからＨレベルの冗長選択信
号Ｖ。
が出力される。
上記のようなヒユーズＲＯＭではヒユーズｌの未切断時
に電源Ｖｃｃからヒユーズ１と抵抗Ｒを介してグランド
Ｇに流れる消費電流を低減するために抵抗Ｒはかなり高
い抵抗値となっている。従って、ヒユーズｌの切断時に
は同ヒユーズ１を確実に切断して抵抗Ｒよりはるかに高
い抵抗値とすることによりバッファ回路２にＬレベルの
入力信号を入力することができる。
に電源Ｖｃｃからヒユーズ１と抵抗Ｒを介してグランド
Ｇに流れる消費電流を低減するために抵抗Ｒはかなり高
い抵抗値となっている。従って、ヒユーズｌの切断時に
は同ヒユーズ１を確実に切断して抵抗Ｒよりはるかに高
い抵抗値とすることによりバッファ回路２にＬレベルの
入力信号を入力することができる。
ところが、ヒユーズＩの切断作業後にも同ヒユーズ１が
完全に切断されていなかったり、あるいは−度切断され
たヒユーズｌが切断後に再び高抵抗状態で接続された状
態に陥ることがあり、このような場合にはバッファ回路
２にＬレベルの信号か入力されず、このヒユーズＲＯＭ
が誤動作することがある。
完全に切断されていなかったり、あるいは−度切断され
たヒユーズｌが切断後に再び高抵抗状態で接続された状
態に陥ることがあり、このような場合にはバッファ回路
２にＬレベルの信号か入力されず、このヒユーズＲＯＭ
が誤動作することがある。
そこで、第３図に示すようにヒユーズ】は二本のヒユー
ズを直列に接続して構成し、少なくともいずれかのヒユ
ーズを確実に切断することによりバッファ回路２から正
常な出力信号Ｖｏが得られるようにして安全度を向上さ
せるようにした構成も提案されているが、二本のヒユー
ズの切断作業が煩雑となるという問題点がある。
ズを直列に接続して構成し、少なくともいずれかのヒユ
ーズを確実に切断することによりバッファ回路２から正
常な出力信号Ｖｏが得られるようにして安全度を向上さ
せるようにした構成も提案されているが、二本のヒユー
ズの切断作業が煩雑となるという問題点がある。
この発明の目的は、ヒユーズが不完全な切断状態であっ
ても正規の出力信号を確実に出力するヒユーズＲＯＭを
提供するにある。
ても正規の出力信号を確実に出力するヒユーズＲＯＭを
提供するにある。
第１図は本発明の原理説明図である。すなわち、高電圧
電源Ｖ１と低電圧電源Ｖ２との間でヒユーズ１と抵抗Ｒ
を直列に接続し、ヒユーズ１の低電圧側端子は入力信号
を反転して出力するバッファ回路２の入力端子に接続し
、ヒユーズ１を切断するか否かに基づいてバッファ回路
２から高電圧電源に対応するＨレベルあるいは低電圧電
源に対応するしレベルの出力信号ＶＯを出力するヒユー
ズＲＯＭで、前記抵抗Ｒには前記バッファ回路２からの
Ｈレベルの正帰還信号の入力に基づいてオン動作するト
ランジスタＴｒｉを並列に接続している。
電源Ｖ１と低電圧電源Ｖ２との間でヒユーズ１と抵抗Ｒ
を直列に接続し、ヒユーズ１の低電圧側端子は入力信号
を反転して出力するバッファ回路２の入力端子に接続し
、ヒユーズ１を切断するか否かに基づいてバッファ回路
２から高電圧電源に対応するＨレベルあるいは低電圧電
源に対応するしレベルの出力信号ＶＯを出力するヒユー
ズＲＯＭで、前記抵抗Ｒには前記バッファ回路２からの
Ｈレベルの正帰還信号の入力に基づいてオン動作するト
ランジスタＴｒｉを並列に接続している。
ヒューズ１切断時に同ヒユーズ１が完全に切断されずに
高抵抗状態で接続されて、バッファ回路２の入出力信号
が中間レベルとなっても、その出力信号Ｖｏに基づいて
トランジスタＴｒｌがオンしてバッファ回路２の入力信
号はＬレベルに維持される。
高抵抗状態で接続されて、バッファ回路２の入出力信号
が中間レベルとなっても、その出力信号Ｖｏに基づいて
トランジスタＴｒｌがオンしてバッファ回路２の入力信
号はＬレベルに維持される。
以下、この発明を具体化した一実施例を第２図に従って
説明する。なお、前記従来例と同一構成部分は同一番号
を付してその説明を省略する。
説明する。なお、前記従来例と同一構成部分は同一番号
を付してその説明を省略する。
この実施例は前記従来例の抵抗ＲにＮｃｈＭＯＳトラン
ジスタＴｒリス並列に接続し、そのトランジスタＴｒｉ
のゲートをバッファ回路２の出力端子Ｔ。
ジスタＴｒリス並列に接続し、そのトランジスタＴｒｉ
のゲートをバッファ回路２の出力端子Ｔ。
に接続したものである。
このような構成により、ヒユーズｌが完全に切断されず
に高抵抗状態で導通してバッファ回路２の出力信号ＶＯ
が電源ＶｃｃとグランドＧとの中間レベルとなっても、
その出力信号ＶｏがトランジスタＴｒｉのしきい値電圧
以上であれば同トランジスタＴｒｉがオンされてバッフ
ァ回路２の入力信号がＬレベルまで低下する。この結果
、バッファ回路２からヒューズ１切断時に対応するＨレ
ベルの出力信号Ｖｏが出力される。
に高抵抗状態で導通してバッファ回路２の出力信号ＶＯ
が電源ＶｃｃとグランドＧとの中間レベルとなっても、
その出力信号ＶｏがトランジスタＴｒｉのしきい値電圧
以上であれば同トランジスタＴｒｉがオンされてバッフ
ァ回路２の入力信号がＬレベルまで低下する。この結果
、バッファ回路２からヒューズ１切断時に対応するＨレ
ベルの出力信号Ｖｏが出力される。
一方、ヒユーズＩの未切断時には前記従来例と同様にバ
ッファ回路２の出力信号ＶｏはＬレベルとなるため、ト
ランジスタＴｒｌはオフされてバッファ回路２の動作に
影響を及ぼすことはない。
ッファ回路２の出力信号ＶｏはＬレベルとなるため、ト
ランジスタＴｒｌはオフされてバッファ回路２の動作に
影響を及ぼすことはない。
従って、このバッファ回路２はヒューズ１切断作業後に
同ヒユーズ１が完全に切断されていない状態でもバッフ
ァ回路２からヒューズ１切断時に対応する正規の出力信
号ＶＯを確実に出力させることができる。
同ヒユーズ１が完全に切断されていない状態でもバッフ
ァ回路２からヒューズ１切断時に対応する正規の出力信
号ＶＯを確実に出力させることができる。
以上詳述したように、この発明はヒユーズが不完全な切
断状態であっても正規の出力信号を確実に出力するヒユ
ーズＲＯＭを提供することができる優れた効果を発揮す
る。
断状態であっても正規の出力信号を確実に出力するヒユ
ーズＲＯＭを提供することができる優れた効果を発揮す
る。
第１図は本発明の原理説明図、
第２図は本発明の一実施例を示す回路図、第３図は従来
例を示す回路図である。 図中、 ■はヒユーズ、 ２はバッファ回路、 Ｖｌは高電圧電源、 Ｖ２は低電圧電源、 Ｒは抵抗、 Ｖｏは出力信号、 Ｔｒｉはトランジスタである。 本発明の原理説明図 従来＠を示す回路図 本発明の一実ｍ例各示す回路図
例を示す回路図である。 図中、 ■はヒユーズ、 ２はバッファ回路、 Ｖｌは高電圧電源、 Ｖ２は低電圧電源、 Ｒは抵抗、 Ｖｏは出力信号、 Ｔｒｉはトランジスタである。 本発明の原理説明図 従来＠を示す回路図 本発明の一実ｍ例各示す回路図
Claims (1)
- 【特許請求の範囲】 １）高電圧電源（Ｖ１）と低電圧電源（Ｖ２）との間で
ヒューズ（１）と抵抗（Ｒ）を直列に接続し、該ヒュー
ズ（１）の低電圧側端子は入力信号を反転して出力する
バッファ回路（２）の入力端子に接続し、該ヒューズ（
１）を切断するか否かに基づいて該バッファ回路（２）
から高電圧電源に対応するＨレベルあるいは低電圧電源
に対応するＬレベルの出力信号（Ｖ０）を出力するヒュ
ーズＲＯＭであって、 前記抵抗（Ｒ）には前記バッファ回路（２）からのＨレ
ベルの正帰還信号の入力に基づいてオン動作するトラン
ジスタ（Ｔｒ１）を並列に接続したことを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2170671A JPH0461697A (ja) | 1990-06-28 | 1990-06-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2170671A JPH0461697A (ja) | 1990-06-28 | 1990-06-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0461697A true JPH0461697A (ja) | 1992-02-27 |
Family
ID=15909222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2170671A Pending JPH0461697A (ja) | 1990-06-28 | 1990-06-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0461697A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0886381A1 (en) * | 1997-05-29 | 1998-12-23 | Nec Corporation | Output logic setting circuit in semiconductor integrated circuit. |
| KR100418726B1 (ko) * | 2000-05-10 | 2004-02-19 | 닛뽕덴끼 가부시끼가이샤 | 반도체 장치 |
-
1990
- 1990-06-28 JP JP2170671A patent/JPH0461697A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0886381A1 (en) * | 1997-05-29 | 1998-12-23 | Nec Corporation | Output logic setting circuit in semiconductor integrated circuit. |
| US6157240A (en) * | 1997-05-29 | 2000-12-05 | Nec Corporation | Output logic setting circuit in semiconductor integrated circuit |
| KR100418726B1 (ko) * | 2000-05-10 | 2004-02-19 | 닛뽕덴끼 가부시끼가이샤 | 반도체 장치 |
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