JP3062471B2 - 擬似ヒューズおよび擬似ヒューズを用いた回路 - Google Patents
擬似ヒューズおよび擬似ヒューズを用いた回路Info
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Description
【０００１】
【発明の背景】この発明は一般的に電気回路に関する。
【０００２】
【発明の概要】この発明の狙いは擬似ヒューズを実現す
ることであり、擬似ヒューズとは、第１の低い抵抗の状
態と、第２のより高い抵抗の状態とを有し、電流の通過
の際、第１の状態から第２の状態へ切換えができる素子
である。
ることであり、擬似ヒューズとは、第１の低い抵抗の状
態と、第２のより高い抵抗の状態とを有し、電流の通過
の際、第１の状態から第２の状態へ切換えができる素子
である。
【０００３】また、この発明の狙いは、このような擬似
ヒューズを、擬似ヒューズの状態に応じてパワーオンの
際にその第１またはその第２の状態に自動的にプログラ
ムされる双安定ラッチの実現例に応用することである。
ヒューズを、擬似ヒューズの状態に応じてパワーオンの
際にその第１またはその第２の状態に自動的にプログラ
ムされる双安定ラッチの実現例に応用することである。
【０００４】この目的および他の目的を達成するため、
この発明は、誘電体層でコーティングされた狭くなった
断面領域を有する部分を含むシリサイド領域でコーティ
ングされたシリコン領域を２つのコンタクトの間に含む
擬似ヒューズを提供する。
この発明は、誘電体層でコーティングされた狭くなった
断面領域を有する部分を含むシリサイド領域でコーティ
ングされたシリコン領域を２つのコンタクトの間に含む
擬似ヒューズを提供する。
【０００５】この発明の一実施例によれば、誘電体は酸
化シリコンである。この発明の一実施例によれば、シリ
サイドはチタンシリサイドである。
化シリコンである。この発明の一実施例によれば、シリ
サイドはチタンシリサイドである。
【０００６】この発明の一実施例によれば、シリコン領
域はドープしたポリシリコンである。
域はドープしたポリシリコンである。
【０００７】この発明はまた、パワーオンの際に双安定
ラッチを定められた状態にセットするための、回路の実
現例へのこのような擬似ヒューズの応用であって、擬似
ヒューズが双安定ラッチを構成する一方の部分のインバ
ータと直列に接続され、擬似ヒューズの高い値と低い値
との中間の、定められた値の抵抗器が双安定ラッチを構
成する他方の部分のインバータと直列に接続されるよう
な応用を含む。
ラッチを定められた状態にセットするための、回路の実
現例へのこのような擬似ヒューズの応用であって、擬似
ヒューズが双安定ラッチを構成する一方の部分のインバ
ータと直列に接続され、擬似ヒューズの高い値と低い値
との中間の、定められた値の抵抗器が双安定ラッチを構
成する他方の部分のインバータと直列に接続されるよう
な応用を含む。
【０００８】この発明の一実施例によれば、双安定ラッ
チの前記部分の各々のインバータは、直列に接続された
ＮチャネルトランジスタおよびＰチャネルトランジスタ
を含み、一方の部分のトランジスタのゲートが他方の部
分のトランジスタの接続ノードに接続され、他方の部分
のトランジスタのゲートは一方の部分のトランジスタの
接続ノードに接続される。
チの前記部分の各々のインバータは、直列に接続された
ＮチャネルトランジスタおよびＰチャネルトランジスタ
を含み、一方の部分のトランジスタのゲートが他方の部
分のトランジスタの接続ノードに接続され、他方の部分
のトランジスタのゲートは一方の部分のトランジスタの
接続ノードに接続される。
【０００９】この発明の一実施例によれば、回路は双安
定ラッチを再プログラムするための手段を含む。
定ラッチを再プログラムするための手段を含む。
【００１０】この発明の前述の目的、特徴、および利点
は、添付の図面に関連して以下の特定の実施例の非限定
的な説明において詳しく検討する。
は、添付の図面に関連して以下の特定の実施例の非限定
的な説明において詳しく検討する。
【００１１】
【詳細な説明】図１（Ａ）および図１（Ｂ）の実施例に
おいて、この発明による擬似ヒューズは分離層１の上に
形成され、ポリシリコン領域２を含み、ポリシリコン領
域２の上表面３はシリサイド化される。
おいて、この発明による擬似ヒューズは分離層１の上に
形成され、ポリシリコン領域２を含み、ポリシリコン領
域２の上表面３はシリサイド化される。
【００１２】アセンブリは誘電体４の層でコーティング
されており、メタライゼーション５および６によってコ
ンタクトを確立するように開口部が形成される。これら
の開口部はシリサイド層３の上表面から離れた位置に形
成される。
されており、メタライゼーション５および６によってコ
ンタクトを確立するように開口部が形成される。これら
の開口部はシリサイド層３の上表面から離れた位置に形
成される。
【００１３】図１（Ａ）の平面図では、領域２および３
は全体に、メタライゼーション５および６とのコンタク
トのパッドとして用いられる可能性の高い２つの外部部
分１０および１１と、狭くなった断面領域を有する中央
部分１２とを含むことがわかるであろう。示されている
実施例では、狭くなったセクションは領域２および３の
双方の幅の狭くなった部分に対応する。１つのシリサイ
ド領域の厚さの減じられたまたは狭くされたシリサイド
領域もまた提供することができる。
は全体に、メタライゼーション５および６とのコンタク
トのパッドとして用いられる可能性の高い２つの外部部
分１０および１１と、狭くなった断面領域を有する中央
部分１２とを含むことがわかるであろう。示されている
実施例では、狭くなったセクションは領域２および３の
双方の幅の狭くなった部分に対応する。１つのシリサイ
ド領域の厚さの減じられたまたは狭くされたシリサイド
領域もまた提供することができる。
【００１４】領域２はポリシリコン層として規定されて
いる。これはシリコン基板の上表面であってもよい。こ
の領域２は所望の導電型に従ってドープされ、コンタク
ト５とコンタクト６との間の選択された抵抗率と定めら
れた抵抗とを示す。
いる。これはシリコン基板の上表面であってもよい。こ
の領域２は所望の導電型に従ってドープされ、コンタク
ト５とコンタクト６との間の選択された抵抗率と定めら
れた抵抗とを示す。
【００１５】シリサイド３は、チタンシリサイドなどの
耐熱性の金属シリサイドであり、この発明におけるその
必須の特徴は、シリコンの融点より低い融点を有するこ
とである。
耐熱性の金属シリサイドであり、この発明におけるその
必須の特徴は、シリコンの融点より低い融点を有するこ
とである。
【００１６】誘電体層４は、たとえば酸化シリコン層で
ある。このように、構造が図１（Ｂ）に示される状態に
ある場合、実質的にシリサイド領域の高い導電率のた
め、第１の低い抵抗率を有する。この状態をブランク状
態と呼ぶ。
ある。このように、構造が図１（Ｂ）に示される状態に
ある場合、実質的にシリサイド領域の高い導電率のた
め、第１の低い抵抗率を有する。この状態をブランク状
態と呼ぶ。
【００１７】高い電流が端子５と端子６との間に流れる
よう供給されると、シリサイドは特に領域１２において
加熱し、誘電体４と反応し、誘電体４はこれを覆って非
導電性化合物を形成する。次に、領域５と領域６との間
の抵抗はシリコン領域２のドーピングレベルに連結し、
非常に高い値に達する。この状態をプログラムされた状
態と呼ぶ。
よう供給されると、シリサイドは特に領域１２において
加熱し、誘電体４と反応し、誘電体４はこれを覆って非
導電性化合物を形成する。次に、領域５と領域６との間
の抵抗はシリコン領域２のドーピングレベルに連結し、
非常に高い値に達する。この状態をプログラムされた状
態と呼ぶ。
【００１８】ヒューズはこのようにして利用可能であ
る。しかしながら、第１の状態において低い抵抗を示し
第２の状態において事実上無限の抵抗を示す通常のヒュ
ーズとは逆に、この発明によるヒューズまたは擬似ヒュ
ーズは、第１の状態において第１の低い抵抗値を示し、
第２の状態においては、特にシリコン領域２のドーピン
グレベルによって定められる第２のより高い抵抗を示
す。
る。しかしながら、第１の状態において低い抵抗を示し
第２の状態において事実上無限の抵抗を示す通常のヒュ
ーズとは逆に、この発明によるヒューズまたは擬似ヒュ
ーズは、第１の状態において第１の低い抵抗値を示し、
第２の状態においては、特にシリコン領域２のドーピン
グレベルによって定められる第２のより高い抵抗を示
す。
【００１９】抵抗が２つの定められた値の間で変動し得
るこのような擬似ヒューズでは、当業者が思い至るいく
つかの応用が可能である。双安定ラッチのパワーオンの
際に双安定ラッチの定められた状態を確立するためのこ
のような擬似ヒューズの可能な応用例は以下に一例とし
てのみ示される。
るこのような擬似ヒューズでは、当業者が思い至るいく
つかの応用が可能である。双安定ラッチのパワーオンの
際に双安定ラッチの定められた状態を確立するためのこ
のような擬似ヒューズの可能な応用例は以下に一例とし
てのみ示される。
【００２０】図２は、そのような応用の第１の例を示
す。ブロック２０は２つの部分から構成される双安定ラ
ッチを示し、双安定ラッチの第１の部分は高い電源Ｖcc
と接地Ｇとの間に接続され、この発明によるヒューズ２
１が介在する。第２の部分もまた、端子Ｖccと端子Ｇと
の間に接続され、値Ｒの抵抗器２２が介在する。この値
Ｒは、ヒューズがブランク状態にあるとヒューズ抵抗の
値ＲＦ１より高くなるように選択され、ヒューズがプロ
グラムされているとヒューズ抵抗の値ＲＦ２より低くな
るように選択される。スイッチＴ１、たとえばＮチャネ
ルＭＯＳトランジスタは、端子Ｖccと端子Ｇとの間のヒ
ューズ２１と直列に配置される。そのため、電圧が端子
Ｖccと端子Ｇとの間に印加される場合、スイッチＴ１が
ターンオンするとヒューズ２１がプログラムされた状態
に切換わる。
す。ブロック２０は２つの部分から構成される双安定ラ
ッチを示し、双安定ラッチの第１の部分は高い電源Ｖcc
と接地Ｇとの間に接続され、この発明によるヒューズ２
１が介在する。第２の部分もまた、端子Ｖccと端子Ｇと
の間に接続され、値Ｒの抵抗器２２が介在する。この値
Ｒは、ヒューズがブランク状態にあるとヒューズ抵抗の
値ＲＦ１より高くなるように選択され、ヒューズがプロ
グラムされているとヒューズ抵抗の値ＲＦ２より低くな
るように選択される。スイッチＴ１、たとえばＮチャネ
ルＭＯＳトランジスタは、端子Ｖccと端子Ｇとの間のヒ
ューズ２１と直列に配置される。そのため、電圧が端子
Ｖccと端子Ｇとの間に印加される場合、スイッチＴ１が
ターンオンするとヒューズ２１がプログラムされた状態
に切換わる。
【００２１】ラッチ２０はヒューズ２１および抵抗器２
２の値が等しくないため、均衡を失っている。電圧が端
子Ｖccに印加されるにつれ、最も低い抵抗を有するラッ
チの部分に関連のあるキャパシタは他の部分のそれより
も速く充電する。そのため、ヒューズ２１が抵抗Ｒ１よ
り低い抵抗を有する場合、この抵抗に関連のある部分は
最初に充電し、ラッチは第１の状態をとる。逆の場合、
ラッチは第２の状態をとる。
２の値が等しくないため、均衡を失っている。電圧が端
子Ｖccに印加されるにつれ、最も低い抵抗を有するラッ
チの部分に関連のあるキャパシタは他の部分のそれより
も速く充電する。そのため、ヒューズ２１が抵抗Ｒ１よ
り低い抵抗を有する場合、この抵抗に関連のある部分は
最初に充電し、ラッチは第１の状態をとる。逆の場合、
ラッチは第２の状態をとる。
【００２２】示されている特定の例では、双安定ラッチ
２０はＳＲＡＭタイプのものである。双安定ラッチ２０
の第１の部分は、ＮチャネルＭＯＳトランジスタＮ１と
直列に接続するＰチャネルＭＯＳトランジスタＰ１を含
む。双安定ラッチ２０の第２の部分は、ＮチャネルＭＯ
ＳトランジスタＮ２と直列に接続するＰチャネルＭＯＳ
トランジスタＰ２を含む。トランジスタＰ２およびＮ２
のゲートはトランジスタＰ１およびＮ１の接続ノードＡ
に接続される。トランジスタＰ１およびＮ１のゲートは
トランジスタＰ２およびＮ２の接続ノードＢに接続され
る。電圧Ｖccが印加されていない初期の状態において
は、ノードＡおよびＢの電位は０である。電圧Ｖccが累
進的に増加するにつれ、トランジスタＰ１およびＰ２
は、ゲートがゼロのレベルにあるＰチャネルトランジス
タであるため、オンになり、トランジスタＮ１およびＮ
２の均等のキャパシタは充電する。最も低い抵抗が関連
する部分のノードＡまたはＢは最も速く充電し、ノード
ＡまたはＢにおける電圧がトランジスタのしきい値に達
するとすぐに、トランジスタＰ１またはＰ２はターンオ
フし、トランジスタＮ１またはＮ２がターンオンし、こ
のことは、抵抗Ｒ２の値に関する擬似ヒューズ２１の抵
抗の値に応じて定められた状態をセルに与える。このこ
とで、パワーオンの後に定められた状態に達するＳＲＡ
Ｍメモリセルを提供する。この状態はいくつかの動作を
引起すのに用いることができ、たとえば、これらのセル
が関連するメモリのラインを阻止する。
２０はＳＲＡＭタイプのものである。双安定ラッチ２０
の第１の部分は、ＮチャネルＭＯＳトランジスタＮ１と
直列に接続するＰチャネルＭＯＳトランジスタＰ１を含
む。双安定ラッチ２０の第２の部分は、ＮチャネルＭＯ
ＳトランジスタＮ２と直列に接続するＰチャネルＭＯＳ
トランジスタＰ２を含む。トランジスタＰ２およびＮ２
のゲートはトランジスタＰ１およびＮ１の接続ノードＡ
に接続される。トランジスタＰ１およびＮ１のゲートは
トランジスタＰ２およびＮ２の接続ノードＢに接続され
る。電圧Ｖccが印加されていない初期の状態において
は、ノードＡおよびＢの電位は０である。電圧Ｖccが累
進的に増加するにつれ、トランジスタＰ１およびＰ２
は、ゲートがゼロのレベルにあるＰチャネルトランジス
タであるため、オンになり、トランジスタＮ１およびＮ
２の均等のキャパシタは充電する。最も低い抵抗が関連
する部分のノードＡまたはＢは最も速く充電し、ノード
ＡまたはＢにおける電圧がトランジスタのしきい値に達
するとすぐに、トランジスタＰ１またはＰ２はターンオ
フし、トランジスタＮ１またはＮ２がターンオンし、こ
のことは、抵抗Ｒ２の値に関する擬似ヒューズ２１の抵
抗の値に応じて定められた状態をセルに与える。このこ
とで、パワーオンの後に定められた状態に達するＳＲＡ
Ｍメモリセルを提供する。この状態はいくつかの動作を
引起すのに用いることができ、たとえば、これらのセル
が関連するメモリのラインを阻止する。
【００２３】図３は、予めプログラムされたセル状態が
変更できる別の回路を示す。図２に関連して既に説明し
た素子に加えて、図３の回路は、第１の部分においてＰ
チャネルＭＯＳトランジスタＰ３を含み、ＮチャネルＭ
ＯＳトランジスタＮ３はノードＡと接地Ｇとの間に接続
される。トランジスタＰ３およびＮ３のゲートはリセッ
ト端子Ｒに接続される。そのため、信号が端子Ｒに印加
されると、トランジスタＮ３はターンオンし、トランジ
スタＰ３はターンオフし、それによってノードＡは再び
接地に切換えられる。
変更できる別の回路を示す。図２に関連して既に説明し
た素子に加えて、図３の回路は、第１の部分においてＰ
チャネルＭＯＳトランジスタＰ３を含み、ＮチャネルＭ
ＯＳトランジスタＮ３はノードＡと接地Ｇとの間に接続
される。トランジスタＰ３およびＮ３のゲートはリセッ
ト端子Ｒに接続される。そのため、信号が端子Ｒに印加
されると、トランジスタＮ３はターンオンし、トランジ
スタＰ３はターンオフし、それによってノードＡは再び
接地に切換えられる。
【００２４】当然ながら、この発明では、当業者が容易
に思い至るであろうさまざまな変更、修正、および改善
があり得る。回路の再プログラミングをする上でのいく
つかの選択肢を提供することもでき、図２および図３に
示されるもののような他の種類の双安定ラッチを用いて
もよい。
に思い至るであろうさまざまな変更、修正、および改善
があり得る。回路の再プログラミングをする上でのいく
つかの選択肢を提供することもでき、図２および図３に
示されるもののような他の種類の双安定ラッチを用いて
もよい。
【００２５】このような変更、修正、および改善はこの
開示の一部として意図しており、この発明の精神および
範囲内にあるものと意図する。したがって、前述の説明
は例証としてのみ与えられており、限定することを意図
するものではない。この発明は、以下の特許請求の範囲
およびそれに対する均等物によって規定されるという点
においてのみ制限される。
開示の一部として意図しており、この発明の精神および
範囲内にあるものと意図する。したがって、前述の説明
は例証としてのみ与えられており、限定することを意図
するものではない。この発明は、以下の特許請求の範囲
およびそれに対する均等物によって規定されるという点
においてのみ制限される。
【図１】この発明による擬似ヒューズの一実施例の図で
あり、（Ａ）は平面図であり、（Ｂ）は断面図である。
あり、（Ａ）は平面図であり、（Ｂ）は断面図である。
【図２】この発明による擬似ヒューズの応用例を示す図
である。
である。
【図３】この発明による擬似ヒューズの応用例を示す図
である。
である。
１ 分離層 ２ ポリシリコン領域 ３ 上表面 ４ 誘電体 ５ メタライゼーション／コンタクト ６ メタライゼーション／コンタクト １０ 外部部分 １１ 外部部分 １２ 中央部分 ２０ ブロック／双安定ラッチ ２１ ヒューズ ２２ 抵抗器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−231040（ＪＰ，Ａ) 特開 平２−186660（ＪＰ，Ａ) 特開 昭57−72368（ＪＰ，Ａ) 特開 昭57−72367（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 27/04
Claims (9)
- 【請求項１】 第１の低い抵抗の状態と、第２のより高
い抵抗の状態とを有し、電流の通過の際、前記第１の状
態から前記第２の状態へ切換が可能な擬似ヒューズであ
って、前記擬似ヒューズは、誘電体層（４）でコーティ
ングされた狭くなったセクションの部分（１２）を含む
シリサイド領域（３）でコーティングされたシリコン領
域（２）を２つのコンタクト（５，６）の間に含む、擬
似ヒューズ。 - 【請求項２】 前記誘電体（４）は酸化シリコンであ
る、請求項１に記載の擬似ヒューズ。 - 【請求項３】 前記シリサイド（３）はチタンシリサイ
ドである、請求項１に記載の擬似ヒューズ。 - 【請求項４】 前記シリコン領域（２）はドープしたポ
リシリコンである、請求項１に記載の擬似ヒューズ。 - 【請求項５】 前記第１の低い抵抗の状態は、前記シリ
サイド領域の高い導電率により第１の低い抵抗率を有す
る状態であり、前記第２のより高い抵抗の状態は、前記
シリサイド領域が前記誘電体と反応し、非導電性化合物
を形成し、主に前記シリコン領域のドーピングレベルに
よって定められる第２の高い抵抗率を有する状態であ
る、請求項１から４のいずれかに記載の擬似ヒューズ。 - 【請求項６】 双安定ラッチ（２０）のパワーオンの
際、定められた状態にセットするための請求項１に記載
の擬似ヒューズを用いた回路であって、前記双安定ラッ
チは２つの部分から構成され、前記部分の各々は、第１
および第２の電源電圧端子（ＶCC，Ｇ）の間に接続され
たインバータを含み、前記擬似ヒューズ（２１）は、前
記双安定ラッチの前記部分の一方の前記インバータと直
列に接続され、前記擬似ヒューズの高い値と低い値との
中間の、予め定められた値の抵抗器（２２）は、前記双
安定ラッチの前記部分の他方の前記インバータと直列に
接続される、回路。 - 【請求項７】 前記双安定ラッチの前記部分の各々の前
記インバータは、直列に接続されたＮチャネルトランジ
スタおよびＰチャネルトランジスタを含み、前記一方の
部分のトランジスタ（Ｐ１，Ｎ１）のゲートは前記他方
の部分のトランジスタの接続ノード（Ｂ）に接続され、
前記他方の部分のトランジスタ（Ｐ２，Ｎ２）のゲート
は前記一方の部分のトランジスタの接続ノード（Ａ）に
接続される、請求項６に記載の回路。 - 【請求項８】 前記双安定ラッチを再プログラムするた
めの手段（Ｐ３，Ｎ３）を含む、請求項６または請求項
７に記載の回路。 - 【請求項９】 前記第１の低い抵抗の状態は、前記シリ
サイド領域の高い導電率により第１の低い抵抗率を有す
る状態であり、前記第２のより高い抵抗の状態は、前記
シリサイド領域が前記誘電体と反応し、非導電性化合物
を形成し、主に前記シリコン領域のドーピングレベルに
よって定められる第２の高い抵抗率を有する状態であ
る、請求項６から８のいずれかに記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9702951 | 1997-03-07 | ||
| FR9702951A FR2760563A1 (fr) | 1997-03-07 | 1997-03-07 | Pseudofusible et application a un circuit d'etablissement d'une bascule a la mise sous tension |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10340663A JPH10340663A (ja) | 1998-12-22 |
| JP3062471B2 true JP3062471B2 (ja) | 2000-07-10 |
Family
ID=9504667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10054824A Expired - Fee Related JP3062471B2 (ja) | 1997-03-07 | 1998-03-06 | 擬似ヒューズおよび擬似ヒューズを用いた回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0863546B1 (ja) |
| JP (1) | JP3062471B2 (ja) |
| DE (1) | DE69835784D1 (ja) |
| FR (1) | FR2760563A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| FR2835945A1 (fr) * | 2002-02-11 | 2003-08-15 | St Microelectronics Sa | Extraction d'un code binaire a partir de parametres physiques d'un circuit integre |
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