KR0174235B1 - P 채널 mis 트랜지스터로 구현된 부하 저항을 갖는 입력 보호 회로 - Google Patents

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Abstract

입력 보호 회로(11b)는 정전 서지에 대해 제1단 인버터 회로(11c)를 보호하고, 정전 서지를 접지 단자(14)에 방전하기 위한 n채널 MIS형 펀치 쓰루우 트랜지스터(11h) 및 신호 입력 패드(12)와 n채널 MIS형 펀치 쓰루우 트랜지스터(11h) 사이에 결합되고 유전 브레이크다운이 게이트 절연막에서 일어나지 않도록 정전 서지가 동시에 인가되는 게이트(11gc) 및 백 게이트(11gd)를 갖는 p채널 MIS형 부하 트랜지스터(11h)를 갖는다.

Description

P 채널 MIS 트랜지스터로 구현된 부하 저항을 갖는 입력 보호 회로
제1도는 종래 기술의 보호 회로의 회로 구성을 도시한 회로도.
제2도는 종래 기술의 보호 회로의 전압-전류 특성을 도시한 그래프.
제3도는 두 번째 종래 기술의 보호 회로의 회로 구성을 도시한 회로도.
제4도는 세 번째 종래 기술의 보호 회로의 회로 구성을 도시한 회로도.
제5도는 본 발명에 따른 입력 보호 회로 및 내부 회로의 구성을 도시한 회로도.
제6도는 반도체 기판상에 제조된 입력 보호 회로를 도시한 개략 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 10d : 채널 영역
10i, 11ha : 소스 영역 10h, 11hd : 드레인 영역
11a : 내부 회로 11b : 입력 보호 회로
11c : 제1단 인버터 회로 11g : MIS형 트랜지스터
11ga : 소스 노드 11gb : 드레인 노드
11gc : 게이트 11gd : 백 게이트
12 : 패드 13 : 외부도선
14 : 접지 단자
본 발명은 반도체 집적 회로 장치에 관한 것으로, 특히 입력 보호 회로를 갖는 반도체 집적 회로 장치에 관한 것이다.
다수의 MOS(금속 산화물 반도체) 전계 효과 트랜지스터는 집적 회로를 조합하여 형성하고, 이 집적 회로는 MOS 전계 효과 트랜지스터의 선택적 스위칭 동작을 통해 타스크를 달성한다. MOS 전계 효과 트랜지스터는 그 게이트 전극에 인가된 전위 레벨에 따라 온 상태와 오프 상태 사이에서 스위치된다. 게이트 산화막은 게이트 전극을 채널 영역으로부터 전기적으로 분리시키고, 게이트 전극에서의 전위 레벨은 게이트 산화막을 가로지르는 정전 유도를 통해 채널 도전성을 변화시킨다. 그러므로, 얇은 게이트 산화막이 바람직하고, 표준 MOS 전계 효과 트랜지스터의 게이트 산화막은 수백 옹그스트롬 두께 정도이다.
게이트 산화막은 표준 전기 신호의 전위 변화에 견디기에 충분히 두껍다. 그러나, 정전 서지(surge)가 게이트 전극에 도선을 통해 가해질 때, 얇은 게이트 산화막은 파손되지 쉽다.
유전 브레이크다운으로부터 게이트 산화막을 보호하기 위해, 입력 보호 회로는 집적 회로내에 결합되고 MOS 전계 효과 트랜지스터가 정전 서지에 대항하는 것으로 기대된다.
제1도는 제1단 인버터 회로(1)에 관련된 보호 회로의 전형적인 예를 도시한 것이다. 제1단 인버터 회로(1)은 반도체 칩(2) 상에 제조된 직접 회로의 일부를 형성하고, 정전력 전압선 Vdd와 접지선 GND 사이에 결합된 p채널 중진형 MOS 트랜지스터(1a)와 n채널 중진형 MOS 트랜지스터(1b)의 직렬 구성에 의해 구현된다.
종래 기술의 보호 회로(3)은 2개의 저항(3a 및 3b)와 n채널 중진형 MOS 트랜지스터(3c)를 포함한다. 저항(3a)는 패드와 p채널/n채널 중진형 MOS 트랜지스터(1a 및 1b) 사이에 접속하고, 다른 저항(3b) 및 n채널 중진형 MOS 트랜지스터(3c)는 패드(4)와 접지 단자(5) 사이에 직렬로 접속된다. n채널 중진형 MOS 트랜지스터(3c)의 게이트 전극은 그 소스 노드와 그에 따라 접지단자(5)에 접속된다.
패드(4)는 외부 도선(도시 안됨)에 접속되고 저항(3a)를 통해 외부 도선으로부터 제1단 인버터 회로(1)로 전기 신호를 전달한다. 이 전기 신호는 전위 레벨을 좁은 범위내에서 스윙하고, 접지 전압은 n채널 중진형 MOS 트랜지스터(3c)를 오프 상태로 유지한다. 이러한 이유로, 전기 신호는 저항(3a)를 통해 전달되고 제1단 인버터 회로(1)을 스위치한다.
외부 도선이 충전체와 접촉하게 될 때, 정전 서지는 외부 도선을 통해 패드(4)에 가해진다. 이러한 상황에서, 종래 기술의 보호 회로(3)은 다음과 같이 동작한다. 정전 서지는 저항(3b)를 통해 전달되고, n채널 중진형 MOS 트랜지스터(3c)의 드레인 영역에 도달한다. 정전 서지는 공핍층을 드레인 영역으로부터 채널 영역내로 연장시키고, 공핍층은 결국 드레인 영역과 소스 영역 사이에서 채널 영역을 브릿지한다. 펀치 쓰루우 현상이 일어나고, 채널 영역이 부저항 영역으로 들어간다. 이러한 이유로, n채널 중진형 MOS 트랜지스터(3c)는 이후 펀치 쓰루우 트랜지스터라고 한다. 결과적으로, 채널 저항은 거의 0으로 되고 n채널 중진형 MOS 트랜지스터(3c)는 정전 서지를 접지 단자(5)로 전달한다. 저항(3a)는 정전 서지의 전달에 지연을 유발시키고, 정전 서지는 n채널 중진형 펀치 쓰루우 트랜지스터(3c)를 통한 방전 전에 n채널/p채널 MOS 트랜지스터(1a 및 1b)의 게이트 전극에 전혀 도달하지 않는다.
제2도는 종래 기술의 보호 회로(3)의 전압-전류 특성을 도시한 것이다. n채널 중진형 펀치 쓰루우 트랜지스터(3c)와 저항(3b)는 플롯 PL1과 PL2를 각각 트레이스하고, 펀치 쓰루우는 n채널 중진형 펀치 쓰루우 트랜지스터(3c)가 플롯 PL1상의 영역 NR에서 동작하게 한다. 저항(3b)는 n채널 중진형 펀치 쓰루우 트랜지스터(3c)의 동작점을 결정할 뿐만 아니라 펀치 쓰루우 트랜지스터(3c)의 파손을 방지하도록 n채널 중진형 펀치 쓰루우 트랜지스터(3c)를 통과하는 전류를 제한한다.
저항(3b)는 일반적으로 반도체 칩(2) 내에 형성된 폴리실리콘 스트립 또는 불순물 영역에 의해 구현되고, n채널 중진형 MOS 트랜지스터(3d)는 제3도에 도시한 바와 같은 부하 소자에 유용하다. 제3도에서, n채널 중진형 MOS 트랜지스터(3d)의 게이트 전극은 저항(3e)를 통해 정전력 전압선 Vdd에 접속되고, n채널 중진형 MOS 트랜지스터(3d)는 항상 턴 온된다. n채널 중진형 MOS 트랜지스터(3d)의 백 게이트는 접지 단자(5)에 접속된다. 패드(4)는 n채널 중진형 MOS 트랜지스터(3d)의 채널 영역을 통해 n채널 중진형 펀치 쓰루우 트랜지스터(3c)의 드레인 영역에 접속되고, n채널 중진형 MOS 트랜지스터(3d)의 채널은 부하 저항(3d)로서 기능한다.
다른 종래의 보호 회로에서, n채널 중진형 MOS 트랜지스터(3d)의 게이트 전극은 제4도에 도시한 바와 같이 그 드레인 영역에 접속되고, n채널 중진형 MOS 트랜지스터(3d)의 백 게이트는 접지 단자에 접속된다. 정전 서지가 외부 도선에 가해질 때, 정전 서지는 n채널 중진형 MOS 트랜지스터(3d)의 드레인 노드와 게이트 전극에 전달되고, n채널 중진형 MOS 트랜지스터(3d)의 채널 영역을 통과한다. n채널 중진형 MOS 트랜지스터(3d)의 채널은 정전 서지에 대항하는 저항을 제공하고, 부하 저항(3d)로서 기능한다.
부하 저항은 n채널 중진형 펀치 쓰루우 트랜지스터(3c)에는 필수 불가결한 것이고, 부하 소자는 폴리실리콘 스트립, 불순물 영역 또는 n채널 중진형 부하 트랜지스터(3d)에 의해 구현된다. 그러나, 부하 소자에는 다음과 같은 문제가 생긴다.
폴리실리콘 스트립 또는 불순물 영역이 부하 소자를 형성하면, 부하 소자는 반도체 칩(2) 상에서 넓은 면적을 차지하는데, 왜냐하면 폴리실리콘 및 불순물 영역은 시트 저항이 매우 작기 때문이다.
반대로, n채널 중진형 부하 트랜지스터(3d)는 넓은 면적을 차지함이 없이 정전 서지에 대항하는 큰 채널 저항을 제공한다. 그러나, 정전 서지는 때때로 n채널 중진형 부하 트랜지스터(3d)의 게이트 산화막을 파손시키고 신뢰성이 없다.
그러므로, 본 발명의 중요한 목적은 신뢰성있고 좁은 영역에서 실현되는 입력 보호 회로를 제공하는 것이다.
본 발명자는 이 문제점을 숙고하였고, 접지 전위와 같은 정전위(constant potential)가 n채널 중진형 부하 트랜지스터(3d)의 백 게이트 또는 게이트 전극에 인가된다는 것을 알았다. 이러한 상황에서, 정전 서지가 n채널 중진형 부하 트랜지스터에 도달했을 때, 극도로 큰 전위차가 게이트 산화막에 가로질러 인가되었고 유전 브레이크다운이 일어났다. 본 발명자는 정전 서지가 게이트 절연막의 양측상에 이르게 되면, 게이트 절연막은 유전 브레이크다운으로부터 방지될 것이라는 결론을 내렸다.
이 목적을 달성하기 위해, 본 발명은 정전 서지를 MIS형 부하 트랜지스터의 게이트 전극 및 백 게이트 둘다에 가하는 것을 제안하고 있다.
본 발명에 따르면, 반도체 집적 회로내에 결합된 입력 보호 회로에 있어서, 정전압원에 접속되고 상기 정전압원에 큰 전위를 방전시키기 위한 입력 보호 회로, 및 외부 입력 단자와 상기 입력 보호 트랜지스터 사이에 접속되고, 큰 전위를 게이트 및 백 게이트 둘다에 가하도록 그 소스와 드레인 노드중 한 노드에 접속된 게이트 및 백 게이트를 갖는 금속-절연체-반도체 형 트랜지스터에 의해 구현되는 제1 부하 소자를 포함하는 입력 보호 회로가 제공된다.
본 발명에 따른 반도체 집적 회로 장치의 특징 및 장점은 첨부 도면과 관련하여 이루어진 다음 설명으로부터 보다 분명히 이해될 것이다.
제6도를 참조하면, 본 발명을 실시하는 반도체 집적 회로 장치가 반도체 기판(10) 상에 제조되고, 내부 회로(11a)는 반도체 기판(10) 상에서 입력 보호 회로(11b)와 집적된다. 내부 회로(11a)는 정전력 전압선 Vdd와 접지선 GND 사이에 결합된 제1단 인버터 회로(11c)를 포함하고, 제1단 인버터 회로(11c)는 p채널 중진형 MIS(금속-절연체-반도체) 전계 효과 트랜지스터(11d)와 n채널 중진형 MIS 전계 효과 트랜지스터(11e)의 직렬 구성에 의해 구현된다. 다른 회로 소자가 내부 회로(11a) 내에 포함되지만, 제5도는 이러한 회로 소자를 도시하지 않는다.
반도체 집적 회로 장치는 외부 도선(13)에 접속된 패드(12)를 더 포함하고 내부 신호 IN이 외부 도선(13)을 통해 패드(12)에 공급된다.
입력 보호 회로는 저항(11f) 및 p채널 MIS 부하 트랜지스터(11g)와 n채널 형 MIS 펀치 쓰루우 트랜지스터(11h)의 직렬 조합을 포함한다. 저항(11f)는 패드(12)와 p채널/n채널 중신형 MIS 전계 효과 트랜지스터(11d 및 11e)의 게이트 전극 사이에 접속되고 제1단 인버터 회로(11c)로의 정전 서지의 전달 지연을 유발시킨다.
p채널 형 MIS 부하 트랜지스터(11g)는 패드(12)에 결합된 소스 노드(11g), n채널 형 펀치 쓰루우 트랜지스터(11h)의 드레인 노드에 결합된 드레인 노드(11gh), 드레인 노드(11ga)에 결합된 게이트 전극(11gc) 및 소스 노드(11ga)에 결합된 백 게이트(11gd)를 갖고 있다. n채널 형 MIS 펀치 쓰루우 트랜지스터(11h)는 보통 턴 오프되고, 게이트 전극(11gb)는 p채널 형 MIS 부하 트랜지스터(11g)의 약간 도전성인 채널을 통해 패드(12)에 전기적으로 접속된다. p채널 형 MIS 펀치 쓰루우 트랜지스터(11h)가 온 상태로 남는 동안, p채널 형 MIS 부하 트랜지스터(11g)는 그 도전성 채널을 통과하는 전류에 대항하는 저항을 제공하고 저항 소자로서 기능한다.
반대로, n채널 형 펀치 쓰루우 트랜지스터(11h)는 접지 단자(14)에 결합된 소스 노드(11ha), 소스 노드(11ha)에 결합된 게이트 전극(11hb), 소스 노드(11ha)에도 결합된 백 게이트(11hc) 및 드레인 노드(11gb)에 결합된 드레인 노드를 갖고 있다. 게이트 전극(11hb)에서의 접지 전위는 n채널 형 MIS 펀치 쓰루우 트랜지스터(11h)로부터 도전성 채널을 제거하고, 따라서 소스 노드(11ha)는 드레인 노드(11hd)로부터 전기적으로 분리된다. 그러나 극도로 큰 전위가 n채널 형 MIS 펀치 쓰루우 트랜지스터(11h)의 드레인 노드(11hd)에 인가될 때, 펀치 쓰루우 현상이 일어나고, 공핍층은 드레인 노드(11hd)를 소스 노드(11ha)에 접속시킨다. 결과적으로, n채널 형 MIS 펀치 쓰루우 트랜지스터(11h)는 많은 양의 전류를 접지 단자(14) 내로 흐르게 한다.
제6도는 p채널 형 MIS 부하 트랜지스터(11g)의 구성과 n채널 형 MIS 펀치 쓰루우 트랜지스터(11h)의 구성을 도시한 것이다. 반도체 기판(10)은 p형 도팬트 불순물로 저농도 도핑되고, n형 웰(10a)는 저농도 도핑된 p형 반도체 기판(10)의 표면부에 형성된다. 고농도 도핑된 p형 불순물 영역(10b 및 10c)는 n형 웰(10a)내에 형성되고 채널 영역(10d)에 의해 서로 격설된다. 고농도 도핑된 p형 불순물 영역(10b 및 10c)는 각각 소스 노드(11ga)와 들인 노드(11gh)로서 기능한다. 채널 영역(10d)는 게이트 절연막으로 덮혀지고, 게이트 전극(10f)는 게이트 절연막(10e) 상에 형성된다. 게이트 전극(10f)는 게이트 전극(11gc)에 대응한다. 고농도 도핑된 p형 영역(10b)는 패드(12)에 접속되고, 게이트 전극(10f)는 고농도 도핑된 p형 불순물 영역(10c)에 접속된다.
고농도 도핑된 n형 접촉 영역(10g)는 나아가 n형 웰(10a)내에 형성되고, 패드(12)는 고농도 도핑된 n형 접촉 영역(10g)와 전기적으로 접속된다. n형 웰(10a) 및 나아가, 채널 영역(10d)는 패드(12)에서의 전위 레벨로 바이어스되고 채널 영역(10d)는 백 게이트(11gd)로서 기능한다.
그러므로, p채널 형 MIS 부하 트랜지스터(11g)는 저농도 도핑된 반도체 기판(10) 상에 좁은 면적을 차지하고, 차지 면적은 폴리실리콘 스트립 또는 불순물 영역에 의해 구현된 저항보다 훨씬 좁다. 특히, p채널 형 MIS 부하 트랜지스터(11g)는 p형 채널을 통해 전류를 전달하고, 정공은 전자보다 이동도가 작다. 이러한 이유로, p형 채널은 n형 채널보다 온 저항이 크고, p 채널 형 MIS 부하 트랜지스터(11g)는 n채널 형 MIS 부하 트랜지스터보다 트랜지스터 크기가 작다. n형 웰(10a)가 부가 면적을 필요로 하지만, 전체 면적은 n채널 형 MIS 부하 트랜지스터의 차지 면적을 초과하지 않는다.
고농도 도핑된 n형 불순물 영역(10h 및 10i)는 저농도 도핑된 n형 반도체 기판(10)의 다른 표면 부분내에 형성되고, 채널 영역(10j)는 고농도 도핑된 n형 불순물 영역(10h)을 다른 고농도 도핑된 n형 불순물 영역(10i)로부터 분리시킨다. 고농도 도핑된 n형 불순물 영역(10h 및 10i)는 각각 드레인 노드(11hd) 및 소스 노드(11ha)로서 기능한다.
채널 영역(10j)는 게이트 절연층(10k)로 덮혀지고, 게이트 전극(10m)은 게이트 절연층(10k) 상에 형성된다. 게이트 전극(10m)은 게이트 전극(11hb)에 대응한다.
고농도 도핑된 p형 접촉 영역(10n)은 저농도 도핑된 p형 반도체 기판(10)에 형성되고, 접지 단자(14)에 전기적으로 접속된다. 접지 전위는 저농도 도핑된 반도체 기판(10)을, 나아가 채널 영역(10j)는 바이어스시킨다. 이러한 이유로, 채널 영역(10j)는 백 게이트(11hc)로서 기능한다.
고농도 도핑된 n형 불순물 영역(10h)는 고농도 도핑된 n형 불순물 영역(10c)에 접속되고, 게이트 전극(10m)과 고농도 도핑된 n형 불순물 영역(10i)는 고농도 도핑된 p형 접촉 영역(10n)과 함께 접지 단자(14)에 전기적으로 접속된다.
게이트 절연충(10e 및 10k)는 실리콘 산화물로 형성될 수 있다.
제1단 인버터 회로(11a)가 입력 신호 IN으로 동작하는 동안, 펀치 쓰루우 현상은 n채널 형 MIS 펀치 쓰루우 트랜지스터(11h)에서 일어나지 않고, 패드(12)는 접지 단자(14)로부터 전기적으로 분리된다. 입력 신호 IN은 저항(11f)를 통해 제1단 인버터 회로(11c)에 전달되고, 제1단 인버터 회로(11c)는 그 출력 노드(11i)를 정전력 전압선 Vdd 및 접지 전위선 GND에 선택적으로 접속한다.
외부 도선(13)에 예를 들어 우연히 충전체와 접촉하게 되면, 정전 노드는 패드(12)를 통해 p채널 형 MIS 부하 트랜지스터(11g)에 인가된다.
p채널 형 부하 트랜지스터(11g)의 약간 도전성인 채널은 즉각 정전 서지를 드레인 노드[11gd(10c)]를 통해 게이트 전극[11gc(10f)]로 전달하고, 정전 서지가 소스 노드[11ga(10b)], 백 게이트[11gd(10d)], 드레인 노드[11gb(10c)] 및 게이트 전극[11gc(10f)]에 동시에 인가된다. 이러한 이유로, 게이트 절연충(10e)를 가로 지르는 전위차는 극히 작고, 유전 브레이크다운이 전혀 일어나지 않는다.
정전 서지는 나아가 드레인 노드[11gb(10c)]로부터 n채널 형 MIS 펀치 쓰루우 트랜지스터(11h)의 드레인 노드[11hd(10h)]로 전달된다. 공핍층은 드레인 노드[11hd(10h)]로부터 발생되고, 채널 영역(10h)를 통해 소스 노드[11ha(10i)]로 연장한다. 다음에, 드레인 노드[11hd(10h)]는 소스 노드[11ha(10i)]에 전기적으로 접속되고, 드레인 노드[11hd(10h)]와 소스 노드[11ha(10i)] 사이에 저항은 거의 0으로 된다. 결과적으로, 정전 서지는 접지 단자(14)로 방전되고, 입력 보호 회로(11b)는 제1단 인버터 회로(11c)를 파괴로부터 보호한다.
n채널 형 MIS 펀치 쓰루우 트랜지스터(11h)는 정전 서지를 방전하기 시작하고, 게이트 전극[11gc(10f)]에서의 전위 레벨은 낮아지고, 전위차가 게이트 전극[11gc(10f)]와 백 게이트[11gd(10d)] 사이에서 일어난다. 그러나, n채널 형 MIS 펀치 쓰루우 트랜지스터(11h)는 이미 정전 서지의 전위 레벨을 낮추었고, 정전 서지가 게이트 절연층(10e)를 파괴할 수 없다.
상기 설명으로부터 알 수 있는 바와 같이, 정전 서지가 동시에 MIS 형 부하 트랜지스터의 게이트 전극 및 백 게이트에 동시에 인가되고, 게이트 절연층은 전혀 브레이크다운되지 않는다. 그러므로, 입력 보호 회로(11b)는 신뢰성있고, 반도체 기판의 좁은 면적만을 차지한다.
본 발명의 특정한 실시예가 도시되고 설명되었지만, 다양한 변화 및 수정이 본 발명의 정신 및 범위를 벗어나지 않고서 이루어질 수 있는 것이 명백하다. 예를 들어, n채널 중진형 MIS 전계 효과 트랜지스터가 부하 소자로 유용하다. 이에에서, 소스-드레인 경로는 패드와 펀치 쓰루우 트랜지스터 사이에 결합되고, 게이트 전극과 백 게이트는 드레인에 결합된다. 정전 서지가 게이트 전극 및 백 게이트에 동시에 인가되고, 게이트 절연막은 유전 브레이크다운으로부터 방지된다.
또한, 반도체 집적 회로 장치는 각각 외부 도선에 관련된 본 발명에 따른 다수의 입력 보호 회로를 가질 수 있고, 입력 신호는 NAND 게이트 또는 NOR 게이트와 같은 다른 논리 게이트에 공급될 수 있다.

Claims (7)

  1. 정전압원(14)에 접속되고 큰 전위를 상기 정전압원(14)에 방전하기 위한 입력 보호 트랜지스터(11h), 및 외부 입력 단자(12/13)과 상기 입력 보호 트랜지스터(11h) 사이에 접속된 제1 부하 소자를 포함하는, 반도체 집적 회로 내에 결합된 입력 보호 회로(11b)에 있어서, 상기 제1 부하 소자는 상기 큰 전위를 게이트(11gc)와 백 게이트(11gd) 둘다에 인가하도록 그 소스와 드레인 노드(11ga/11gb) 중 하나에 접속된 상기 게이트(11gc) 및 상기 백 게이트(11gd)를 갖는 금속-절연체-반도체 형 트랜지스터(11g)에 의해 구현되는 것을 특징으로 하는 입력 보호 회로.
  2. 제1항에 있어서, 상기 금속-절연체-반도체 형 트랜지스터는 상기 백 게이트(11gd)로서 기능하는 채널 영역(10d)를 갖고, 상기 소스 노드(11ga)와 상기 드레인 노드(11gh) 사이의 상기 채널 영역 내에 p형 채널을 생성하는 것을 특징으로 하는 입력 보호 회로.
  3. 제2항에 있어서, 상기 게이트(11gc) 및 상기 백 게이트(11gd)는 각각 상기 드레인 노드(11gb) 및 상기 소스 노드(11ga)에 접속되고, 상기 입력 보호 트랜지스터(11h)는 상기 큰 전위가 상기 소스 노드(11ga)에 인가되기 전에 상기 금속-절연체-반도체 형 트랜지스터(11g)로 하여금 상기 채널 영역(10d) 내에 도전성 채널을 생성하게 하도록 턴 오프되는 것을 특징으로 하는 입력 보호 회로.
  4. 제1항에 있어서, 상기 입력 보호 트랜지스터(11h)는 상기 큰 전위가 상기 소스 영역과 상기 드레인 영역 중 하나에 인가될 때 펀치 쓰루우 현상을 통해 전기적으로 접속되는 소스 영역(10i/11ha) 및 드레인 영역(10h/11hd)를 갖는 것을 특징으로 하는 입력 보호 회로.
  5. 제1항에 있어서, 상기 입력 보호 트랜지스터는 상기 큰 전위의 존재시에 펀치 쓰루우 현상을 통해 그 드레인 노드를 그 소스 노드에 전기적으로 접속시키도록 동작하는 n채널 MIS형 펀치 쓰루우 트랜지스터(11h)에 의해 형성되고, 상기 정전압원(14)는 상기 n채널 MIS형 펀치 쓰루우 트랜지스터의 상기 소스 노드(11ha)에 접지 전위를 공급하는 것을 특징으로 하는 입력 보호 회로.
  6. 제1항에 있어서, 입력 회로로의 상기 큰 전위의 전달을 시간 지연시키도록 상기 외부 입력 단자(12/13)과 상기 반도체 집적 회로의 일부를 형성하는 상기 입력 회로(11c) 사이에 결합된 제2 부하 소자(11f)를 더 포함하는 것을 특징으로 하는 입력 보호 회로.
  7. 제6항에 있어서, 상기 제2 부하 소자(11f)는 저항에 의해 구현되는 것을 특징으로 하는 입력 보호 회로.
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