TW295717B - - Google Patents
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- 108091006146 Channels Proteins 0.000 claims description 40
- 239000013078 crystal Substances 0.000 claims description 29
- 239000004065 semiconductor Substances 0.000 claims description 23
- 230000005611 electricity Effects 0.000 claims description 9
- 239000012212 insulator Substances 0.000 claims description 5
- 230000005540 biological transmission Effects 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 108010075750 P-Type Calcium Channels Proteins 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 claims description 2
- 239000000443 aerosol Substances 0.000 claims 1
- 238000007599 discharging Methods 0.000 claims 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims 1
- 239000010931 gold Substances 0.000 claims 1
- 229910052737 gold Inorganic materials 0.000 claims 1
- 229910052594 sapphire Inorganic materials 0.000 claims 1
- 239000010980 sapphire Substances 0.000 claims 1
- 239000012535 impurity Substances 0.000 description 12
- 239000000758 substrate Substances 0.000 description 10
- 230000005669 field effect Effects 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 2
- 230000002079 cooperative effect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 101100518501 Mus musculus Spp1 gene Proteins 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 210000003000 inclusion body Anatomy 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 239000000344 soap Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000009834 vaporization Methods 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
- 239000006200 vaporizer Substances 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
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Description
A7 B7 經濟部中央標準局員工消费合作杜印裝 五、發明説明(') 發明領域 1 本發明偽有關於一種半導體積體電路裝置,且較待別 地,傜有關一種具有輸入保護電路之半導體積體電裝置。 相關技術說明 大多數MOS (金屬氧化物半導體)場效電晶體組合形成 一積體電路,而該積體電路透過該等MGS場效電晶體之選 擇性開關動作以達成任務。Μ 0 S場效電晶體傜依施加於其 閘極上之電位準位而開關於開钱.狀態與關閉狀態之間。 在電氣上,閘極氣化物膜隔絶閘極與通道區,閘極之電位 準位透過跨於該閘極氣化物.膜之靜電威應變化該通道之 電導。因此,企望一種薄型閘極氧化物膜,而標準令MOS 場效電晶體之閘極氧化物膜傜數百埃(i )厚。 該閘極氣化物膜太厚,以致抵抗了標準電氣信號之電 位變化。然而,當靜電湧波(S u r g e )透過引線施加於該閘 極時,該薄型閘極氧化物膜易於崩潰。 為防止該閘極氣化物膜介質崩潰,一種結合於積體電 路中之輸入保護電路被企盼使該等Μ 0 S場效電晶體抗拒 該靜電湧波。 圖1示出一结合於第一级反相器電路1之保護電路典型 實例。該第一级反相器電路1形成一部分之製造於一半 導體晶M2上之積體電路,且藉由連接於一正電源電壓線 V d d與一接地線G N D間之ρ通道加強型Μ 0 S電晶體1 a與一 η 通道加強型Μ 0 S電晶體1 b所串聯而成。 習用保護電路3包含兩個電阻3a與3b,以及一 π通道加 ---------裝-- (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X 297公釐) 經濟部中央標隼局員工消費合作杜印裝 2Q5717 A7 B7五、發明説明(> ) ί 強型Μ 0 S電晶體3 C。該電阻3 a傜連接於一焊ώ ( p a d )與該 等P通道/ n通道加強型Μ 0 S電晶體1 a及1 b之間,而S —電 胆3 b與該η通道加強型Μ 0 S電晶體3 C則串聯連接於該焊墊 4與接地終端5之間。該η通道加強型Μ 0 S電晶體3 C之閘極 傜連接至其源極節點以及接地终端5。 該焊墊4連接至一外部引線(未圖示)以及透過電阻3 a 自該外部引線傳送一電氣信號至第一级反相器電器1。 該電氣信號之電位準位在一窄範《.圍内擺動,以及接地電 壓維持該η通道加強型Μ 0 S電晶體3 C於關閉(0 F F )之狀態 中。基於此因,該電氣信號透過電阻3 a傳送且開關該第 一级反相器電路1。 當該外部引線與一帶電體(Charged body)接觸時,一 靜電湧波透過該外部引線施加至焊墊4。於此情況中,該 習用保護電路3動作如下:該靜電湧波透過電阻3 b傳送而 抵達該η通道加強型Μ 0 S電晶體3 C之洩極區,該靜電湧波 使空乏層(depletion layer)自該洩極區延伸人通道區, 且最终地,該空乏區連接了在該洩極區與該源極區間之 通道區,衝穿現象(punch through phenomenon)於是發 生,使該通道區進入負阻值區。其於此因,在上文中令該η 通道加強型Μ 0 S電晶體3 C可稱為”衝穿電晶體”。結果,該 通道之阻值約為〇,於是該η通道加強型Μ 0 S電晶體3 C傳送 靜電湧波至接地終端5。該電阻3 a延遲了該靜電湧波之 傳送,且該靜電湧波在透過該η通道加強型衝穿電晶體3 C 放電之前幾乎到達該等η通道/Ρ通道M0S電晶體la與lb。 -4 - ---------I-- (請先閱讀背面之注意事項再填寫本頁) -5 本紙張尺度適用中國國家標準(CNS ) Λ4規格(2丨OX 297公釐) 五、發明説明( 圖 通 A7 B7 之 3 阻 電 及 路3C 電體 護晶 保電 用穿 習衝 該型 述強 描加 道 該 ο 獻 特 之 .流 電 應 對 壓 及 L p 線 以 地 別 分 體 晶 繪電 描穿 穿 而 該 使 象 現 内 之 區 R N 之 上 1-- L P 線 於 業 作 衝但 型不 強3b 加阻 道電 通該 流. 制 限衝 且該 而止 點防 業以 作流 之電 C . 3 之 體3C 晶體 電晶 穿電 衝穿 型衝 強型 加強 道加 通道 η 0 該ηΐ 定該 確經 ΛΖ 方 成 形 由 。 常 毀經 摧3b 被阻 c S .體該 晶然 電雖 穿 條 長中 Tr 3 矽 聚 之 中 2 片 晶 體 導 圖 如 是 但 置 設 來 區 質 雜 或 (請无閲讀背面之注意事項再填寫本頁) -裝 示 所 之 件 元 載 負 為 作 可 d 3 體 晶 電 np ο Μ 型 強 Π δ 道 通 阻 電 一 過 透 極 閘 之 d 3 體 晶 電 S ο Μ 型 強 加 道 通 Π 該 中 3 圖 or 體晶 晶電 1¾ S 霄 ο s Μ Mo型 型強 強加 加道 道通 通1 該 且的 d,通 d V 導 線啓 壓開 電像 源均 電間 正時 至有 接所 連於 G d 3 3 該 訂 體 該 至 接 50連 端區 終道 地通 接之 至3d 接體 連晶 俗電 極0S 閘彳 面 背 之 型 強 加 道 通 負 區該 極同 洩如 之作 3 動 體即 晶道 電通 穿之 β d 8 3 型體 墊 焊 該 該 過 透 係 強 加 道 通 晶 電 S ο Μ 型 強 加 道 通 η 該 而 因
S 戟 UE 經濟部中央標準局員工消費合作社印製 中 路 電 護 保 之 術 技 用 習Μ0 一 型 另強 於加 道 體 晶 電 區 極 洩 其 圖至 如接 ’連 傜 極 閘 之 該 通該 及 以 示丨 所 之 中 型 強 加 道 通 外 於 加 施 波M0 湧型 電強 靜力 當道 之時 d 3 線 髏引 晶 lyml 體 晶 電 體 晶 供 提 道 Mo© 型之 d 強 3 加體 道晶 極 洩 之 接_且 連被, 係㈤® ilSI 電與 srlfli 背^胄 該 ο 區 道 通 之 強 加波 道湧 通電 1 靜 該 抗 抵 以 阻 電 型 當 端通 通 電負 S ,、 ο 該 作 本紙張尺度適用中國國家標準(CNS ) Λ4規格(2丨0X 297公釐) 五、發明説明(4 Μ Β7 可 不 阻 tymj 載 負 之 C 3 體 晶 電 穿 衝 型 強 加 道 通 ο Π 3 該 阻於 電用 載 通Γ η 中 或件 區元 質載 雜負 、該 條於 長 ’ 矽 聚 由 係 件 元 截 負 該 且 而 體 晶 〇 電題 載問 負列 的型下 缺強遇 或加遭 而 然 ο 置 設 來 聚片 為晶 因體 則導 件半 在 元件 ^^, I 元 負ί 該If 負 成 形,1¾ 區小 質太 雜阻 或電 條面 長平 矽I之 聚區 以質 若雜 與 道 通 之 大 較 供 提 D 3 '體 晶 r 電 0 -UU 負 型 •mi 強 0 加 域道 區通 1 的 廣 較地 據對 佔相 將 該 域 區 的 廣 較 據 佔 會 不 而該 波壞 湧破 電會 靜候 該時 抗有 抵波 來湧 阻電 電靜 而 然 體 晶 電 戟 負 型 強 加 道 通 之 區 窄 較 以 且 靠 可 1— 種 1 〇 供 的Μ 靠 傜 可 的 不 目 係 要 以 主 所 之 , 明 模 日 化述* 氧概此 極明因 閘發 施 位 gE spsr 定 之 位 電 地 接 如 fen 示 掲 。且 路題 電問 護該 保知 入認 輸者 之明 施發 實本 域 體該 晶逹 電抵 钱 皮 1ΛΓ 負湧 型電 強靜 加當 道中 通 ηϊ形 該情 於此 加於 極 閘 或 極 閘 面 背 之 體 晶 電 載 負 型 強 加 道 通 ---------裝— (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作杜印製 潰 崩 質 介 一,電 時生 膜 物 化 氣 極 閘 該 於 跨 横 施 被 差 位 電 之 大 極 發絶 而極 ’閘 入 導 被 波 勇 ',/1 電 靜 若 定 認 者 明 發 本 百 側此 兩成 之達 膜為 緣 該 體 晶明 電發 載本 負依 型 的之 提 於 加 。施 潰波 崩湧 質電 介靜 於一 免將 將出 膜提 緣明 絶發 極本 閘’ 極 閘 面 背 及 極 閜 保 入 輸 之 中 路 體 積 澧 BH 導 半 於 合 結 本紙張尺度適用中國國家標皁(CNS ) Λ4規格(2〗〇X 297公釐) 五、發明説明(r 路將 ?| <二 pr 方 護用 A7 B7 晶 電 .護 保 入 輸 之源 源壓 壓電 電定 定述 一 上 至至 接電 連放 一 位 :電 大 含 包 體 第 1 及 以 載 負 體之 晶點 電節 護掻 保S 入及 輸源 述其 上於 與接 端連 終 一 入與 輸極 部閘 外一 1 有 於具 接一 連由 偽且 件間 元之 該 使 成 置 設 所 體 晶 〇 電極 型閛 體面 導背 半該 物與 緣極 絶閘 屬該 金於 之加 極施 閘位 面電 背大 合 結 由 將 點 優 與 性 特' 之、 路 電 體 積 體 導 半 之 明 述發 簡本 式依 圖 護保 解保術 理術技 於技用 易用習 較習出 現出示 呈示 而’ 明 說 列 下 之 圖圖圖 附 表 圖圖 路線 電曲! 1 係偽 中 其 •’對 態相 形壓 路電 電之 之路 路電 電護 態 形 路 電 之 路 電 護 保 術 技 用 習 二 第 出 示 圖 路 ·, 8 蜀 性一 特偽 之 3 流圖 電 態 形内 路一 電與 之路 Be 電護 護保 保入 術輸 技一 用明 習發 二本 第依 出出 示 示 圖圖 路路 lyml E ^ϋτ^Ν1 1 偽俗 4 5 圖圖 之 明 發 態丨 本 4Π. Β ; 形Κ3明施 Α說實 ΛΜ 6, 之 。施圖 路6#路實照 電圖電佳參 部護較 圖 以 及 示 保 入 输 之 上 板 基 體 導 半 1 於 造 製 出 造 製 係 置 裝 路 電 體 積 體 導 半 ---------裝-- (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾準局貝工消費合作社印製 於一半導體基板10之上,以及一内部電路11a與一輸入保 護電路lib整合於該半導體基板10上。該内部電路11a包 含一連接於一正電源電壓線Vdd與一地線GND間之第一级 反相器電路11c,且該第一级反相器電路Uc俗藉由串聯 一 P通道加強型MIS (金屬絶緣物半導體)場效電晶體lid 與一 η通道加強型MIS場效電晶體lie而設置成。雖然其 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 經濟部中央標準局員工消費合作杜印聚 A7 ___B7 五、發明説明(t ) 他電路零件結合於該内部電路11a中,但是圖5現在只 示出該内部電路之零件。 該半導體積體電路裝置尚包含:一焊墊12,連接至一外 部引線1 3,且一輸入信號I N透過該外部引線1 3供應至該焊 墊1 2。 該輸入保護電路包含一電阻Ilf以及一 P通道型MIS負 載電晶體i 1 g與一 η通道型Μ I S衝穿電晶體1 1 h之串聯組合。 該電阻Ilf傜連接於該焊墊12與筚P通道/ N通道加強型MIS 場效電晶體1 Id及1 1 e之閘極之間,且導入時間延遲於一靜電 湧波至該第一级反相器電路11 c之傳送中。 該Ρ通道型Μ I S負載電晶體U g具有:一連接至該焊墊1 2 之源極節點1 1 g a , —連接至η通道型衝穿電晶體1 1 h之洩 極節點1 1 g b,一連接至該洩極節點1 1 g b之閘極1 1 g c以及 一連接至該極節點1 1 g a之背面閘極1 1 g d。該η通道型Μ I S 衝穿電晶體1 1 h傜時常關閉,而該閘極1 1 g c在電氣上俗透 過該P通道型MIS負載電晶體llg之一微導通之通道而連 接至焊墊12。當該η通道型MIS衝穿電晶體Uh保持在開 啓狀態(ο η - s t a t e )時,則該p通道型Μ I S負載電晶體1 1 g提 供一電阻以胆擋電流流經其導通通道而當作一電阻元件。 另一方面,該η通道型衝穿電晶體1 1 h具有:一連接至一 接地終端1 4之源極節點11 h a,一連接至該源極節點11 h a 之閘極1 1 h b , —背面閘極1 lh c亦連接至該源極節點1 1 h a 以及一連接至洩極節點1】g b之洩極節點1 1 h d。在該閘極 1 1 h d處之接地電位從該η通道型Μ I S衝穿電晶體1 1 h移去 -8 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) I 1- -. { —^1 - In —^κ - ^士I- I........ - —- 1^1 m I 5 、v6 (請先閱讀背面之注意事項再填寫本頁) 2^5717 A7 經滴部中央樣準局員工消費合作社印製 B7五、發明説明(7 ) 導通通道,因此,在電氣上該源極節點llha俗與該洩極節 點1 1 hd隔離的。然而,當一極大之電位被施加至該η通道型 Μ I S衝穿電晶體1 1 h之洩極節點1 1 h d ,衝穿現象發生,且一 空乏層連接該洩極節點1 1 h d至源極節點1 1 h a,。結果,該 η通道Μ I S衝穿電晶體1 1 h充許大量電流流入該接地终端 1 4内。 圖6描述該p通道型Μ I S負載電晶體1 1 g之結構以及該η 通道型Μ I S衝穿電晶體1 1 h之結構該半導體基板1 G係微 摻雜以一 P型雜質之不純物,而一 η型井(n-type well)10a 則形成於經徹摻雜P型之該半導體基板10之表面部分。 重摻雜P型不純物區域1 Q b與1 0 c傜形成於該η型井1 0 a之 中,且由一通道區域l〇d來相互隔開。該等重摻雜p型不 純物區域1 Q b與1 Q c分別當作該源極節點1 1 g a與洩極節點 1 1 g b。該通道區域1 0 d偽以一.鬧極絶緣膜1 0 e覆蓋,而一 閘極1 0 f則形成於該閘極絶緣膜1 0 e之上。閘極1 Q f係相 對應於閘極1 0 g c。該重摻雜p型區域1 0 b像連接至焊墊1 2 , 而閘極1 Q f則連接至該重摻雜P型不純物區域1 〇 c。 一重摻雜η型接觸區進一步形成於該η型井10a之中,且 在電氣上,該焊墊12連接至該重摻雜η型接觸區lGg。所 以該η型井1 Q a與該通道區域1 Q d由焊墊1 2之電位準位偏 壓,且該通道區域1 〇 d作為背面閘極1 1 g d。 因此,該P通道型MIS負載電晶體llg在該微摻雜半導體 基板1 0之上佔有較窄之區域,且該佔據區域亦較窄於由 一聚矽長條或一不純物區所設置之電阻。特別地,該P通 ---------裝-- (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X 297公釐) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(2 ) . ί 道型MIS負載電晶體llg透過該ρ型通道傳送電流,而電洞 (h ο 1 e s )之移動率(m 〇 b i 1 i t y )較小於電流。基於此因,該 P型通道之内電阻較大於一 η型通道,且該ρ通道型MIS負 載電晶體1 1 g之電晶體大小較小於一 η通道型Μ I S負載電 晶體,即使該η型井1 0 a需要一額外之區域,但全部區域不 會超過一 η通道型Μ I S負載電晶體之佔有區域。 重摻雜η型不純物區lGh與10i傜形成於該微摻雜ρ型半 導體基板10之另一表面部分中,以及一通道區lOj分隔該 重摻雜η型不純物區10h與另一重摻雜η型不純物區10io 該等重摻雜η型不純物區1 Q h與1 G i之分別地作為洩極節 點1 1 h d與源極節點1 1 h a。 通道區1 (U傜由一閘極絶層1 〇 k所覆蓋,以及一閘極1 0 πι 形成於該閘極絶緣層1 Q k之上。該閛極1 Q in俗相對應於閘 極 1 1 h b 0 . 一重摻雜P型接觸區1 D η形成於該微摻雜ρ型半導體基 板10之中,且在電氣上連接至接地終端14。該徹摻雜半 導體基板10與該通道區l〇j偏壓於該接地準位。基於此 因,該通道區1 〇 j作為背面閘極1 1 h c。 該重摻雜η型不純物區10h偽連接至該重摻雜ρ型不純 物區l〇c,且在電氣上,該閘極10m與該重摻雜η型不純物 區1 0 i以及該重摻雜Ρ型接觸區1 0 η —起連接至該接地終 端1 4 〇 該閛極絶緣層1 〇 e與1 Q k可由矽氣化物形成。 當第一级反相器電路1 1 a作業於該輸入信號Ο時,並無 -1 0 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) •n *^n ml— n I- - n mu n^i —< US-5 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 Μ Β7五、發明説明(?) 衝穿現象發生於該η通道型Μ I S衝穿電晶體1 1〖,在電氣上, 該焊墊1 2與該接地終端1 4隔離。該輸入信號I Ν俗透過該 電阻Ilf傳送至該第一级反相器電路11c,而該第一级反 相器電路11c選擇性地連接其輸出節點lli至該正電源電 壓線V d d以及該接地準位線G N D。 藉一實例,若該外部引線13係不經意地與一帶電體接 觸,一靜電湧波會透過焊墊1 2施加於該p通道型Μ I S負載 電晶體llg。 該P通道型負載電晶體1 1 g立即透過洩極節點1 1 g Μ 1 〇 C ) 傳送該靜電湧波至閘極1 1 g c ί 1 G f ),且同時地,該靜電湧 波被施加於源極節點1 1 g a ( 1 0 b ),背面閘極1 1 g d ( 1 0 d ),洩 極節點1 1 g b ( 1 0 c )以及閘極1 1 g c ( 1 0 f )。基於此因,跨於 閘極絶緣靥(1 0 e )之電位差很小,因而電介質崩潰不會發生。 該靜電湧波進一步從洩極節點llgb(lOc)被傳送至該η 通道型Μ I S衝穿電晶體1 1 h之洩極節點1 1 h d ( 1 (] h )。一空 泛層自洩極節點llhd(lQh)生成,且透過通道區10h延伸 至源極節點1 1 h a ( 1 0 i h然後,在電氣上,該洩極節點1 1 h d (1 〇 h )連接至源極節點1 1 h a ( 1 Q i),且該洩極節點1 1 h d ( 1 0 h ) 與該源極節點1] h a ( 1 0 i )間之電阻變成約等於零。結果, 該靜電湧波放電至接地终端1 4,而該輸入保護電路1 1 b防 止第一级反相器電路lie被摧毀。 當該η通道型Μ I S衝穿電晶體1 1 h開始放電該靜電湧波 時,在閘極1 1 g c ( 1 0 f )之電位準位降低,而在該閘極1 1 g c (1 〇 f )與背面閘極1 1 g d (】0 d )間發生一電位差。然而,該η -1 1 - ---I nn II . Hi HI In i n n ^in 1^1 - r 0¾-5 (請先閱讀背面之注意事項再填寫本頁) 本紙伕尺度適用中國國家標準(CNS ) Λ4規格(210X297公釐) A7 B7 五、發明説明(V。) i 通道型Μ I S衝穿電晶體1 1 h己拉下該靜電湧波!έ電壓準位, 因而該靜電湧波無法摧毀閘極絶綠膜1 〇 e。 由上述說明可理解,該靜電湧波同時施加於該MIS型負 載電晶體之閘極與背面閘極,而該閘極絶緣膜卻幾乎不會 崩潰。因此,該輸入保護電路lib係可靠的,且只佔有該 半導體基板之較窄區域。 雖然已b示及說明本發明一特殊實施例,但熟悉於本 技術者應了解到,各種改變與修飾傜可行且不會背離本 發明之精神與領域。例如,一 η通道加強型Μ I S場效電晶 體可用為該負載元件,於此例中,該源極至洩極之路徑可 連接於該焊墊與該衝穿電晶體之間,而該閘極與背面閘 極則連接於該洩極。若一靜電湧波被同時施於該閘極與 背面閘極,該閘極絶緣膜可避免電介質崩潰。 而且,依本發明,一半導體積體電路可具備許多數分別 與外部引線結合之輸入保護電路,且該輸入信號可施加 於S —諸如一 NAND(非及)閘或一 NOR (非或)閘之遢輯蘭。 ---------装-- (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裝 -12- 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X297公釐)
Claims (1)
- A8 B8 C8 D8 修正 補充 申請專利範圍 第85101 527號「具有P通道MIS型霣晶醱負載《阻之輪入保 護霣路」專利案申覆軎 (85年9月1〇修正) 申請專利範圍 ^^1 —^1 ^^^1 nn n^i - -In I I n^— HI 、一-6J (請先閲讀背面之注意事項再填寫本頁) L . 一種輸入保護電路(1 1 b ),結合於一半導體癩體電路 中,含有: 一輸入保護電晶體(1 1 h ),連接至一定電壓源(1 4 )用 以放電一大電位至上述定電壓源(14);以及 一第一負載元件,連接於一外部輸入终端(12/13)與 上述輸入保護電晶體(1 1 h )之間,其特歡係: 上述第一負載元件傜由一金屬絶緣物半導體型之電' 晶體(llg)所設置,該金屬絶緣物半導體型電晶體具有 一閘極(1 1 g c )與一背面閛.極(1 1 g d ),連接至其源極與 洩極節點(llga/llgb)之一,以施加上述大電位至上述 閘極(1 1 g c )與上述背面閘極(1 1 g d )二者。 如申請專利範圍第1項之輸入保護電路,其中上述金靥 絶緣物半導體型電晶體具有一通道區(l〇d)作為上述 背面閘極(llgd),且産生一 P型通道於上迷源極節點(llga) 與上述洩極節點(1 1 g b )間之上述通道區(1 0 d )内。 經濟部中央標隼局員工消費合作社印繁 I.如申請專利範圍第2項之輸.入保護電路,其中上述閘極 (1 1 g c )與上逑背面閘極(1 1 g d )係分別連接至上述洩極 節點(llgb)與上述源極節點(llga),且上述輸入保護 電晶體關閉以允許上述金屬絕綠物半導體型電晶體 (llg)在上述大電位施加於上述極節點(llga)之前産 生一導電性通道於上述通道區(10d)之中。 1.如申請專利範圍第1項之輸入保護電路,其中上述輸入 保護電晶體(1 1 h )具有一源極區(1 0 i / 1 1 h a )與一洩極 區(10h/llhd),當上述大電位施加於上述源極區與上 述洩極區時,透過衝穿現象而電氣連接。 >.如申請專利範圍第1項之输入保嫌霣路,其中上述輸入保護霣晶 «傜由一 η通道MIS (金颸絕綠物半導體)型衝穿霉晶體(llh)所形 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 六、申請專利範圍 -i 成而 作 動 之 體 晶 電 該 A8 B8 C8 D8 在 存 位 電 大 極 源 其 至 點 節 極 洩 其 接 a 氣 點 象電 現定 穿述 衝上 ',過及 透以 時, 晶 電 穿 型 S I Μ 道 通 η 述 上 至 位 電 〇 地a) 接lh 一(1 應極 供源 4)述 (1上 源之 壓體 路 gml 護 保 入 輸 之 項 含 2 包(1 尚端 ’终 入 輸 部 外 述 上 於 接 第連 圍), 範If 利(1 專件 請元 申載 如負 二 第 與 中 以之 ),送 1C傳 (1之 路路 電電 入入 輸輸 之述 路上. 電至、 體位 積電 體大 導述 半上 述於 上遲 分延 .部間 成時 形入 一 導 二 第 述 上 中 其 路 電 0 護置 保設 入所 輸阻 之電 項一 6 Ϊ. 第俗 圍 } 範If 利(1 專件 請一兀 申載 如負 (請先閲讀背面之注意事項再填寫本I) -裝· 訂 泉 經濟部中央標準局員工消費合作社印裝 本紙張尺度適用中國國家榡準(CNS ) A4規格(210X297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7046487A JP2874583B2 (ja) | 1995-02-10 | 1995-02-10 | 半導体装置の入力保護回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW295717B true TW295717B (zh) | 1997-01-11 |
Family
ID=12748576
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW085101527A TW295717B (zh) | 1995-02-10 | 1996-02-07 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5760630A (zh) |
JP (1) | JP2874583B2 (zh) |
KR (1) | KR0174235B1 (zh) |
TW (1) | TW295717B (zh) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR960015900A (ko) * | 1994-10-06 | 1996-05-22 | 반도체 장치 및 그 제조방법 | |
US6469325B1 (en) * | 1996-11-07 | 2002-10-22 | Hitachi, Ltd. | Semiconductor integrated circuit device and its manufacture |
JPH10288950A (ja) * | 1997-04-14 | 1998-10-27 | Casio Comput Co Ltd | 液晶表示装置 |
JP2959528B2 (ja) * | 1997-06-09 | 1999-10-06 | 日本電気株式会社 | 保護回路 |
US6191633B1 (en) * | 1997-09-12 | 2001-02-20 | Nec Corporation | Semiconductor integrated circuit with protection circuit against electrostatic discharge |
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1995
- 1995-02-10 JP JP7046487A patent/JP2874583B2/ja not_active Expired - Lifetime
-
1996
- 1996-02-07 TW TW085101527A patent/TW295717B/zh active
- 1996-02-09 US US08/599,352 patent/US5760630A/en not_active Expired - Fee Related
- 1996-02-10 KR KR1019960003257A patent/KR0174235B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JPH08222643A (ja) | 1996-08-30 |
KR960032721A (ko) | 1996-09-17 |
US5760630A (en) | 1998-06-02 |
JP2874583B2 (ja) | 1999-03-24 |
KR0174235B1 (ko) | 1999-02-01 |
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