CN103151347A - Esd保护电路及包括esd保护电路的半导体设备 - Google Patents

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CN103151347A CN2012105058565A CN201210505856A CN103151347A CN 103151347 A CN103151347 A CN 103151347A CN 2012105058565 A CN2012105058565 A CN 2012105058565A CN 201210505856 A CN201210505856 A CN 201210505856A CN 103151347 A CN103151347 A CN 103151347A
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Abstract

公开了ESD保护电路及包括ESD保护电路的半导体设备。一种静电放电保护电路包括触发器电路和保护晶体管。触发器电路包括电容元件和电阻元件并且被连接在两条电源线之间。保护晶体管与触发器电路并联并且具有连接至触发器电路的输出端子的控制电极。触发器电路具有作为电容元件的MIS电容器，并且电阻元件包括MIS电容器的上电极。此外，半导体设备具有保护连接在两条电源线之间的内部电路的上述静电放电保护电路。

Description

ESD保护电路及包括ESD保护电路的半导体设备
技术领域
本公开涉及用于保护内部电路免受由于到外部连接端子的静电放电(以下称作“高压脉冲”)导致的电压突然升高的影响的静电放电(ESD)保护电路，以及包括该静电放电保护电路的半导体设备。
背景技术
通常，在诸如大规模集成电路(LSI)之类的半导体集成电路中，ESD保护电路被设置用于当由于ESD而导致在外部连接端子中生成了高压脉冲时保护内部电路不被破坏的目的。例如，通过使用电阻元件R和电容元件C二者来触发保护MOS晶体管的ESD保护电路(称作RC触发MOS(金属氧化物半导体))在9月11日到13日的电气过载/静电放电研讨会的研讨会论文集的第81至94页以及图1中的由C.A.Torres等人所著的非专利文献1“Modular，Portable，and Easily Simulated ESD Protection Networks forAdvanced CMOS Technologies”中有描述。
发明内容
然而，在现有的RC触发MOS型ESD(静电放电)保护电路中，电阻元件R和电容元件C是以相对彼此分离地方式被提供的。因此，电阻元件R和电容元件C的总占用面积变大。
因此，希望提供一种可以减少电阻元件和电容元件的总占用面积的ESD保护电路以及包括该ESD保护电路的半导体设备。
为了实现所期望的上述目的，根据本公开的实施例，提供了一种静电放电保护电路，包括：触发器电路，该触发器电路包括电容元件和电阻元件并且被连接在两条电源线之间；以及保护晶体管，该保护晶体管与触发器电路并联并且具有连接至触发器电路的输出端子的控制电极，其中触发器电路具有作为电容元件的MIS电容器，并且电阻元件包括MIS电容器的上电极(upper electrode)。
根据本公开的另一个实施例，提供了一种半导体设备，包括保护连接在两条电源线之间的内部电路的静电放电保护电路。该静电放电保护电路包括：触发器电路，该触发器电路包括电容元件和电阻元件并且被连接在两条电源线之间；以及保护晶体管，该保护晶体管与触发器电路并联并且具有连接至触发器电路的输出端子的控制电极。触发器电路具有作为电容元件的MIS电容器，并且电阻元件包括MIS电容器的上电极。
在根据本公开的实施例的静电放电保护电路中或在根据本公开的另一个实施例的半导体设备中，当由于静电放电而引起的正高电压脉冲被施加到两条电源线之一上时，保护晶体管被包括电容元件和电阻元件的触发器电路接通(成为导通状态)。结果，在两条电源线之一中生成的高电压在沟道电流的帮助下释放到了另一条电源线中。结果，内部电路受到保护而免受高电压的影响。
在这种情况下，触发器电路具有作为电容元件的MIS电容器，并且电阻元件包括MIS电容器的上电极。因此，与背景技术中电容元件和电阻元件被彼此相对分离地设置的情况相比，减少了电容元件和电阻元件的占用面积。
如以上所述，根据本公开的实施例，在ESD保护电路的触发器电路中，MIS电容器被设置作为电容元件，并且电阻元件包括MIS电容器的上电极。因此，触发器电路的电容元件和电阻元件被互相集成在一起，从而使得减少电容元件和电阻元件的占用面积成为可能。
附图说明
图1是示出根据本公开的第一实施例的包括静电放电(ESD)保护电路的半导体设备的配置的电路图；
图2是表示根据图1中示出的本公开的第一实施例的半导体设备中的ESD保护电路的放电电流特性的图表；
图3是示出图1中示出的ESD保护电路中的电容元件-电阻元件集成元件(R-C集成元件)的构造的透视图；
图4是示出图3中示出的RC集成元件的结构的俯视平面图；
图5是示出图3中示出的RC集成元件的配置的等效电路图；
图6是示出包括图3中示出的RC集成元件的ESD保护电路的配置的电路图；以及
图7是表示图6中示出的ESD保护电路的瞬态响应的图表。
具体实施方式
以下将参照附图详细描述本公开的实施例。
1.第一实施例
图1是示出根据本公开的第一实施例的半导体设备的配置的电路图。半导体设备1是这样的半导体设备，其中内部电路(被保护电路)20和ESD(静电放电)保护电路30在电源接线11与接地线12之间彼此并联。ESD保护电路30保护内部电路20免受由于静电放电引起的高电压脉冲的影响。因此，ESD保护电路30包括保护MOS(金属氧化物半导体)晶体管31、CMOS(互补金属氧化物半导体)逆变器电路(inverter circuit)32、和具有电容元件C及电阻元件R的触发器电路33。ESD保护电路30被称作RC触发器MOS，因为如随后所述，电容元件C和电阻元件R二者触发保护MOS晶体管31。尽管在图中，CMOS逆变器被图示为一阶，但是CMOS逆变器可以被配置成多个奇数阶，例如三阶。
电源接线11是电源端子11A连接到的电源电压线。另外，接地线12是接地端子12A连接到的参考电压线。
保护MOS晶体管31被设置用于促使由ESD引起的高电压释放到接地线12。因此，保护MOS晶体管31与触发器电路33并联在电源接线11和接地线12之间。保护MOS晶体管31是沟道导电类型为n型的晶体管。保护MOS晶体管31的漏极端子连接至电源接线11，并且其源极端子连接至接地线12。保护MOS晶体管31的衬底区(包括p型井区等)与其源极端子电性短路连接。然而，尽管这种配置对于稳定的操作是优选的，但是该配置对于本公开的半导体设备不是必要的。
CMOS逆变器电路32包括在电源接线11与接地线12之间彼此串联的PMOS晶体管32P和NMOS晶体管32N。PMOS晶体管32P与NMOS晶体管32N的公共栅极端子连接至电阻元件R与电容元件C之间的内元件节点。PMOS晶体管32P与NMOS晶体管32N的公共漏极(CMOS逆变器电路32的输出端子)连接至保护MOS晶体管31的栅极端子(控制电极)。
触发器电路33是RC串联电路(检测电路)，其中在该RC串联电路中电阻元件R和电容元件C在电源接线11与接地线12之间彼此串联。电阻元件R和电容元件C分别连接至电源接线11侧和接地线12侧。在触发器电路33中，电阻元件R和电容元件C之间的连接点连接至CMOS逆变器电路32的输入端子。
ESD保护电路30的操作如下。
首先，由于在没有生成静电放电的正常状态下，电容元件C的电阻值大于电阻元件R的电阻值，所以在电阻元件R与电容元件C之间的连接点处产生的电势VRC变得高于CMOS逆变器电路32的阈值电压。因此，CMOS逆变器电路32的NMOS晶体管32N接通并且COMS逆变器电路32的PMOS晶体管32P关断，使得保护MOS晶体管31关断(非导通状态)。
当由ESD引起的正高电压脉冲被施加于电源接线11时，电阻元件R与电容元件C之间的连接点处产生的电势VRC比电源接线11的电势上升得更晚，因为电容元件C被充电。此时，在电势VRC低于CMOS逆变器电路32的阈值电压的给定时间段期间，CMOS逆变器电路32的NMOS晶体管32N保持在关断状态并且CMOS逆变器电路32的PMOS晶体管32P保持在接通状态。结果，电源接线11的电压被施加于保护MOS晶体管31的栅极端子，并且在给定的时间段期间，保护MOS晶体管31保持在接通状态(导通状态)。因此，电源接线11中生成的高电压与沟道电流一起被释放到接地线12并且因此内部电路20受到保护而免受高电压的影响。应该注意的是，以上描述的给定时间段是根据通过将电容元件C的电容值乘以电阻元件R的电阻值获得的时间常数大致确定的。
图2示出了从用于施加脉冲状浪涌(pulse-like surge)的传输线脉冲(TLP)设备获得的ESD保护电路30的放电电流特性的示例。在图2中，横坐标轴代表在电源接线11中生成的脉冲电压的峰值(从0.0V变化到7.0V的离散值)，并且纵坐标轴代表此时被促使从图1的电源接线11流动到接地线12的放电电流值。在图2中，放电电流升高处的电源接线的电压(约1.0V)代表以下时刻的电源接线11的电压，其中在该时刻，生成脉冲时的所有电荷量被消耗用于将电荷充电到电容元件C或从电容元件C释放电荷的状态被改变到电荷量的一部分开始被促使流经接地线12的状态。
在许多情况下，RC触发MOS的触发器电路33的时间常数(R×C)(以下也称作“RC”)通常被设置成约1μs。时间常数(R×C)是考虑以下事实设置的，其中在电源的正常启动阶段操作触发器电路33的时间不会变得太长等。为了可以在半导体衬底上实现1μs的时间常数R×C并且可以将元件的面积做的最小，有效的是将电阻元件R的面积和电容元件C的面积做的大致彼此相等。这样做的原因是因为，电阻元件R的面积与电容元件C的面积的乘积大致是恒定的并且这样最有利于减少两个元件R和C的总面积从而使两个元件R和C的面积彼此相等。具体地，当电阻元件R由具有200Ω/□的片层电阻(sheet resistance)的多晶硅制成，并且电容元件C包括具有4fF/μm2的电容值的MIS(金属绝缘体半导体)电容器时，在1μm宽×1,000μm有效长度的大小中电阻元件R被设置成250kΩ，并且在1,000μm2的有效面积中电容元件C被设置成4pF。结果，实现了250kΩ×4pF＝1μs的RC时间常量。另外，电阻元件R的占用面积与电容元件C的占用面积均变成大约1,000μm2。应该注意的是，为了瞬间导致大电流流动的目的，保护MOS晶体管31需要大沟道宽度，因此沟道宽度超过1,000μm并不稀奇。也就是说，保护MOS晶体管31的占用面积可以变得等于几千平方微米(μm2)，类似于电阻元件R和电容元件C中每个元件的情况。
从以上可以看出，由于RC触发MOS型ESD保护电路30的触发器电路33占用几千μm2或更大的面积，所以减少此面积会直接导致成本的降低。
本公开的第一实施例是这样的实施例，其中触发器电路33的电阻元件R和电容元件C彼此集成，从而减少了RC触发MOS型ESD保护电路30的触发器电路33的占用面积。以下，将详细描述RC集成电路34的配置等。
具体地，如图3所示，触发器电路33具有作为电容元件C的MIS电容器35，并且电阻元件R是由MIS电容器35的上元件35C构成的。因此，在ESD保护电路30及包括该ESD保护电路的半导体设备1中，可以减少触发器电路33的占用面积从而减少ESD保护电路30的占用面积。
电容元件C是MIS电容器35，其中该MIS电容器中的上电极35C通过栅极氧化膜35B层叠在下电极35A上，下电极35A由硅(Si)衬底的p型井区或n型井区构成。如上所述，电阻元件R由MIS电容器35的上电极35C构成。也就是说，电容元件C和电阻元件R集成在MIS电容器35中，从而构成了电容元件-电阻元件集成元件(以下称作“RC集成元件”34)。
上电极35C(例如)是由金属或半导体制成的。特别地，上电极35C优选地是由诸如多晶硅之类的半导体制成的，并且更优选地是由p型多晶硅制成的。随后将描述这样做的原因。
此外，为了抑制电阻值降低的目的，上电极35C优选地是由其中不包含任何硅化物的p型多晶硅制成的。
下电极35A优选地掺杂有n型杂质。随后将描述这样做的原因。
图4是示出当从上电极35C(电阻元件R)侧观察时图3中示出的RC集成元件34的平面结构的俯视平面图。上电极35C(例如)具有两个端子(未示出)，并且在这两个端子之间延伸的部分成为电阻元件R。优选地，为了增加电阻值的目的，电阻元件R由细长的线条型本体构成，并且其平面形状具有曲折的形状(其中，窄的线条型本体被对折)。
当电阻元件R和电容元件C以此方式彼此集成在一起时，RC集成元件34的等效电路如图5中所示。另外，RC集成元件34的端部(endportion)(图5中的输出节点)中的基本RC延时对应于(RC÷2)，其中R是上电极35C的总电阻值，C是MIS电容器部分35的总电容值。
因此，例如，为了获得与上述时间常数相同的1μm的时间常数，宽泛的讲，要求RC是如上所述的电阻元件R和电容元件C相对于彼此分离地形成的情况中约两倍大。因此，当使用与以上描述的假设中的数值相同的数值时，包括RC集成元件的电阻元件R的多晶硅的片层电阻被设置成250Ω/□，并且电容元件C的电容密度被设置成4fF/μm2，大小被设置成宽1μm，并且长度被设置成1414μm(≈1,000×√2)。因此，RC集成元件34的上电极35C的电阻值变成约354kΩ，并且MIS电容器35的总电容值变成5.66pF。因此，基本RC延时变成354kΩ×5.66pF÷2＝1μs。
也就是说，当电阻元件R和电容元件C被如上所述地相对彼此分离地形成时，电阻元件R和电容元件C各占用约1,000μm2的面积，并且电阻元件R和电容元件C的总占用面积变成2,000μm2。另一方面，在RC集成元件34的情况中，占用面积可以被压缩到约1,414μm2。因此，RC触发MOS型ESD保护电路30中的均具有很大的占用面积的电阻元件R和电容元件C可以被实现为具有较小的面积(约1/√2倍，也就是说，约0.7倍)。
图7是表示当通过使用RC集成元件34的输出节点，保护MOS晶体管31通过图6所示的逆变器32被驱动时RC集成元件34的输出节点处的电势以及保护MOS晶体管31的栅极端子处的电势分别被实际计算出来的示例的图示。为了比较，相对彼此分离地设置具有250kΩ电阻值的电阻元件R和具有4pF电容值的电容元件C的现有配置的情况中的计算结果在图7中也和RC集成元件34的情况一起被示出。
从图7中可以理解的是，总电阻值为354kΩ且总电容值为5.66pF的RC集成元件34表现出了大致相当于电阻元件R和电容元件C被彼此分离地设置的现有配置的透明特性的透明特性。应该注意的是，例如，至于图6中示出的中间电势36示出的节点，如果该电势是从RC集成元件34的中部取出的，则有可能取出甚至具有更小的RC延迟的信号。因此，如果使用具有更小的RC延迟的信号的反相信号(inverted signal)来驱动另一个保护MOS晶体管，则还有可能将接通时间(也就是放电时间)调节得更短。
为了利用MIS电容器35的上电极35C作为电阻元件R的目的，必需降低构成上电极35C的多晶硅的掺杂浓度。然而，在这种情况下，在使用约250Ω/□的片层电阻作为示例的情况中，有可能很容易实现构成上电极35C的多晶硅的掺杂浓度的降低。另外，通过降低掺杂浓度，进一步增加电阻值并不困难。例如，当使用厚度为160nm的多晶硅薄膜实现250Ω/□的片层电阻时，电阻率变成0.004Ωcm。当使用单晶硅中的掺杂浓度与电阻率之间的关系作为向导来获得电阻率变为0.004Ωcm的杂质浓度时，获得了1019到1020/cm3的杂质浓度(其是容易实现的浓度)。此外，还精确地实现了进一步将杂质浓度降低约三个数量级。应该注意的是，由于单晶硅中的掺杂浓度与电阻率之间的关系还受到晶片工艺中的受热史和结晶度的影响，所以以上描述仅供参考。
这里，将给出对于当MIS电容器35的上电极35C中的杂质浓度被降低时对MIS电容器35的电容特性施加的影响的说明。在图5中示出的RC-MOS结构中，仅仅有必要考虑正电压被施加于MIS电容器35的上电极35C的情形，也就是说，仅考虑正浪涌被施加于Vcc管脚的情形。这样做的原因在于负浪涌通过二极管被释放了。因此，在这种情况下，如果构成上电极35C的多晶硅是由p型制成的，则当正电压被施加于由p型多晶硅制成的上电极35C时，就获得了孔洞在靠近栅极氧化膜35B的区域中累积的状态。因此，即使多晶硅的中杂质浓度很低，MIS电容器35的有效电容也并不会明显降低。另一方面，如果构成上电极35C的多晶硅是由n型制成的，则当正电压被施加于由n型多晶硅制成的上电极35C时，耗尽层(depletion layer)蔓延到n型多晶硅的靠近栅极氧化膜35B的区域，因此耗尽层电容器变得与由栅极氧化膜35B构成的电容器串联。因此，MIS电容器的有效电容被降低，以降低有效RC。因此，为了实现相同的RC值的目的，需要具有较大面积的RC集成元件34。因此，MIS电容器35的上电极35C优选地是由p型多晶硅制成的。
例如，可以按照以下方式制造半导体设备1。
本公开的目的在于，在Si(硅)衬底上制造大规模集成电路(LSI)领域流行的所谓的MOS工艺。因此，对技术和这一代的最小加工尺寸不存在特别限制。因此，例如，本公开旨在从0.18μm 工艺上至45nm或更小尺寸的工艺的最新工艺。尽管没有参考此工艺的细节(因为本公开的有效性并不依赖于制造工艺)，但是以下将会描述概要。
MOS晶体管被形成在形成于Si衬底中的井区上。尽管一般采用浅沟槽隔离(STI)作为隔离，但是本公开绝不局限于此。栅极氧化膜是由其中含有SiO2、SiON或金属氧化物的所谓的高k(高介电常数)栅极绝缘膜构成的。通常，在同一衬底上制备分别具有多个层级(level)的栅极绝缘膜。所以，通常薄栅极绝缘膜被用在高速逻辑电路部分或静态随机存取存储器(SRAM)的区域中，并且厚栅极绝缘膜被用在输入/输出电路部分或模拟电路部分中。当在先进的工艺中时，通常采用高k栅极绝缘膜，厚栅极绝缘膜采用高k栅极绝缘膜层叠在SiO2薄膜上的结构。多晶硅或金属被用作栅电极材料。其中含有钴、镍等的硅化层被形成在MOS晶体管的源极区或漏极区的表面上，从而在许多情况下有助于降低电阻值。当栅电极的上层部分是由多晶硅制成时，其中含有钴、镍等的硅化层形成在上层部分作为栅电极的井。
在这种MOS 工艺技术中，除了作为主要构成元件的MOS晶体管之外，电阻元件和电容元件两者在许多情况下都是需要的，并且是以标准元件或备选元件的形式被提供。例如，电阻元件可以通过在隔离绝缘膜上形成细长的多晶硅薄膜来获得。另外，通过从MOS晶体管移除源极区和漏极区二者而简单地实现电容元件。在某些情况下使用这样的设备，其中该设备用于防止电容很大程度上依赖于栅极电压而改变，并且作为下电极的硅衬底区比MOS晶体管的井区和沟道中的每一个被更严重地掺杂。在为栅极绝缘膜制备多个厚度水平的MOS 工艺的情况中，通常为了抑制来自栅极绝缘膜的泄漏电流，厚的薄膜厚度被应用于成为电容元件的MIS电容器的栅极绝缘膜。
现在将与所记住的以上描述的MOS工艺一起描述制造第一实施例中的RC集成元件34的工艺。
例如，图3所示的MIS电容器35被形成为电容元件C并且构成MIS电容器35的上电极35C的多晶硅层被用作电阻元件R，从而使得形成RC集成元件34成为可能。
这里，在以上描述的MOS工艺技术中，其中含有钴、镍等的硅化物层形成在MOS晶体管的源极区和漏极区的表面、以及MOS晶体管的栅电极的上层部分等上，从而使得硅化层有助于降低电阻值。然而，对于将构成电阻元件R的上电极35C的多晶硅层，形成硅层并不是优选的。因此，在通过使用以上描述的MOS 工艺技术来形成MOS晶体管的工艺中，硅化物抑制膜(未示出)等优选地是通过使用已知的技术形成，以便防止硅化物层形成在RC集成元件34将形成在其中的区域上。
对MIS电容器35的下电极35A进行掺杂的阶段中的杂质导电类型优选地被做成n型以便当正偏压被施加于栅电极时增加电容。然而，只要MIS电容器35的下电极35A比普通的井区和沟道区中的每个区都更加严重地掺杂，即使当向MIS电容器35的下电极35A进行掺杂的阶段中的杂质导电类型被做成p型时，电容的损失也不会变大。当通过使用n型杂质来进行严重的掺杂时，有可能获得最大的电容。然而，在完成掺杂之后进行栅极氧化的过程中，当下电极35A中的杂质浓度太高时，由于在栅极氧化阶段中造成了增强氧化，所以厚度增加。结果，相反，由于电容值降低，所以下电极35A中存在掺杂浓度的限制。
当多晶硅被用于上电极35C时，在向MIS电容器35的上电极35C进行掺杂的阶段中的杂质导电类型优选地被做成p型以便当正偏压被施加于栅电极时增加电容。在本公开的第一实施例中，由于多晶硅也被用于电阻元件R，所以掺杂浓度必须被设置成低于正常的MIS元件的栅极多晶硅的掺杂浓度。因此，在n型掺杂的情况中，由于没有忽视因栅极消耗引起的电容损失，所以杂质导电类型必须是p型。
当使得金属栅电极被用作MOSFET(金属氧化物半导体场效应管)的栅电极而作为主要构成元件的MOS工艺被应用时，金属栅电极可以用作上电极35C。当期望进一步增加电阻值时，可以增加制造工艺，可以移除充当RC集成电极34的MIS部分的金属栅电极，并且可以形成p型多晶硅来代替。
如上所述，在本公开的第一实施例中，在触发器电路33中，MIS电容器35被设置为电容元件C，并且电阻元件R由MIS电容器35的上电极35C构成。因此，有可能将电容元件C和电阻元件R的总占用面积减少约1/√2倍，也就是说，比现有技术中电容元件C和电阻元件R被彼此分离地设置的情况小0.7倍。
2.第二实施例
根据本公开的第二实施例的ESD保护电路30包括如前所述的触发器电路33和保护MOS晶体管31。在这种情况下，触发器电路33包括电容元件C和电阻元件R并且被连接在两条电源线(电源接线11和接地线12)之间。另外，保护MOS晶体管31与触发器电路33并联并且具有连接至触发器电路33的输出端子的控制电极。此外，触发器电路33具有作为电容元件C的MIS电容器35，并且电阻元件R包括MIS电容器35的上电极35C。
尽管目前通过给出实施例描述了本公开，但是本公开绝不局限于此并且因此可以对这些实施例做出各种改变。例如，尽管在第一实施例中，已经描述了在触发器电路33中，电阻元件R和电容元件C分别连接至电源线11侧和接地线12侧的情况，但是也可能采用电容元件C和电阻元件R分别连接至电源线11侧和接地线12侧的配置。
例如，尽管在以上描述的第一实施例中，通过具体给出半导体设备1的配置等给出了描述，但是半导体设备1并不是必须包括所有的构成元件并且半导体设备1也可以包括其他合适的构成元件。
应注意的是，本公开也可以采用以下构造。
(1)一种ESD保护电路，包括：
触发器电路，该触发器电路包括电容元件和电阻元件并且被连接在两条电源线之间；以及
保护晶体管，该保护晶体管与所述触发器电路并联并且具有连接至所述触发器电路的输出端子的控制电极，
其中，所述触发器电路具有作为电容元件的MIS电容器，并且所述电阻元件包括所述MIS电容器的上电极。
(2)根据段落(1)所述的ESD保护电路，其中，所述上电极是由半导体制成的。
(3)根据段落(2)所述的ESD保护电路，其中，所述上电极是由p型硅制成的。
(4)根据段落(3)所述的ESD保护电路，其中，所述上电极是由p型硅制成的，并且所述上电极中不含有硅化物。
(5)根据段落(1)至(4)中任意一段所述的ESD保护电路，其中，所述MIS电容器的下电极掺杂有n型杂质。
(6)根据段落(1)至(5)中任意一段所述的ESD保护电路，其中，所述上电极具有两个端子，并且所述两个端子之间的部分成为所述电阻元件。
(7)根据段落(6)所述的ESD保护电路，其中，所述电阻元件的平面形状是曲折形。
(8)一种半导体设备，包括：
ESD保护电路，该ESD保护电路保护连接在两条电源线之间的内部电路，
其中，所述ESD保护电路包括：
触发器电路，该触发器电路包括电容元件和电阻元件并且被连接在两条电源线之间；以及
保护晶体管，该保护晶体管与所述触发器电路并联并且具有连接至所述触发器电路的输出端子的控制电极，
所述触发器电路具有作为所述电容元件的MIS电容器，并且
所述电阻元件包括所述MIS电容器的上电极。
本公开包含于2011年12月7日提交到日本专利局的日本优先权专利申请JP 2011-267545中描述的主题，该申请的全部内容通过引用结合于此。
本领域的技术人员应当理解的是，在所附权利要求书或其等同物的范围内，可以根据设计要求和其他因素进行各种修改、组合、子组合和变形。

Claims (8)

1.一种静电放电保护电路，包括：
触发器电路，该触发器电路包括电容元件和电阻元件，并且被连接在两条电源线之间；以及
保护晶体管，该保护晶体管与所述触发器电路并联，并且其控制电极与所述触发器电路的输出端子连接，
其中，所述触发器电路具有作为所述电容元件的MIS电容器，并且所述电阻元件由所述MIS电容器的上电极构成。
2.根据权利要求1所述的静电放电保护电路，其中，所述上电极是由半导体制成的。
3.根据权利要求2所述的静电放电保护电路，其中，所述上电极是由p型硅制成的。
4.根据权利要求3所述的静电放电保护电路，其中，所述上电极是由p型硅制成的，并且所述上电极中不含有硅化物。
5.根据权利要求1所述的静电放电保护电路，其中，所述MIS电容器的下电极掺杂有n型杂质。
6.根据权利要求1所述的静电放电保护电路，其中，所述上电极具有两个端子，并且所述两个端子之间的部分成为所述电阻元件。
7.根据权利要求6所述的静电放电保护电路，其中，所述电阻元件的平面形状是曲折形。
8.一种半导体设备，包括：
静电放电保护电路，该静电放电保护电路保护连接在两条电源线之间的内部电路，
其中，所述静电放电保护电路包括：
触发器电路，该触发器电路包括电容元件和电阻元件并且被连接在所述两条电源线之间；以及
保护晶体管，该保护晶体管与所述触发器电路并联并且其控制电极与所述触发器电路的输出端子连接，
所述触发器电路具有作为所述电容元件的MIS电容器，并且
所述电阻元件由所述MIS电容器的上电极构成。
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