JP6143690B2 - 出力回路 - Google Patents

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Description

本発明の実施形態は、出力回路に関する。
半導体デバイスにおいて、ESDが発生しESDによるサージ電流(ESD電流)が出力回路を経て内部回路へ侵入すると、内部回路に許容量を超えた高電圧が印加されて破壊される可能性がある。そのため、出力回路において、ESDの放電経路を確保し内部回路を保護することが望まれる。
特開2011−228372号公報 特開2007−227697号公報
1つの実施形態は、例えば、ESDの放電経路を確保でき、内部回路を保護できる出力回路を提供することを目的とする。
1つの実施形態によれば、内部回路の信号を出力するオープンドレイン型の出力回路であって、第1の信号出力端子と第1の信号ラインと第1のフローティングラインと第1の整流素子と第1のESD保護回路とを有する出力回路が提供される。第1の信号ラインは、第1の信号出力端子と内部回路とを接続する。第1のフローティングラインは、第1の信号ラインに並んで配されている。第1の整流素子は、第1の信号出力端子から第1のフローティングラインへ電流を流す方向に整流する。第1のESD保護回路は、第1の整流素子を介してESD(ElectroStatic Discharge)電流が第1のフローティングラインに流れ込んだ際に、第1のフローティングラインをグランド電位へ接続する。
実施形態にかかる出力回路の構成を示す図。 実施形態にかかる出力回路の動作を示す図。 実施形態にかかる出力回路の動作を示す図。 実施形態の変形例にかかる出力回路の構成を示す図。 実施形態の他の変形例にかかる出力回路の構成を示す図。 実施形態の他の変形例にかかる出力回路の構成を示す図。 基本の形態にかかる出力回路の構成を示す図。
以下に添付図面を参照して、実施形態にかかる出力回路を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
(実施形態)
実施形態にかかる出力回路100について説明する前に、基本の形態にかかる出力回路1について図7を用いて説明する。図7は、基本の形態にかかる出力回路1の構成を示す図である。
出力回路1は、内部回路90とともにデバイスDV1に搭載されている。出力回路1は、オープンドレイン型の高速差動出力回路であり、内部回路90の信号(差動信号)を出力先デバイスDV3へ出力する。デバイスDV1は、例えば、DVDプレーヤー又はモバイル携帯機器であり、出力先デバイスDV3は、例えば、テレビである。
また、出力回路1は、ESD (Electrostatic Discharge)に対する保護回路を含む。すなわち、出力回路1は、信号出力端子(第1の信号出力端子)SIG1、信号出力端子(第2の信号出力端子)SIG2、電源端子VDD、グランド端子AVSS、信号ライン(第1の信号ライン)SL1、信号ライン(第2の信号ライン)SL2、グランドラインGL、電源ラインVL、整流素子D1、整流素子D2、整流素子(第3の整流素子)D31、整流素子D32、ダイオードトリガサイリスタ2、ダイオードトリガサイリスタ10、ダイオードトリガサイリスタ50を有する。信号出力端子SIG1及び信号出力端子SIG2は、差動対を構成する。
出力回路1のESD保護では、電源ラインVLを電源端子VDDに接続するとともに、信号出力端子SIG1と電源ラインVLとの間に整流素子D1(例えば、ダイオード)を繋ぎ、電源ラインVLとグランドラインGLとの間にダイオードトリガサイリスタ2を繋ぐ。これにより、信号出力端子SIG1から侵入したEDSによるサージ電流(正のESD電流)の放電経路の確保を図っている。また、信号出力端子SIG2と電源ラインVLとの間に整流素子D2(例えば、ダイオード)を繋ぐ。これにより、信号出力端子SIG2から侵入したESD電流の放電経路の確保を図っている。なお、整流素子D31,D32は、信号出力端子SIG1,SIG2から流れ出すEDSによるサージ電流(負のESD電流)の放電経路の確保を図るために設けられている。
しかし、内部回路90には、高電圧用(例えば、5V、3.3V、2.5V)の電源端子VDDからの電源供給を受けなくてもより低電圧用(例えば、1.5V、1.0V)の電源端子AVDDからの電源供給で動作できる電子回路を用いることができる。この場合、I/Oの保護のために高電圧用の電源端子VDDを確保することは、出力回路1を無駄にコストアップさせることになる。
また、図7に示す構成では、電源端子VDDに接続配線CWを介して電源回路PSが接続されるが、その接続配線CWには他のデバイスDV2が接続されていることがある。すなわち、整流素子D1、整流素子D2、及びダイオードトリガサイリスタ2により放電経路の確保を図ろうとすると、デバイスDV1に出力先デバイスDV3が接続された際に、図7に一点鎖線で示すように不要な電流が接続配線CWに流れ出す可能性がある。すなわち、出力先デバイスDV3の電源電位Vddから信号出力端子SIG1へ侵入した不要な電流が整流素子D1及び電源端子VDD経由で接続配線CWに流れ出す可能性がある。これにより、電源回路PSによるデバイスDV1,D2への電源供給がオフされている場合に、接続配線CWの電位が引き上げられてデバイスDV2が誤動作する可能性がある。
このような問題を避けるため、図7に示す構成において、電源端子VDD、整流素子D1、整流素子D2が省略された場合、出力回路1のESD保護は、主として、ダイオードトリガサイリスタ10及びダイオードトリガサイリスタ50により行われる。
しかし、このような保護素子は十分なESD保護を持たせるためには拡散領域の面積を大きくする必要があるので、1GHzを越えるような高速信号端子の保護に使用するには寄生容量が大き過ぎる傾向にある。すなわち、ダイオードトリガサイリスタ10及びダイオードトリガサイリスタ50では、2つのバイポーラトランジスタがサイリスタを構成するように接続され、そのアノード側及びカソード側のそれぞれに多数のダイオードが直列接続された構成になるので、寄生容量が非常に大きくなる。これにより、信号ラインSL1から見た場合のダイオードトリガサイリスタ10の寄生容量により信号ラインSL1における信号の伝送遅延が大きくなりやすく、信号ラインSL2から見た場合のダイオードトリガサイリスタ50の寄生容量により信号ラインSL2における信号の伝送遅延が大きくなりやすいので、信号ラインSL1及び信号ラインSL2による差動信号の伝送速度を確保することが困難になる。
ここで、ESDには、主に3つの解析モデルがある。HBM(Human Boby Model)、MM(Machine Model)およびCDM(Charged Device Model)である。MMおよびCDMは、電子機器の製造工程で発生する静電気をモデル化し、例えば、プリント基板の搬送時やLSIを梱包材から取り出す時などの帯電を想定している。HBMは、ユーザが電子機器を使用する環境下で発生する静電気をモデル化し、例えば、露出した端子を手で触った時などの帯電を想定している。このうち、CDMではサージ電流(正もしくは負のESD電流)の波形における立ち上がりが非常に早い。
すなわち、ダイオードトリガサイリスタ10及びダイオードトリガサイリスタ50により放電経路の確保を図ろうとしても、CDM電流に対しては応答速度が遅いため、図7に二点鎖線で示すように、CDM電流(高速パルス)が内部回路90に侵入して内部回路90内の素子91〜93を破壊する可能性がある。
そこで、本実施形態では、出力回路100において、図1に示すように、整流素子D101,D102、フローティングラインFL101,FL102、ESD保護回路(RCTMOS)110,150を通して放電経路を確保することで、CDM電流のような高速パルスに対しても早く応答させることを目指す。図1は、出力回路100の構成を示す図である。以下では、基本の形態と異なる部分を中心に説明する。
具体的には、出力回路100は、電源端子VDD及び電源ラインVL(図7参照)を有さない。出力回路100は、整流素子D1、整流素子D2、ダイオードトリガサイリスタ2、ダイオードトリガサイリスタ10、及びダイオードトリガサイリスタ50(図7参照)に代えて、整流素子(第1の整流素子)D101、整流素子(第2の整流素子)D102、フローティングライン(第1のフローティングライン)FL101、フローティングライン(第2のフローティングライン)FL102、ESD保護回路(第1のESD保護回路)110、ESD保護回路(第2のESD保護回路)150を有する。
整流素子D101は、信号出力端子SIG1からフローティングラインFL101へ電流を流す方向に整流するように設けられている。整流素子D101は、例えばダイオードであり、カソードがフローティングラインFL101に接続され、アノードが信号ラインSL1に接続されている。整流素子D101は、フローティングラインFL101におけるESD保護回路110より信号出力端子SIG1側に位置したノードN1でフローティングラインFL101に接続されている。
整流素子D102は、信号出力端子SIG2からフローティングラインFL102へ電流を流す方向に整流するように設けられている。整流素子D102は、例えばダイオードであり、カソードがフローティングラインFL102に接続され、アノードが信号ラインSL2に接続されている。整流素子D102は、フローティングラインFL102におけるESD保護回路150より信号出力端子SIG2側に位置したノードN2でフローティングラインFL102に接続されている。
フローティングラインFL101は、出力回路100におけるいずれの端子にも接続されておらず、フローティング状態で設けられている。フローティングラインFL101は、信号ラインSL1に並んで配されており、信号ラインSL1に沿って延びている。フローティングラインFL101には、整流素子D101及びESD保護回路110が接続されている。
フローティングラインFL102は、出力回路100におけるいずれの端子にも接続されておらず、フローティング状態で設けられている。フローティングラインFL102は、信号ラインSL2に並んで配されており、信号ラインSL2に沿って延びている。フローティングラインFL102には、整流素子D102及びESD保護回路150が接続されている。
ESD保護回路110は、フローティングラインFL101及びグランドラインGLの間に設けられている。ESD保護回路110は、整流素子D101を介してESD電流がフローティングラインFL101に流れ込んだ際に、フローティングラインFL101をグランド電位(グランドラインGL)へ接続する。
ESD保護回路110は、RCTMOS型のESD保護回路であり、トリガー回路120、バッファー回路130、及びスイッチ回路140を有する。トリガー回路120は、整流素子D101を介してESD電流がフローティングラインFL101に流れ込んだことに応じてトリガー信号を発生させる。トリガー回路120は、一端120aがフローティングラインFL101に接続され、他端120bがグランドラインGLに接続され、一端120a及び他端120bの間に抵抗121とコンデンサ122との直列回路を有する。抵抗121とコンデンサ122の共通接続ノード123が、トリガー回路120の出力端を構成する。トリガー回路120が時定数を有するので、整流素子D101を介してESD電流がフローティングラインFL101に流れ込んだ際に、共通接続ノード123の電位、すなわちトリガー信号のレベルは、Lレベルから徐々にHレベルへと上がっていく。
バッファー回路130は、トリガー回路120からトリガー信号を受け、トリガー信号に応じて駆動信号を生成する。バッファー回路130は、入力端130aがトリガー回路120に接続され、出力端130bがスイッチ回路140に接続され、入力端130a及び出力端130bの間に奇数段(例えば、3段)のインバータ131〜133の直列回路を有する。各段のインバータ131〜133は、例えばPMOSトランジスタとNMOSトランジスタとがインバータ接続されたCMOSインバータで構成され、PMOSトランジスタのソースがフローティングラインFL101に接続され、NMOSトランジスタのソースがグランドラインGLに接続される。トリガー信号のレベルがLレベルである場合、奇数段のインバータ131〜133から出力される駆動信号のレベルはHレベルになる。トリガー信号のレベルがHレベルになると、奇数段のインバータ131〜133から出力される駆動信号のレベルはLレベルになる。
スイッチ回路140は、駆動信号をバッファー回路130から受け、駆動信号に応じてフローティングラインFL101をグランド電位(グランドラインGL)へ接続する。スイッチ回路140は、入力端140aがバッファー回路130に接続され、第1の出力端140bがフローティングラインFL101に接続され、第2の出力端140cがグランド電位(グランドラインGL)に接続され、入力端140a、第1の出力端140b、及び第2の出力端140cの間にNMOSトランジスタ(NMOSシャントトランジスタ)141を有する。NMOSトランジスタ141は、ゲートが入力端140aに接続され、ドレインが第1の出力端140bに接続され、ソースが第2の出力端140cに接続されている。NMOSトランジスタ141は、ゲートで受けた駆動信号のレベルがHレベルである場合、オンすることでフローティングラインFL101をグランド電位(グランドラインGL)へ接続する。NMOSトランジスタ141は、ゲートで受けた駆動信号のレベルがLレベルになると、オフすることでフローティングラインFL101をグランド電位(グランドラインGL)から電気的に遮断する。
ESD保護回路110では、トリガー回路120におけるLレベルのトリガー信号をバッファー回路130における奇数段のインバータ131〜133でドライブするので、トリガー信号に応じた駆動信号をスイッチ回路140の入力端140a(NMOSトランジスタ141のゲート)に高速に伝達できる。これにより、スイッチ回路140を高速にオンさせることができるので、ダイオードトリガサイリスタ2,10(図7参照)に比べて、ESD電流に対して高速に応答でき、CDM電流のような高速パルスに対しても早く応答できる。
ESD保護回路150は、フローティングラインFL102及びグランドラインGLの間に設けられている。ESD保護回路150は、整流素子D102を介してESD電流がフローティングラインFL102に流れ込んだ際に、フローティングラインFL102をグランド電位(グランドラインGL)へ接続する。
ESD保護回路150は、RCTMOS型のESD保護回路であり、トリガー回路160、バッファー回路170、及びスイッチ回路180を有する。トリガー回路160は、整流素子D102を介してESD電流がフローティングラインFL102に流れ込んだことに応じてトリガー信号を発生させる。トリガー回路160は、一端160aがフローティングラインFL102に接続され、他端160bがグランドラインGLに接続され、一端160a及び他端160bの間に抵抗161とコンデンサ162との直列回路を有する。抵抗161とコンデンサ162の共通接続ノード163が、トリガー回路160の出力端を構成する。トリガー回路160が時定数を有するので、整流素子D102を介してESD電流がフローティングラインFL102に流れ込んだ際に、共通接続ノード163の電位、すなわちトリガー信号のレベルは、Lレベルから徐々にHレベルへと上がっていく。
バッファー回路170は、トリガー回路160からトリガー信号を受け、トリガー信号に応じて駆動信号を生成する。バッファー回路170は、入力端170aがトリガー回路160に接続され、出力端170bがスイッチ回路180に接続され、入力端170a及び出力端170bの間に奇数段(例えば、3段)のインバータ171〜173の直列回路を有する。各段のインバータ171〜173は、例えばPMOSトランジスタとNMOSトランジスタとがインバータ接続されたCMOSインバータで構成され、PMOSトランジスタのソースがフローティングラインFL102に接続され、NMOSトランジスタのソースがグランドラインGLに接続される。トリガー信号のレベルがLレベルである場合、奇数段のインバータ171〜173から出力される駆動信号のレベルはHレベルになる。トリガー信号のレベルがHレベルになると、奇数段のインバータ171〜173から出力される駆動信号のレベルはLレベルになる。
スイッチ回路180は、駆動信号をバッファー回路170から受け、駆動信号に応じてフローティングラインFL102をグランド電位(グランドラインGL)へ接続する。スイッチ回路180は、入力端180aがバッファー回路170に接続され、第1の出力端180bがフローティングラインFL102に接続され、第2の出力端180cがグランド電位(グランドラインGL)に接続され、入力端180a、第1の出力端180b、及び第2の出力端180cの間にNMOSトランジスタ(NMOSシャントトランジスタ)181を有する。NMOSトランジスタ181は、ゲートが入力端180aに接続され、ドレインが第1の出力端180bに接続され、ソースが第2の出力端180cに接続されている。NMOSトランジスタ181は、ゲートで受けた駆動信号のレベルがHレベルである場合、オンすることでフローティングラインFL102をグランド電位(グランドラインGL)へ接続する。NMOSトランジスタ181は、ゲートで受けた駆動信号のレベルがLレベルになると、オフすることでフローティングラインFL102をグランド電位(グランドラインGL)から電気的に遮断する。
ESD保護回路150では、トリガー回路160におけるLレベルのトリガー信号をバッファー回路170における奇数段のインバータ171〜173でドライブするので、トリガー信号に応じて駆動信号をスイッチ回路180の入力端180a(NMOSトランジスタ181のゲート)に高速に伝達できる。これにより、スイッチ回路180を高速にオンさせることができるので、ダイオードトリガサイリスタ2,50(図7参照)に比べて、ESD電流に対して高速に応答でき、CDM電流のような高速パルスに対しても早く応答できる。
次に、出力回路100の動作について図2及び図3を用いて説明する。図2は、ESD電流がフローティングラインFL101に流れ込んだ際における出力回路100の動作を示す図である。図3は、デバイスDV1から出力先デバイスDV3に信号を出力する際(定常動作時)における出力回路100の動作を示す図である。図2、図3は、信号出力端子SIG1側の動作について例示的に示すが、信号出力端子SIG2側の動作についても同様である。
図2に示すように、ESD電流(例えば、CDM電流)が信号出力端子SIG1から出力回路100に侵入した際に、ESD電流が整流素子D101を介してフローティングラインFL101に流れ込むと、それに対して、ESD保護回路110が高速に応答できる。
すなわち、ESD保護回路110では、トリガー回路120におけるLレベルのトリガー信号をバッファー回路130における奇数段のインバータ131〜133でドライブするので、トリガー信号に応じた駆動信号をスイッチ回路140の入力端140a(NMOSトランジスタ141のゲート)に高速に伝達できる。これにより、スイッチ回路140を高速にオンさせることができるので、ESD電流(例えば、CDM電流)に対して高速に応答でき、ESD電流(例えば、CDM電流)の放電経路を確保できる。
すなわち、図2に点線で示すように、正のESD電流(例えば、CDM電流)は、信号出力端子SIG1から整流素子D101、フローティングラインFL101、及びESD保護回路110経由でグランドラインGLへ流れ込み、グランドラインGLに等価的に接続された寄生パッケージ容量経由でグランド電位へ放電される。あるいは、低電圧用の電源端子AVDD側のクランプ回路を通って、電源端子AVDDに等価的に接続された寄生パッケージ容量経由でグランド電位へ放電される。
なお、図2に一点鎖線で示すように、負のESD電流は、グランド電位から寄生パッケージ容量、グランドラインGL、整流素子D31経由で信号出力端子SIG1に流れ出す。これにより、負のESD電流がグランド電位に放電される。
図3に示すように、デバイスDV1に出力先デバイスDV3が接続される際に、例えば、信号出力端子SIG1に出力先デバイスDV3の正相側の端子(図7参照)が接続される。すなわち、信号出力端子SIG1には、プルアップ抵抗Rpuを介して電源電位Vdd(例えば、3.3V)が接続されるので、電源電位Vddに応じた電位が整流素子D101を介してフローティングラインFL101に伝達される。例えば、整流素子D101がダイオードであり、ダイオードのオン電圧が0.7Vである場合、フローティングラインFL101は、その電位が3.3V−0.7V=2.6Vになるように充電される。
このとき、トリガー回路120の共通接続ノード123の電位はLレベルから徐々にHレベルへと上がっていくが、トリガー回路120の時定数に応じた十分な時間が経過した後には、共通接続ノード123の電位、すなわちトリガー信号のレベルは、Hレベルで安定する。トリガー信号のレベルがHレベルになると、バッファー回路130における奇数段のインバータ131〜133から出力される駆動信号のレベルはLレベルになる。スイッチ回路140におけるNMOSトランジスタ141は、ゲートで受けた駆動信号のレベルがLレベルになると、オフすることでフローティングラインFL101をグランド電位(グランドラインGL)から電気的に遮断する。これにより、フローティングラインFL101は、その電位が例えば2.6Vになるように容易に充電され得るので、その電位を容易に安定させることができる。
これにより、図3に破線で示すように、出力先デバイスDV3の電源電位Vddから信号出力端子SIG1及び信号ラインSL1経由で内部回路90に信号に応じた電流が流れるようにすることができる。すなわち、フローティングラインFL101の電位を容易に安定させることができるので、図3に破線で動作波形として示すように、内部回路90から信号出力端子SIG1経由で出力先デバイスDV3に信号φSIG1を安定的に出力させることができる。
なお、同様にして、フローティングラインFL102の電位を容易に安定させることができるので、図3に一点鎖線で動作波形として示すように、内部回路90から信号出力端子SIG2経由で出力先デバイスDV3に信号φSIG2を安定的に出力させることができる。図3では、互いに差動対を構成する信号φSIG1,φSIG2として、3.3Vを基準として振幅500mVで変動する信号対を例示的に示している。
以上のように、本実施形態では、出力回路100において、ESD保護回路110は、整流素子D101を介してESD電流がフローティングラインFL101に流れ込んだ際に、フローティングラインFL101をグランド電位へ接続する。これにより、信号ラインSL1をバイパスさせた形でESD電流の放電経路を確保でき、ESD電流から内部回路90を保護できる。
また、本実施形態では、ESD保護回路110において、トリガー回路120が、整流素子D101を介してESD電流がフローティングラインFL101に流れ込んだことに応じてトリガー信号を発生させる。バッファー回路130は、トリガー回路120で発生されたトリガー信号に応じて駆動信号を生成する。スイッチ回路140は、バッファー回路130で生成された駆動信号に応じてフローティングラインFL101をグランド電位へ接続する。このとき、バッファー回路130がトリガー信号をドライブするので、トリガー信号に応じた駆動信号をスイッチ回路140に高速に伝達できる。これにより、スイッチ回路140を高速にオンさせることができるので、ダイオードトリガサイリスタ2,10(図7参照)に比べて、ESD電流に対して高速に応答でき、CDM電流のような高速パルスに対しても早く応答できる。
また、本実施形態では、出力回路100において、整流素子D101が信号ラインSL1とフローティングラインFL101との間に接続され、整流素子D102が信号ラインSL2とフローティングラインFL102との間に接続されている。これにより、ダイオードトリガサイリスタ10,50(図7参照)でESD保護する場合に比べて、信号ラインSL1から見た場合の整流素子D101の寄生容量を大幅に低減でき、信号ラインSL2から見た場合の整流素子D102の寄生容量を大幅に低減できる。この結果、信号ラインSL1における信号の伝送遅延を大幅に低減でき、信号ラインSL2における信号の伝送遅延を大幅に低減できるので、信号ラインSL1及び信号ラインSL2による差動信号の伝送速度を容易に確保することができる。例えば、1GHz以上の信号に対しても減衰量の軽減が達成できる。
また、本実施形態では、出力回路100において、定常動作時に、ESD保護回路110がフローティングラインFL101をグランド電位(グランドラインGL)から電気的に遮断する。これにより、信号出力端子SIG1にプルアップ抵抗Rpuを介して電源電位Vddが接続され、電源電位Vddに応じた電位が整流素子D101を介してフローティングラインFL101に伝達された際に、フローティングラインFL101の電位を所定の電位で安定させるように容易に充電できる。これにより、フローティングラインFL101の本来の差動出力回路の動作への影響を抑制でき、内部回路90から信号出力端子SIG1経由で出力先デバイスDV3に信号φSIG1を安定的に出力させることができる。
なお、図4に示すように、出力回路100iにおいて、フローティングラインFL101及びフローティングラインFL102(図1参照)が信号出力端子SIG1及び信号出力端子SIG2に対して共通化されていてもよい。図4では、フローティングラインFL101及びフローティングラインFL102がフローティングラインFL101に共通化される場合について例示的に示しているが、それに代えて、フローティングラインFL101及びフローティングラインFL102がフローティングラインFL102に共通化されていてもよい。この場合、フローティングラインの本数が少ない分、出力回路100iのレイアウト面積(チップ面積)を低減でき、出力回路100iのコストを低減できる。
あるいは、図5に示すように、出力回路100jにおいて、ESD保護回路110(図1参照)及びESD保護回路150は、信号出力端子SIG1及び信号出力端子SIG2に対して共通化されていてもよい。図5では、ESD保護回路110及びESD保護回路150がESD保護回路150に共通化される場合が例示的に示されているが、それに代えて、ESD保護回路110及びESD保護回路150がESD保護回路110に共通化されてもよい。この場合、ESD保護回路の個数が少ない分、出力回路100jの回路規模及びレイアウト面積(チップ面積)を低減でき、出力回路100jのコストを低減できる。
あるいは、図6に示すように、出力回路100kにおいて、フローティングラインFL101及びフローティングラインFL102(図1参照)が信号出力端子SIG1及び信号出力端子SIG2に対して共通化されるとともに、ESD保護回路110及びESD保護回路150(図1参照)が信号出力端子SIG1及び信号出力端子SIG2に対して共通化されていてもよい。図6では、フローティングラインFL101及びフローティングラインFL102がフローティングラインFL101に共通化されるとともに、ESD保護回路110及びESD保護回路150がESD保護回路110に共通化される場合が例示的に示されているが、それ以外の形態で共通化されていてもよい。例えば、フローティングラインFL101及びフローティングラインFL102がフローティングラインFL101に共通化されるとともに、ESD保護回路110及びESD保護回路150がESD保護回路150に共通化されてもよい。例えば、フローティングラインFL101及びフローティングラインFL102がフローティングラインFL102に共通化されるとともに、ESD保護回路110及びESD保護回路150がESD保護回路110に共通化されてもよい。例えば、フローティングラインFL101及びフローティングラインFL102がフローティングラインFL102に共通化されるとともに、ESD保護回路110及びESD保護回路150がESD保護回路150に共通化されてもよい。この場合、フローティングラインの本数が少なく、且つESD保護回路の個数が少ない分、出力回路100kの回路規模及びレイアウト面積(チップ面積)を低減でき、出力回路100kのコストを低減できる。
あるいは、上記では、ESD保護回路110及びESD保護回路150がRCTMOS型のESD保護回路である場合について例示的に説明しているが、CDM電流(高速パルス)の波形における立ち上がりに対応した速度で動作可能なESD保護回路であれば他の型のESD保護回路であってもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1,100,100i,100j,100k 出力回路。

Claims (6)

  1. 内部回路の信号を出力するオープンドレイン型の出力回路であって、
    第1の信号出力端子と、
    前記第1の信号出力端子と前記内部回路とを接続する第1の信号ラインと、
    電位が固定されていない第1のフローティングラインと、
    前記第1の信号出力端子前記第1のフローティングラインとの間に接続された第1の整流素子と、
    記第1のフローティングライングランド電位との間に接続された第1のESD保護回路と、
    を備え
    前記第1のESD保護回路は、
    トリガー回路と、
    前記トリガー回路に接続されたバッファー回路と、
    前記バッファー回路、前記第1のフローティングライン、及びグランド電位の間に接続されたスイッチ回路と、
    を有する
    出力回路。
  2. 前記トリガー回路は、一端が前記第1のフローティングラインに接続され、他端がグランド電位に接続され、前記一端及び前記他端の間に抵抗とコンデンサとの直列回路を有し、前記抵抗及び前記コンデンサの共通接続ノードが出力端を構成する
    請求項1に記載の出力回路。
  3. 前記第1の信号出力端子と差動対を構成する第2の信号出力端子と、
    前記第2の信号出力端子と前記内部回路とを接続する第2の信号ラインと、
    電位が固定されていない第2のフローティングラインと、
    前記第2の信号出力端子前記第2のフローティングラインとの間に接続された第2の整流素子と、
    記第2のフローティングライングランド電位との間に接続された第2のESD保護回路と、
    をさらに備えた
    請求項1又は2に記載の出力回路。
  4. 前記第1のフローティングライン及び前記第2のフローティングラインは、前記第1の信号出力端子及び前記第2の信号出力端子に対して共通化されている
    請求項3に記載の出力回路。
  5. 前記第1のESD保護回路及び前記第2のESD保護回路は、前記第1の信号出力端子及び前記第2の信号出力端子に対して共通化されている
    請求項3又は4に記載の出力回路。
  6. グランド端子と、
    前記グランド端子に接続されたグランドラインと、
    前記グランドライン前記第1の信号出力端子との間に接続された第3の整流素子と、
    をさらに備えた
    請求項1から5のいずれか1項に記載の出力回路。
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