JPH021608A - トランジスタ出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はトランジスタの出力回路、特にトランジスタ
のオープンコレクタ出力回路をサージ電圧による破壊か
ら防止するトランジスタ出力回路に関するものである。

［従来の技術］ 第２図は従来のオープンコレクタ出力回路図である。同
図において１はトランジスタの出力端子、２は基準電位
（通常は接地）端子、４はＮＰＮ　トランジスタ、１４
は寄生ダイオードである。同図においてはＮＰＮ　トラ
ンジスタ４のコレクタは直接出力端子１に、またエミッ
タは基準電位端子２に接続されている。

第３図は従来のオープンコレクタ出力の適用例を示す回
路図であり、１〜２．４．１４は第２図の回路図と全く
同一のものである。６はＮＭＯＳトランジスタ、７はＰ
ＭＯ３）ランジスタ、８は第１の電源の入力端子、９は
電球、１０はＰＮＰ　）ランジスタ、１１．１２は抵抗
器、１３は第２の電源の入力端子である。そして第１及
び第２の電源の基桑電位は共通に基準電位端子２に接続
され接地されている。またＮＭＯＳトランジスタ６とＰ
　Ｍ　ＯＳトランジスタ７は１対のコンプリメンタリ構
造として相互に結合されＣＭＯ３（コンプリメンタリＭ
　ＯＳ　＞　インバータを形成している。同図において
前記ＣＭＯＳインバータ６及び７は入力端子８より第１
の電源（例えば５Ｖ）に接続される。またＮＰＮ　トラ
ンジスタ４のコレクタは出力端子１、抵抗器１２　、１
．１及び入力端子１３を介して第２の電源例えば５０Ｖ
）に接続される。従ってＰＮＰ　）ランシスタ１０が非
導通で電球９が消灯の状態ではＮＰＮトランジスタ４の
コレクタは第２の電源の電圧（本例では５０Ｖ）がその
まま印加されるため、１’、　Ｐ　Ｎ　）ランジスタ４
のコレクタ耐圧は第２の電源の電圧以上が必要とされる
。

従来のオープンコレクタ出力は上記のように使用されて
いるため、通常はトランジスタの負荷側の使用電源はト
ランジスタの許容耐圧以内となっている。しかし使用電
源以上のサージ電圧が発生してトランジスタのコレクタ
に印加されると、コレクタ・エミッタ間の耐圧限度を越
えて静電破壊を生ずる場合がある。

第４図はトランジスタの電圧電流特性図であり、トラン
ジスタのコレクタ・エミッタ間の電圧ＶｃＥがブレーク
ダウン電圧と呼ばれる電圧以上になると、ブレークダウ
ンを発生し、寄生ダイオードを通じて逆方向電流が流れ
る特性を示している。

従って上記構成のトランジスタ出力回路にブレークダウ
ン電圧以上のサージ電圧が印加されるとブレークダウン
を発生する。この場合ブレークダウン開始電圧が高い程
（例えば６０Ｖ〜１００Ｖ以上）、トランジスタへの損
傷は大きく、静電破壊を起す場合がある。

ＩＣの静電耐量試験方法として、例えばＥＩＡＪ（日本
電子工業会）で提案されている方法に、２００ＰＦの容
量のコンデンサに１５０Ｖの試験電圧を充電し、直列抵
抗器を介さず測定端子を通じて放電させる試験法がある
。

しかし高耐圧トランジスタのオープンコレクタ出力端子
を実際に試験すると、被試験トランジスタのブレークダ
ウン電圧を越えた電圧値で静電破壊が発生した。この原
因はトランジスタの耐圧が高いため、ブレークダウンを
生じる電圧値が高く、ブレークダウンを生じた際のエネ
ルギー量が大きいのて熱破壊が生じることによる。従っ
て耐圧の低い（例えば７Ｖ〜１０数Ｖ程度）トランジス
タの場合は、ブレークダウン発生時のエネルギー量が小
さいので、素子自体の破壊にまでは至らない。

これらの損傷の程度はトランジスタのパターン、レイア
ウト、エミッタ、コレクタ等の面積にも依存するか、高
耐圧トランジスタを使用する限り（、例えば使用トラン
ジスタの耐圧が９０Ｖの場合）、前記ＥＩＡＪの試験方
法によるサージ耐圧を保証できなかった。例えば１５０
Ｖ以上の耐圧を有するトランジスタを設計したとしも、
この耐圧以上のサージ電圧か印加されると、ブレークダ
ウンを起してサージ破壊に至るメカニズムは前記説明と
同じであり、現状の回路のままトランジスタの耐圧だけ
を向上させても有効な対策とはなり得ない。

［発明が解決しようとする課題］ 従来のオープンコレクタ出力回路は上記のように構成さ
れているため、高耐圧（一般に耐圧８０Ｖ以上）トラン
ジスタの負荷側に発生するサージ電圧による静電破壊が
時々発生していた。このようなサージ破壊を回避するた
め必要以上に耐圧の高いトランジスタ（例えば耐圧１５
０Ｖ以上のトランジスタ）を生産しようとすると、ＩＣ
のパターン面積の増大、製造プロセスの複雑化、それに
伴う生産コストの上昇等の問題があり、現状は満足すべ
きものではなかった。

この発明は上記のような問題点を解決するためになされ
たもので、高耐圧トランジスタによるオーブコレクタ出
力回路が、トランジスタのブレークダウン電圧の近くで
サージ破壊するという問題点を除去し、オープンコレク
タ出力端子の静電破壊を防止できるトランジスタ出力回
路を得ることを目的とする。

［課題を解決させるための手段］ この発明においてはトランジスタのコレクタにサージ電
圧保護用ダイオードの一端を接続し、前記ダイオードの
他端を保護端子よりとり出してトランジスタ負荷側の電
源、特に基準電位との電位差の大きい電源側に接続する
ことにより、外部よりトラジスタのコレクタに印加され
るサージ電圧による電流を流出させ、トランジスタを保
護するようにした。

［作　用］ この発明に係るトランジスタ出力回路はその出力端子に
サージ破壊防止用のダイオードを内蔵し、トランジスタ
の外部より印加されたサージ電圧による電流をトランジ
スタの負荷側の電源、特に基ｌ電位（通常は接地）との
電位差の大きい電源側に流出させる回路を設けることに
より、トラフジ２夕の静電破壊を防止できるようにした
ものである。

［実施例］ 第１図は本発明に係るオープンコレクタ出力回路図であ
り、１はトランジスタの出力端子、２は基準電位（通常
は接地）端子、３はトランジスタの保護端子、４はＮＰ
Ｎトランジスタ、５はＮＰＮ　）ランジスタ４を保護す
るためのダイオード、１４は寄生ダイオードである。同
図においてトランジスタ４のコレクタは直接出力端子１
とダイオード５のアノードに接続され、トランジスタ４
のエミッタは直接基準電位端子２に接続されている。ま
たダイオード５のカソードはトランジスタ保護端子３に
接続されている。

第５図は本発明に係るオープンコレクタ出力の実施例を
示す回路図であり、１〜５．１４は第１図の回路図と全
く同一のものである。また６はＮＭＯＳトランジスタ、
７はＰＭＯＳ）ランジスタ、８は第１の電源の入力端子
、９は電球、１０はＰＮＰトランジスタ、１１．１２は
抵抗器、１３は第２の電源の入力端子である。そして第
１及び第２の電源の基準電位は共通に基準電位端子２に
接続され接地されている。

第５図は本発明に係るオープンコレクタ出力回路により
電球９の点滅を行なう回路図であり、以下この回路の動
作について説明をする。ＮＭＯＳトランジスタ６とＰＭ
ＯＳ）ランジスタフは１対のコンプリメンタリ構造とし
て相互に結合されＣＭＯ３（コンプリメンタリＭＯ５）
インバータを形成し、入力端子８より第１の電源が供給
されている。ＮＰＮ　）ランジスタ４のコレクタは出力
端子１を介して抵抗器１２の一端に接続される。抵抗器
１２の他端は抵抗器１１を経由して出力端子１３より第
２の電源に接続されるほか、ＰＮＰ　）ランジスタｌＯ
のベースにも接続されている。ＰＮＰ　）ランジスタｌ
Ｏのエミッタは出力端子１３より第２の電源に、またＰ
ＮＰＮＭトランジスタのコレクタは電球９の一端に接続
される。電球９の他端は基準電位端子２に接続され、該
端子２は接地されている。

ダイオード５のアノードはＮＰＮトランジスタ４のコレ
クタに接続され、ダイオード５のカソードは保護端子３
と出力端子１３を介して第２の電源に接続されている。

いまＣＭＯＳインバータ６．７に供給する第１の電源は
５Ｖで、ＰＮＰトランジスタ１０を介して電球９に供給
する第２の電源は５０Ｖとする。この場合ＮＰＮ　）ラ
ンジスタ４には抵抗器１１．１２を介して最大５０Ｖが
印加される場合があるのでＮＰＮ　）ランジスタ４のコ
レクタの耐圧は５０Ｖ以上を必要とする。そしてこのＮ
ＰＮ　）ランジスタ４のコレクタはダイオード５を介し
て第２の電源の５０Ｖに接続される回路構成となってい
る。

通常の電球９の点滅動作を説明する。いまＣＭＯＳイン
バータを構成するＮＭＯＳトランジスタ６が非導通でＰ
ＭＯＳ）ランジスタフが導通とすると、入力端子８より
供給される第１の電源（５■）によりＮＰＮ　トランジ
スタ４ヘベース電流が流入し、ＮＰＮ　）ランジスタ４
は導通し、そのコレクタはほぼ接地電位となる。従って
第２の電源（５０Ｖ）から入力端子１３、抵抗器１１．
１２を経由して電流がＮＰＮ　）ランジスタ４へ流入す
る。

この流入電流が抵抗器１１を流れることにより生ずる電
圧降下により、ＰＮＰトランジスタ１０にべ−スミ流が
流れ、ＰＮＰ　トランジスタ１０は導通し電球９は点灯
する。またＣＭＯＳインバータを構成するＮＭＯ３）ラ
ンジスタロが導通でＰＭＯＳトランジスタ７が非導通と
なると、ＮＰＮトランジスタ４へのベース電流は零とな
り、ＮＰＮ）ラン／スタ４は非導通になる。従ってＰＮ
Ｐ　）ランジスタ１０のベースとエミッタ間の電位差が
無くなり、ベース電流は停止するので、ＰＮＰ　トラン
ジスタＩＯは非導通となり電球９は消灯する。

次にＮＰＮ　）ランジスタ４の外部からサージ電圧が印
加された場合にトランジスタ出力回路の保進動作につき
説明する。いま出力端子１から５０Ｖ以上の正のサージ
電圧が印加されると、ＮＰＮトランジスタ４のコレクタ
に接続されるダイオード５は導通し、サージ電圧による
電流はダイオード５のアノード、同カソード、トランジ
スタの保護端子３、入力端子１３の経路を通って第２の
電源５０Ｖ）へ流出される。従ってＮＰＮ　トランジス
タ４のコレクタはほぼ５０Ｖに保持され、ＮＰＮトラン
ジスタ４は絶縁破壊を生じることなく保護される。また
負のサージ電圧がＮＰＮ　トランジスタ４のコレクタに
印加された場合はＮＰＮ　トランジスタ４のコレクタに
形成される寄生ダイオード１４を通って、エミッタから
コレクタに電流が流れ、コレクタはほぼ接地電位に保持
されるので、同様にＮＰＮトランジスタ４が保護される
。

第６図は本発明に係るオープンコレクタ出力の他の実施
例を示す回路図であり、１□〜１ｏはトランジスタの出
力端子、２は基準電位端子、３は保護端子、４、〜４ｎ
はＮＰＮトランジスタ、５１〜５ｏはダイオードである
。同図においてはｎ個のオープンコレクタＮＰＮトラン
ジスタ４□〜４ｎを内蔵し、それぞれｎ個の出力端子１
１〜１ｏを有するが、ダイオード５、〜５ｎのカソード
を共通に接続して外部にとり出すため、共通のサージ電
圧用の保護端子３を設けたＩＣ用出力回路の実施例を示
している。

第７図は本発明に係るＰＭＯＳトランジスタ出力の実施
回路図であり、１〜３．　５．１４は第１図の回路図の
ものと全く同一のものである。７はＰＭＯ５Ｉ−ランジ
スタである。同図においては第１図のＮＰＮ　トランジ
スタ１をＰＭＯＳトランジスタ７に置換えたものである
。この場合ダイオード５のカソードはＰＭＯ８）ランジ
スタフのドレインに、ダイオード５のアノードは保護端
子３を介して第２の負電源に接続されている。したがっ
てＰＭＯＳトランジスタ７の負荷側に負のサージ電圧を
発生しても、ＰＭＯ８）ランジスタフのドレイン電位は
第２の負電源の電圧に保持され、前述と同等の機能を得
ることができる。

第８図は本発明に係るＮＭＯＳトランジスタ出力の実施
回路図であり、１〜３，５は第１図の回路図のものと全
く同一ものである。６はＮＭＯＳトランジスタである。

同図においては第１図のＮＰＮトランジスタ１をＮＭＯ
Ｓ）ランジスタロに置換えたものである。このＮＭＯＳ
トランジスタの場合も第１図と同様の効果が期待できる
。

［発明の効果］ この発明は以上説明した通りトランジスタのコレクタか
らサージ電圧保護用ダイオードを介して、外部より印加
されるサージ電圧による電流を流出するようにしたため
、高耐圧が要求されるトランジスタ出力回路においても
、静電破壊が防止されトランジスタの信頼性が向上する
という効果が期待できる。

【図面の簡単な説明】

第１図は本発明に係るオープンコレクタ出力回路図、第
２図は従来のオープンコレクタ出力回路図、第３図は従
来のオープンコレクタ出力の適用例を示す回路図、第４
図はトランジスタの電圧電流特性図、第５図は本発明に
係るオープンコレクタ出力の実施例を示す回路図、第６
図は本発明に係るオープンコレクタ出力の他の実施例を
示す回路図、第７図は本発明に係るＰＭＯ３）ランジス
タフ力の実施回路図、第８図は本発明に係るＮＭＯＳト
ランジスタ出力の実施回路図である。 図において、１，１１〜１ｎはトランジスタの出力端子
、２は基準電位端子、３はトランジスタの保護端子、４
，４、〜４ｎはＮＰＮ　）ランジスタ、５，５□〜５ｎ
はダイオード、６はＮＭＯ８トランジスタ、７はＰＭＯ
Ｓトランジスタ、８は第１の電源の入力端子、９は電球
、ＩＯはＰＮＰトランジスタ、１１．１２は抵抗器、１
３は第２の電源の入力端子、１４は寄生ダイオードであ
る。 オヲも明（でイ系ろＮＭＯＳトランジスタ出力の実施回
路図第８図

Claims (3)

【特許請求の範囲】
1. （１）第１の電源により駆動されるトランジスタの出力
   信号を、前記第１の電源とその基準電位を共通とする第
   ２の電源により駆動される回路に供給するトランジスタ
   出力回路において、 前記トランジスタの出力端子数に対応した数のサージ電
   圧保護用ダイオードが、そのアノード側よりカソード側
   が高い電位となるように前記トランジスタの出力端子毎
   に接続され、前記サージ電圧保護用ダイオードの他端を
   個別もしくは共通にとり出したダイオード用出力端子と
   を備えて、該ダイオード用出力端子は前記基準電位から
   電位差の大きい方の電源に接続して使用することを特徴
   とするトランジスタ出力回路。
2. （２）前記トランジスタはオープンコレクタ回路構成と
   したことを特徴とする請求項１記載のトランジスタ出力
   回路。
3. （３）前記トランジスタはオープンドレイン回路構成と
   したことを特徴とする請求項１記載のトランジスタ出力
   回路。