JP2022081067A - 静電気保護回路および半導体集積回路 - Google Patents

静電気保護回路および半導体集積回路 Download PDF

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Abstract

【課題】ＥＳＤの発生に対して内部回路を十分に保護すること。【解決手段】本開示の一側面に係るＥＳＤ保護回路６５は、一対の信号出力端子９２ａ，９２ｂと、一対の信号出力端子９２ａ，９２ｂのそれぞれを共通の第１のノードＸ１に接続する一対のダイオード３０ａ，３０ｂと、一対の信号出力端子９２ａ，９２ｂに接続され、一対の信号出力端子９２ａ，９２ｂの中間電位を第１のノードＸ１に発生させる電位生成回路２１と、中間電位に応じて、第１のノードＸ１を接地配線に接続するクランプ回路６０と、を備える。【選択図】図２

Description

本開示は、静電気保護回路および半導体集積回路に関するものである。
従来から、光送信モジュール等に内蔵される回路として、入力電圧信号に応じて出力信号を変調する出力回路が用いられている。このような出力回路においては、静電気放電（ＥＳＤ：Electro-static Discharge）が問題になる場合がある。下記特許文献１に記載の出力回路は、オープンドレイン型の出力回路であって、信号出力端子と、フローティングラインと、信号出力端子からフローティングラインへ電流を流すダイオードと、ＥＳＤ電流がフローティングラインに流れ込んだ際にフローティングラインをグランド電位に接続するＥＳＤ保護回路とを備えている。
特開２０１５－１７３２１４号公報
上述した従来の出力回路においては、フローティングラインにＥＳＤ保護回路が接続されている。そのため、ＥＳＤが発生した際にフローティングラインをグランド電位に接続する際の動作速度に限界があり、内部回路の保護が十分でない場合がある。
そこで、本開示は、かかる課題に鑑みてなされたものであり、ＥＳＤの発生に対して内部回路を十分に保護できる静電気保護回路及びそれを含む半導体集積回路を提供することを目的とする。
上記課題を解決するために、本開示の一側面に係る静電気保護回路は、一対の出力端子と、一対の出力端子のそれぞれを共通ノードに接続する一対のダイオード回路と、一対の出力端子に接続され、一対の出力端子の中間電位を共通ノードに発生させる電位生成回路と、中間電位に応じて、共通ノードを接地配線に接続するクランプ回路と、を備える。
本開示によれば、ＥＳＤの発生に対して内部回路を十分に保護できる。
図１は、実施形態に係る駆動回路２００の概略構成を示すブロック図である。 図２は、図１の出力回路１００の構成を示す回路図である。 図３は、図１の出力回路１００が外部負荷に接続された状態を示す回路図である。 図４は、実施形態に係る光送信モジュール４００の構成を示すブロック図である。 図５は、実施形態に係る光送受信モジュール５００の構成を示すブロック図である。 図６は、変形例に係る出力回路１００の構成を示す回路図である。 図７は、変形例に係る出力回路１００の構成を示す回路図である。 図８は、変形例に係る出力回路１００の構成を示す回路図である。
本開示の一側面に係る静電気保護回路は、一対の出力端子と、一対の出力端子のそれぞれを共通ノードに接続する一対のダイオード回路と、一対の出力端子に接続され、一対の出力端子の中間電位を共通ノードに発生させる電位生成回路と、中間電位に応じて、共通ノードを接地配線に接続するクランプ回路と、を備える。
上記一側面によれば、一対の出力端子において正のＥＳＤ電圧が発生した場合に、クランプ回路の動作により、一対のダイオード回路から共通ノードを経由して接地配線に向けて放電電流を流すことができ、内部回路の絶縁破壊を防止してＥＳＤ保護を図ることができる。
ここで、上記一側面においては、電位生成回路は、一対の出力端子の一方と共通ノードとの間に接続される第１分圧抵抗と、一対の出力端子の他方と共通ノードとの間に接続される第２分圧抵抗と、を備える、ことが好ましい。この場合、簡易な回路構成により共通ノードに電位を発生させることができ、結果としてＥＳＤ保護の確実性を向上することができる。
また、上記一側面においては、クランプ回路は、中間電位が所定の値より大きくなったときにトリガー信号を生成する検出回路と、トリガー信号に応じて共通ノードを接地配線に接続するスイッチング回路と、を備える、ことも好ましい。この場合、共通ノードの電位の変化に応じて共通ノードが接地配線に接続されるので、ＥＳＤ保護をより確実に実現することができる。
さらに、上記一側面においては、検出回路は、共通ノードと検出ノードとの間に接続される検出用抵抗と、検出ノードと接地配線との間に接続されるコンデンサと、を備え、検出回路は、共通ノードと検出ノードとの電位差が所定の値より大きくなったときにトリガー信号を生成する、ことも好ましい。かかる構成により、共通ノードの電位の変化を検出してトリガー信号を発生させることができ、結果としてＥＳＤ保護の確実性を向上することができる。
またさらに、上記一側面においては、検出回路は、検出ノードの電位を反転してトリガー信号を生成する反転回路を備える、ことも好ましい。この場合、共通ノードの電位の変化を検出してトリガー信号を発生させることができ、ＥＳＤ保護の確実性を向上することができる。
さらにまた、上記一側面においては、検出回路は、中間電位が上昇したときに、所定の遅延時間の間においてトリガー信号を生成する、ことも好ましい。かかる構成によれば、共通ノードの電位の変化を検出して所定の時間の間トリガー信号を発生させることができ、結果としてＥＳＤ保護の確実性を向上することができる。
また、上記一側面においては、スイッチング回路は、トリガー信号に応じて、共通ノードと接地配線とが導通した状態と、共通ノードと接地配線とが非導通の状態と、を切り替えるスイッチング素子を備える、ことも好適である。こうすれば、トリガー信号に応じて共通ノードと接地配線の接続が切り替えられるので、安定したＥＳＤ保護を実現することができる。
さらに、上記一側面においては、一対のダイオード回路は、それぞれ、第１のダイオード及び第２のダイオードを含み、第１のダイオードのカソード、及び第２のダイオードのカソードは、共通ノードに接続され、第１のダイオードのアノードは、一対の出力端子の一方に接続され、第２のダイオードのアノードは、一対の出力端子の他方に接続される、ことも好ましい。この場合、一対の出力端子に正のＥＳＤ電圧が発生した際に一対のダイオード回路を介して共通ノードに向けて電流を流すことができ、安定したＥＳＤ保護を実現することができる。
あるいは、本開示の他の側面に係る半導体集積回路は、上述した静電気保護回路と、一対の出力端子に電気的に接続された差動増幅回路と、を備える。このような側面によれば、差動増幅回路の内部回路の絶縁破壊を防止してＥＳＤ保護を図ることができる。
上記他の側面においては、差動増幅回路は、差動入力信号に応じて差動出力信号を生成し、差動出力信号を一対の出力端子に出力する、ことが好ましい。この場合、一対の出力端子にＥＳＤ電圧が発生した際にＥＳＤ保護を図ることができる。
以下、本開示の実施形態について、図面を参照しながら説明する。なお、図面の説明において同一要素には同一符号を付し、重複する説明は省略する。
図１は、実施形態に係る駆動回路２００の構成を示すブロック図である。駆動回路２００は、光送信モジュール等の光通信用のデバイスに内蔵され、例えば、SiGe BiCMOS（Bipolar Complementary Metal Oxide Semiconductor）プロセスで製造された2mm×4mmのサイズの半導体集積回路（IC）であり、入力された電圧信号を増幅し出力する。駆動回路２００は、一対の入力端子１３０ａ，１３０ｂ、一対の出力端子１３１ａ，１３１ｂ、入力回路１１０、及び出力回路１００を有している。
入力端子１３０ａ，１３０ｂは、振幅が同じで互いに位相が反転した２つの信号からなる差動信号の入力を受ける。入力回路１１０は、入力された差動信号を増幅して出力回路１００に送出する。出力回路１００は、入力回路１１０から送出された差動信号を更に増幅して駆動回路２００の外部に出力する。
なお、駆動回路２００の回路構成は適宜変更されてよく、入力回路１１０が省略されてもよいし、種々の他の回路が追加されてもよい。また、信号の伝達経路（チャネル）が１つの構成には限定されず、複数のチャネル（例えば、４つのチャネル）が並列に並ぶように構成されていてもよい。
次に、図２及び図３を参照して、本実施形態の半導体集積回路である出力回路１００の構成を説明する。
図２は、図１の出力回路１００の構成を示す回路図である。出力回路１００は、入力された電圧信号である差動信号を基に出力電流を変調する差動増幅回路であり、SiGe BiCMOSプロセスを用いてSi基板上に形成された集積回路である。出力回路１００が搭載される集積回路の最大電源電圧は、例えば、３．３Ｖであり、入力される差動信号、及び出力信号は、例えば、直交振幅変調（QAM：Quadrature Amplitude Modulation）で変調された信号点数が３２点の３２ＱＡＭ信号であり、これらの信号の変調速度は１００GBaudである。出力回路１００は、バイポーラトランジスタ１０ａ，１０ｂ，１１ａ，１１ｂ，１２、抵抗素子２０ａ，２０ｂ，２１ａ，２１ｂ，２２、ダイオード（ダイオード回路）３０ａ，３０ｂ，３５ａ，３５ｂ、コンデンサ４０、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ５０，５５，５６、信号入力端子９１ａ，９１ｂ、信号出力端子９２ａ，９２ｂ、接地端子８０ａ，８０ｂ，８０ｃ，８０ｄ、及びバイアス供給端子９３，９４を含む。これらの構成要素のうち、抵抗素子２２、コンデンサ４０、及びＭＯＳトランジスタ５０，５５，５６により、クランプ回路６０が構成される。クランプ回路６０、ダイオード３０ａ，３０ｂ，３５ａ，３５ｂ、抵抗素子２１ａ，２１ｂ、接地端子８０ｂ，８０ｃ，８０ｄにより、ＥＳＤ保護回路（静電気保護回路）６５が構成される。バイポーラトランジスタ１０ａ，１０ｂ，１１ａ，１１ｂ，１２、抵抗素子２０ａ，２０ｂ、信号入力端子９１ａ，９１ｂ、バイアス供給端子９３，９４、及び接地端子８０ａにより、一対の信号出力端子９２ａ，９２ｂに電気的に接続された差動増幅回路である内部回路６７が構成される。
まず、内部回路６７を構成する構成要素について説明する。
バイポーラトランジスタ１０ａ，１０ｂにおいては、それぞれのベースが一対の信号入力端子９１ａ，９１ｂに、それぞれのコレクタがバイポーラトランジスタ１１ａ，１１ｂのエミッタに、それぞれのエミッタが抵抗素子２０ａ，２０ｂの一端に接続されている。バイポーラトランジスタ１０ａ，１０ｂは、例えば、NPN型のヘテロ接合バイポーラトランジスタ（HBT：Heterojunction Bipolar Transistor）であってよい。また、バイポーラトランジスタ１０ａ，１０ｂは、例えば、ｎ型のＭＯＳトランジスタに置き換えられてもよい。
バイポーラトランジスタ１１ａ，１１ｂにおいては、それぞれのベースがバイアス供給端子９４に、それぞれのエミッタがバイポーラトランジスタの１０ａ，１０ｂのコレクタに、それぞれのコレクタが一対の信号出力端子９２ａ，９２ｂに接続されている。これらのバイポーラトランジスタ１１ａ，１１ｂは、バイアス供給端子９４に供給された直流電圧がベースに印加されたカスコードトランジスタである。このような構成により、バイポーラトランジスタ１０ａ，１０ｂのコレクタにおける電圧振幅が抑えられ、バイポーラトランジスタ１０ａ，１０ｂのミラー容量が小さくなるため、出力回路１００の広帯域化が可能となる。また、バイポーラトランジスタ１１ａ，１１ｂの存在によって出力回路１００の出力抵抗が大きくなるため、出力回路１００の電圧利得の向上が可能となる。なお、バイポーラトランジスタ１１ａ，１１ｂは、例えば、ｎ型のＭＯＳトランジスタに置き換えられてもよい。また、出力回路１００の帯域が十分広い場合には、バイポーラトランジスタ１１ａ，１１ｂは省略されてもよい。
抵抗素子２０ａ，２０ｂは、それぞれ、その一端がバイポーラトランジスタ１０ａ，１０ｂのエミッタに接続され、その他端がバイポーラトランジスタ１２のコレクタに接続されている。これらの抵抗素子２０ａ，２０ｂは、ディジェネレーション抵抗であり、出力回路１００の線形入力範囲の拡大を可能とする。抵抗素子２０ａ，２０ｂは、例えば、ｎ型のポリＳｉ抵抗である。なお、出力回路１００の線形入力範囲が使用範囲に比べて十分広い場合には、抵抗素子２０ａ，２０ｂは、省略されてよい。
バイポーラトランジスタ１２においては、そのコレクタが抵抗素子２０ａ，２０ｂの他端に、そのベースがバイアス供給端子９３に、そのエミッタが接地端子８０ａに接続され、電流源として機能する。バイポーラトランジスタ１２により、バイアス供給端子９３の電圧に応じた電流が生成され、その電流値は例えば６０ｍＡである。なお、バイアス供給端子９３に、ダイオード接続された別のバイポーラトランジスタのベース電圧を印加するように構成されてもよい。この場合、カレントミラーが構成され、バイポーラトランジスタ１２の生成する電流量の調整が容易となる。また、バイポーラトランジスタ１２の代わりに、ＭＯＳトランジスタが使用されてもよい。また、バイポーラトランジスタ１２に替えて、抵抗素子、あるいは、抵抗素子とインダクタとを含む回路が用いられてもよい。
上記構成の内部回路６７を含む出力回路１００は、一対の信号入力端子９１ａ，９１ｂのそれぞれにベースが接続され、接地電位と一対の信号出力端子９２ａ，９２ｂとの間に並列に接続された一対のバイポーラトランジスタ１０ａ，１０ｂを含み、一対の信号入力端子９１ａ，９１ｂから入力された差動信号を増幅して、増幅された差動信号を一対の信号出力端子９２ａ，９２ｂに出力する差動増幅回路として機能する。ここで、出力回路１００は、バイポーラトランジスタ１１ａ，１１ｂのコレクタが未終端のまま、すなわち、内部（例えば、出力回路１００を搭載したＩＣ内部）の抵抗を介して内部の電源に接続されないまま、または接地されないまま、信号出力端子９２ａ，９２ｂに接続されているため、オープンコレクタ回路と呼ばれる。なお、バイポーラトランジスタ１０ａ，１０ｂ，１１ａ，１１ｂをＭＯＳトランジスタに置換した構成の場合には、出力回路１００は、オープンドレイン回路と呼ばれる。
図３には、出力回路１００が外部負荷に接続された状態における構成を示している。図３に示すように、ＩＣ１０１に搭載された出力回路１００は、信号出力端子９２ａ，９２ｂが、外部電源１０６によって所定電圧（例えば、５．０Ｖ）が印加された外部負荷１０２に接続される。すなわち、一対の信号出力端子９２ａ，９２ｂは、それぞれ、電気配線１０５ａ，１０５ｂを介して外部負荷１０２の接続端子１０３ａ，１０３ｂに接続される。外部負荷１０２は、２つの接続端子１０３ａ，１０３ｂと接続端子１０３ｃとのそれぞれの間に、所定の抵抗値（例えば３０Ω）の負荷抵抗１０４ａ，１０４ｂを有し、接続端子１０３ｃは、電気配線１０５ｃを介して外部電源１０６に接続される。これにより、信号出力端子９２ａは負荷抵抗１０４ａを介して外部電源１０６で終端され、信号出力端子９２ｂは負荷抵抗１０４ｂを介して外部電源１０６で終端される。このような接続構成により、主に、外部電源１０６の電圧、負荷抵抗１０４ａ，１０４ｂの抵抗値、及び出力回路１００の出力電流によって、信号出力端子９２ａ，９２ｂにおける差動信号の電圧値が決定される。
次に、ＥＳＤ保護回路６５の構成要素を説明する。
抵抗素子（第１および第２の分圧抵抗）２１ａ，２１ｂは、一対の出力端子、すなわち、信号出力端子９２ａ及び信号出力端子９２ｂの間の中間電位を発生させる電位生成回路２１を構成する。すなわち、抵抗素子２１ａ，２１ｂは、それぞれ、一対の信号出力端子９２ａ，９２ｂと接続点（第２のノード）Ｘ２との間において、互いに直列に接続された抵抗値が略等しい抵抗素子である。抵抗素子２１ａ，２１ｂは、第２のノードＸ２を出力とする電位生成回路２１を構成する。電位生成回路２１は、ＥＳＤが発生していない時（内部回路６７が平衡状態（無変調状態）の時、または、変調動作を行っている時）、第２のノードＸ２において、一対の出力端子、すなわち、信号出力端子９２ａ及び信号出力端子９２ｂの間の中間電位である出力コモンモード電圧を生成する。また、電位生成回路２１は、ＥＳＤが発生している時、後述のダイオード３０ａ，３０ｂがターンオンするまでは、第２のノードＸ２において、信号出力端子９２ａ，９２ｂの中間電位に略等しい電位を生成する。なお、ダイオード３０ａ，３０ｂがターンオンした後は、第２のノードＸ２における電位は、信号出力端子９２ａ，９２ｂの中間電位では無くなる。抵抗素子２１ａ，２１ｂの抵抗値は、外部負荷１０２の負荷抵抗１０４ａ，１０４ｂの抵抗値に比べて少なくとも１０倍以上であることが好ましく、１００倍以上であることがさらに好ましい。前者の場合、合成負荷抵抗が負荷抵抗１０４ａ，１０４ｂの抵抗値の約９０％となり、後者の場合、合成負荷抵抗が負荷抵抗１０４ａ，１０４ｂの抵抗値の約９９％となり、変調動作時に出力される信号電圧への影響が抑えられる。本実施形態では、例えば抵抗素子２１ａ，２１ｂの抵抗値は５ｋΩに設定される。また、抵抗素子２１ａ，２１ｂの生成する出力コモンモード電圧は、例えば、４．０Ｖである。
一対のダイオード３０ａ，３０ｂは、一対の信号出力端子９２ａ，９２ｂのそれぞれを接続点（第１のノード）Ｘ１に接続するＥＳＤ保護用のダイオードであり、それぞれ、アノードが信号出力端子９２ａ，９２ｂに、カソードが共通の接続点（第１のノード）Ｘ１に接続されている。これらのダイオード３０ａ，３０ｂは、例えば、Ｐ型ウェルに形成されたＰＮ接合ダイオードである。ダイオード３０ａ，３０ｂは、信号出力端子９２ａ，９２ｂに正のＥＳＤ電圧が発生した際の放電経路となる。なお、本実施形態では、第２のノードＸ２と第１のノードＸ１とは互いに電気的に接続されており、略等しい電位が発生する。
一対のダイオード３５ａ，３５ｂは、ＥＳＤ保護用のダイオードであり、それぞれ、カソードが信号出力端子９２ａ，９２ｂに、アノードが接地端子８０ｃ，８０ｄに接続されている。これらのダイオード３５ａ，３５ｂは、例えば、Ｎ型ウェルに形成されたＰＮ接合ダイオードである。ダイオード３５ａ，３５ｂは、信号出力端子９２ａ，９２ｂに負のＥＳＤ電圧が発生した際の放電経路となる。
クランプ回路６０は、第１のノードＸ１に正のＥＳＤ電圧が発生した際、これをトリガーとして、第１のノードＸ１と接地端子８０ｂとの間を低抵抗に設定することにより、第１のノードＸ１を接地する機能を有する。ここで、クランプ回路６０は、信号出力端子９２ａ，９２ｂにおけるＥＳＤ電位の上昇を抑制することで、出力回路１００内の内部回路６７の絶縁破壊を防止するための回路である。一般的に用いられるクランプ回路は、内部電源と接地の間に接続して使用されることが多い。その一方で、本実施形態の出力回路１００は、オープンコレクタ回路であり、電源電圧が例えば５．０Ｖの外部電源で終端されている。また、出力回路の内部電源電圧は例えば３．３Ｖであり、出力コモンモード電圧（例えば４．０Ｖ）よりも小さい。その結果、クランプ回路６０を内部電源でバイアスする構成は、ダイオード３０ａ，３０ｂがターンオンして信号出力端子９２ａ，９２ｂから内部電源に大きな電流が流れてしまうため、採用が困難である。ダイオードが複数段で直列接続された構成を採用することでダイオードのターンオンの回避を図ることも考えられるが、この場合は、ＥＳＤ発生時の信号出力端子９２ａ，９２ｂにおける電圧が増大し、ＥＳＤ保護が不十分となるおそれがある。そこで、本実施形態では、出力コモンモード電圧が発生する第１のノードＸ１と接地端子８０ｂとの間にクランプ回路６０が接続された構成が採用される。なお、クランプ回路６０には、第１のノードＸ１の電圧で使用できるように内部の素子選定及び回路設計が施された構成が適用される。
クランプ回路６０は、検出回路７０と、スイッチング回路７１と、を備える。検出回路７０は、中間電位を基にＥＳＤ電圧を検出する。検出回路７０は、抵抗素子２２と、コンデンサ４０と、ＭＯＳトランジスタ５０及び５５と、を備える。
抵抗素子２２及びコンデンサ４０は、ローパスフィルタを形成する。すなわち、抵抗素子（検出用抵抗）２２は、第１のノードＸ１とノード（検出ノード）Ｙとの間に接続される。コンデンサ４０は、検出ノードＹと接地端子８０ｂとの間に接続される。このような構成により、第１のノードＸ１にステップ状の電圧パルスが発生した場合に、抵抗素子２２とコンデンサ４０の間のノードＹに、抵抗素子２２の抵抗値とコンデンサ４０のキャパシタンスとの積で決まる時定数程度の遅延時間後に、第１のノードＸ１と略等しい電圧が発生する。
ＭＯＳトランジスタ５０，５５は、インバータ回路（反転回路）を構成する。ＭＯＳトランジスタ５０は、Ｐ型ＭＯＳトランジスタであり、ソースが第１のノードＸ１に、ドレインがノードＺに、ゲートがノードＹに接続されている。ＭＯＳトランジスタ５５は、Ｎ型ＭＯＳトランジスタであり、ソースが接地端子８０ｂに、ドレインがノードＺを介してＭＯＳトランジスタ５０のドレインに、ゲートがノードＹに接続されている。このインバータ回路においては、第１のノードＸ１に電圧が発生して、第１のノードＸ１とノードＹとの電圧差がインバータ回路の閾値電圧よりも大きいときに、ＭＯＳトランジスタ５０がオンとなって、インバータ回路のノードＺにおける出力が第１のノードＸ１と略等しい電圧となる。一方で、第１のノードＸ１とノードＹとの電圧差が閾値電圧よりも小さいとき、ＭＯＳトランジスタ５５がオンとなって、インバータ回路の出力が接地端子８０ｂと略等しい電圧となる。このように、ＭＯＳトランジスタ５０，５５によって構成されるインバータ回路は、ノードＹの電位を反転してトリガー信号を生成する。ここで、本実施形態ではインバータ回路は１段の構成となっているが、３段以上の奇数段の構成に変更されてもよい。
検出回路７０は、中間電位の変化を検出して、すなわち、中間電位に応じて、第１のノードＸ１とノードＹとの間の電位差に応じてノードＺにトリガー信号を出力する。また、検出回路７０は、抵抗素子２２の抵抗値とコンデンサ４０のキャパシタンスとの積で決まる時定数程度の遅延時間、すなわち、所定の遅延時間、の間において、トリガー信号を生成する。更に、検出回路７０は、第１のノードＸ１に対するノードＹの電位差が、インバータ回路の閾値、すなわち、所定の値、より大きくなったときにトリガー信号を生成する。
ＭＯＳトランジスタ５６は、Ｎ型ＭＯＳトランジスタによって構成されるスイッチング素子であり、ドレインが第１のノードＸ１に、ソースが接地端子８０ｂに、ゲートがインバータ回路の出力ノードであるノードＺに接続されている。ＭＯＳトランジスタ５６は、インバータ回路の出力に応じて、それをトリガー信号としてオン／オフするスイッチング回路７１を構成し、ゲート－ソース間電圧がＭＯＳトランジスタ５６の閾値電圧よりも高いときにオンとなってドレイン－ソース間抵抗を低くするように動作する。一方で、ＭＯＳトランジスタ５６は、ゲート－ソース間電圧がＭＯＳトランジスタ５６の閾値電圧よりも低いときにオフとなってドレイン－ソース間抵抗を高くするように動作する。このような構成により、ＭＯＳトランジスタ５６は、ノードＺの電位をトリガーとして、第１のノードＸ１の電位に応じてスイッチングして、第１のノードＸ１の電位が上昇した際に第１のノードＸ１と接地配線とが低抵抗で接続された状態（導通した状態）に切り替える。一方、ＭＯＳトランジスタ５６は、第１のノードＸ１の電位が上昇していない際には、第１のノードＸ１と接地配線とが高抵抗で接続された状態（非導通の状態）に切り替える。なお、ＭＯＳトランジスタ５６がオンするタイミングや、ＭＯＳトランジスタ５６がオンするために必要な第１のノードＸ１における電位は、検出回路、インバータ回路、及び、スイッチング回路の設計により適宜調整可能である。
上記構成の出力回路１００におけるＥＳＤ保護動作について説明する。なお、ＥＳＤは、信号出力端子９２ａ，９２ｂのいずれか一方、または両方に発生する可能性がある。例えば、図３において、電気配線１０５ａを信号出力端子９２ａに接続する際、信号出力端子９２ａに対しＥＳＤ発生の可能性がある。同様に、電気配線１０５ｂを信号出力端子９２ｂに接続する際、信号出力端子９２ｂに対しＥＳＤ発生の可能性がある。また、電気配線１０５ａ，１０５ｂが接続された状態で、電気配線１０５ｃを接続端子１０３ｃに接続する際、信号出力端子９２ａ，９２ｂの両方にＥＳＤ発生の可能性がある。いずれにおいてもＥＳＤ保護動作は同様であるため、以後、区別せず説明を行う。
まず、信号出力端子９２ａ，９２ｂに負のＥＳＤ電圧が発生した場合、ダイオード３５ａ，３５ｂを介して接地端子８０ｃ，８０ｄから信号出力端子９２ａ，９２ｂに電流が流れる。これにより、信号出力端子９２ａ，９２ｂにおける負のＥＳＤ電圧の増大を抑制し、出力回路１００の絶縁破壊を防止することが可能である。
次に、信号出力端子９２ａ，９２ｂに正のＥＳＤ電圧が発生した場合、ダイオード３０ａ，３０ｂ及び抵抗素子２１ａ，２１ｂを介して、信号出力端子９２ａ，９２ｂから第１のノードＸ１に電流が流れ、第１のノードＸ１の電圧が上昇する。クランプ回路６０の検出回路によって、ノードＹの電圧上昇は第１のノードＸ１に比べて遅延する。これにより、クランプ回路６０のインバータ回路のＭＯＳトランジスタ５０がオンし、ノードＺの電圧が上昇する。その結果、ＭＯＳトランジスタ５６がオンし、第１のノードＸ１の電圧上昇が抑制され、信号出力端子９２ａ，９２ｂの電圧上昇が抑制される。このようにして、出力回路１００の絶縁破壊を防止することが可能である。
本実施形態の出力回路１００では、上述したように、ダイオード３０ａ，３０ｂ及び抵抗素子２１ａ，２１ｂを介して、信号出力端子９２ａ，９２ｂから第１のノードＸ１に電流が流れる。このため、例えば従来文献（特開２０１５－１７３２１４号公報）に記載の出力回路のように抵抗素子２１ａ，２１ｂが無い場合に比べて、第１のノードＸ１の電圧上昇が速くなり、より速いタイミングでＭＯＳトランジスタ５６がオンする。その結果、第１のノードＸ１の電圧上昇をさらに抑制し、出力回路１００の信頼性向上が可能である。
なお、出力回路１００を通常使用している状態（図３に示す状態）では、第１のノードＸ１とノードＹの電圧が一致し、ＭＯＳトランジスタ５６はオフとなっている。このため、クランプ回路６０によって出力回路１００の使用に問題が生じることは無い。ここで、出力回路１００を通常使用している状態であっても、例えば出力回路１００の変調動作や外部電源１０６の電圧変動によって、第１のノードＸ１の電圧が変動する可能性がある。このため、このような電圧変動でＭＯＳトランジスタ５６が誤ってオンしないよう、クランプ回路６０の閾値電圧等を適切に設計することが望ましい。
本実施形態の出力回路１００では、クランプ回路６０の電源電圧側（第１のノードＸ１）が、抵抗素子２１ａ，２１ｂで生成された出力コモンモード電圧でバイアスされている。これにより、出力回路１００が平衡状態（無変調状態）のとき、ダイオード３０ａ，３０ｂのアノード－カソード間電圧は０Ｖとなる。このため、信号出力端子９２ａ，９２ｂの電圧変化がダイオード３０ａ，３０ｂの立ち上がり電圧（例えば０．６Ｖ）よりも小さければ、ダイオード３０ａ，３０ｂはターンオンせずに高抵抗のままである。信号出力端子９２ａ，９２ｂにおける電圧変化が±０．６Ｖのとき、出力信号の最大振幅はシングルエンドで１．２Ｖ、差動で２．４Ｖとなる。なお、ダイオード３０ａ，３０ｂがターンオンしない場合であっても、ダイオード３０ａ，３０ｂの順方向電圧が増大すると、空乏層が縮小し、寄生容量が増大する。この結果、順方向電圧の増大に伴い出力回路１００の動作帯域が減少するため、ダイオード３０ａ，３０ｂの順方向電圧は小さくなるように設定されることが望ましい。
一方、例えば上記従来文献に記載された出力回路のように、クランプ回路６０の電源電圧側（第１のノードＸ１に相当するノード）がバイアスされずフローティングにされた場合、出力回路１００の変調動作によってダイオード３０ａ，３０ｂがターンオンし、出力信号波形が歪むといった問題が生じる恐れがある。これにより出力信号の線形性が悪化する恐れがある。また、ダイオード３０ａ，３０ｂの順方向電圧が大きく寄生容量が大きいため、出力回路１００の動作帯域が減少するといった問題が生じる恐れもある。
具体的には、第１のノードＸ１がフローティングにされた構成の場合、平衡状態の出力回路１００において、第１のノードＸ１の電圧は、第１のノードＸ１から接地端子８０ｂへのリーク電流により、信号出力端子９２ａ，９２ｂに比べてダイオード３０ａ，３０ｂの立ち上がり電圧だけ低くなる。この結果、第１のノードＸ１の電圧は出力コモンモード電圧（例えば、４．０Ｖ）から立ち上がり電圧（例えば、０．６Ｖ）ほど低い電圧（例えば、３．４Ｖ）となる。この時点でダイオード３０ａ，３０ｂのアノード－カソード間順方向電圧が大きい（例えば、０．６Ｖ）ため、寄生容量が増大して出力回路１００の動作帯域が減少する恐れがある。
また、フローティングの構成の場合、出力回路１００の変調動作によって信号出力端子９２ａまたは信号出力端子９２ｂの電圧が上昇した場合、ダイオード３０ａまたはダイオード３０ｂの順方向電圧が大きく（例えば０．６Ｖ以上に）なるため、ダイオード３０ａまたはダイオード３０ｂがターンオンする。これにより、信号出力端子９２ａまたは信号出力端子９２ｂから第１のノードＸ１に電流（充電電流）が流れるため、出力信号波形が歪むといった問題が生じる恐れがある。なお、充電電流は、第１のノードＸ１の電圧が上昇してダイオード３０ａ，３０ｂの順方向電圧が立ち上がり電圧以下になったところで止まる。このため、この問題は特に、出力回路１００が平衡状態から変調動作に入った直後に生じやすい。ただし、リーク電流によって第１のノードＸ１の電圧は徐々に低下するため、ダイオード３０ａ，３０ｂの順方向電圧が再び立ち上がり電圧以下になるまで、充電電流は一定の量及び頻度で発生し続ける可能性がある。
フローティングの構成の場合の上述の充電電流に伴う問題は、出力回路１００の入出力信号が、デジタル信号（例えば矩形波）ではなくアナログ信号（例えばサイン波）の場合に、より深刻になる可能性がある。例えば、入出力信号が矩形波の場合、入出力信号は差動信号であるから、ハイ・ロー間の遷移を除くと信号出力端子９２ａ，９２ｂのいずれか一方がハイ（最大電圧）であり、ダイオード３０ａまたはダイオード３０ｂを介した第１のノードＸ１の充電が速い。一方、入力信号がサイン波の場合、入出力信号はほとんど常に遷移状態で最大電圧より低いため、ダイオード３０ａまたはダイオード３０ｂを介した第１のノードＸ１の充電が遅い。この結果、デジタル信号に比べてアナログ信号では、出力信号波形が歪むといった問題が長期間に渡って高頻度で発生する恐れがある。
同様に、フローティングの構成の場合の上述の充電電流に伴う問題は、出力回路１００の入出力信号が、振幅一定の変調信号（例えばＮＲＺ（Non Return to Zero）信号）ではなく、多値振幅の変調信号（例えば４－ＰＡＭ（Pulse Amplitude Modulation）信号）の場合、より深刻になる可能性がある。これは、振幅一定の変調信号に比べて多値振幅の変調信号の方が、入出力信号が最大となる頻度が低いからである。この結果、ダイオード３０ａまたはダイオード３０ｂを介した第１のノードＸ１の充電が遅くなり、振幅一定の変調信号に比べて多値振幅の変調信号では、出力信号波形が歪むといった問題が長期間に渡って高頻度で発生する恐れがある。
本実施形態では、例えば、入出力信号としてＱＡＭ信号を用いる。すなわち、入出力信号が多値振幅のアナログ変調信号であるため、フローティングの構成の場合の上述の充電電流に伴う問題がより深刻になる可能性がある。しかしながら、本実施形態では、第１のノードＸ１が第２のノードＸ２に電気的に接続されることにより、抵抗素子２１ａ，２１ｂによって第１のノードＸ１が出力コモンモード電圧でバイアスされるため、そのような問題は生じにくい。なお、出力信号による信号出力端子９２ａ，９２ｂの電圧変化がダイオード３０ａ，３０ｂの立ち上がり電圧よりも大きい場合、ダイオードの段数を増やす構成を採る、例えば、ダイオード３０ａ，３０ｂが２段のダイオードを含むような構成を採ることで、ダイオードのターンオンを回避することが可能である。
このように、出力回路１００の構成によれば、ＥＳＤが発生した際の放電経路がＥＳＤ保護用ダイオードと抵抗素子とによって構成されることで、出力回路１００のＥＳＤ保護がより確実になり、高信頼化が可能である。また、クランプ回路６０を出力コモンモード電圧でバイアスすることにより、ＥＳＤ保護用ダイオードの寄生容量の増加及びターンオンを防ぐことができ、高品質な高速信号変調が可能である。この結果、高品質な高速変調動作が可能な高信頼度の出力回路１００が実現可能となっている。
図４には、本実施形態に係る光送信モジュール４００の構成を示す。光送信モジュール４００は、上述した駆動回路２００と、光変調装置３００とを含む。駆動回路２００は、例えば、入力された４つの差動信号を増幅し出力し、光変調装置３００は、駆動回路２００から出力された４つの差動信号に基づいて変調される光信号を生成し、例えば偏波多重ＱＡＭ変調された１つの光信号を出力する。光送信モジュール４００は、例えば、セラミックのパッケージに駆動回路２００と光変調装置３００を集積・実装した光モジュールであり、外形が例えば３０ｍｍ×１５ｍｍ×５ｍｍである。上記構成の光送信モジュール４００によれば、出力回路１００を搭載した駆動回路２００が使用されているため、高品質な高速変調が可能な高信頼度の光送信モジュールが実現される。
図５には、本実施形態に係る光送受信モジュール５００の構成を示す。光送受信モジュール５００は、上述した駆動回路２００及び光変調装置３００に加え、受信回路６００と、受光装置７００とを含む。受光装置７００は、光伝送路を経由して外部から入力された光信号を受信し、例えば偏波多重ＱＡＭ変調された光信号から、４つの信号（受光電流）を分離して出力する。受信回路６００は、４つの受光電流を電圧に変換して増幅して出力する。上記構成の光送受信モジュール５００によれば、出力回路１００を搭載した駆動回路２００が使用されているため、高品質な高速変調が可能な高信頼度の光送受信モジュールが実現される。
以上説明した本実施形態に係るＥＳＤ保護回路６５によれば、一対の信号出力端子９２ａ，９２ｂにおいて正のＥＳＤ電圧が発生した場合に、クランプ回路６０の動作により、一対のダイオード３０ａ，３０ｂから第１のノードＸ１を経由して接地端子８０ｂに向けて放電電流を流すことができ、内部回路６７の絶縁破壊を防止してＥＳＤ保護を図ることができる。
また、第１のノードＸ１と電位生成回路２１の出力である第２のノードＸ２とは互いに電気的に接続されている。かかる構成により、一対の信号出力端子９２ａ，９２ｂにおいて正のＥＳＤ電圧が発生した際に第１のノードＸ１の電位上昇を素早く生じさせることができ、ＥＳＤ保護の確実性が向上する。加えて、変調動作時に、ダイオード３０ａ，３０ｂの寄生容量の増大に伴う出力回路１００の動作帯域の減少を防止することができるとともに、出力信号波形の歪も低減することができる。
また、ＥＳＤ保護回路６５の電位生成回路２１は、信号出力端子９２ａと第２のノードＸ２との間に接続される抵抗素子２１ａと、信号出力端子９２ｂと第２のノードＸ２との間に接続される抵抗素子２１ｂとを備えている。このような簡易な回路構成により、第２のノードＸ２に電位を発生させることができ、結果としてＥＳＤ保護の確実性を向上することができる。
さらに、クランプ回路６０は、中間電位が所定の値より大きくなったときにトリガー信号を生成する検出回路７０と、トリガー信号に応じて第１のノードＸ１を接地配線に接続するスイッチング回路７１と、を備えている。この場合、第１のノードＸ１の電位の変化に応じて第１のノードＸ１が接地配線に接続されるので、ＥＳＤ保護をより確実に実現することができる。
また、検出回路７０は、第１のノードＸ１とノードＹとの間に接続される抵抗素子２２と、ノードＹと接地配線との間に接続されるコンデンサ４０と、を備え、検出回路７０は、第１のノードＸ１とノードＹとの電位差が所定の値より大きくなったときにトリガー信号を生成する。かかる構成により、第１のノードＸ１の電位の変化を検出してトリガー信号を発生させることができ、結果としてＥＳＤ保護の確実性を向上することができる。
また、検出回路７０は、中間電位が上昇したときに、所定の遅延時間の間においてトリガー信号を生成している。かかる構成によれば、第１のノードＸ１の電位の変化を検出して所定の時間の間トリガー信号を発生させることができ、結果としてＥＳＤ保護の確実性を向上することができる。
また、検出回路７０は、ノードＹの電位を反転してトリガー信号を生成するインバータを備えている。この場合、第１のノードＸ１の電位の変化を検出してトリガー信号を発生させることができ、ＥＳＤ保護の確実性を向上することができる。
また、スイッチング回路７１は、トリガー信号に応じて、第１のノードＸ１と接地配線とが導通した状態と、第１のノードＸ１と接地配線とが非導通の状態と、を切り替えるスイッチング素子を備えている。このようなスイッチング回路７１の構成により、第１のノードＸ１の電位の変化に応じて第１のノードＸ１が接地配線に接続されるので、ＥＳＤ保護をより確実に実現することができる。
また、ＥＳＤ保護回路６５は、ダイオード３０ａ，３０ｂを含み、ダイオード３０ａのカソード、及びダイオード３０ｂのカソードは、第１のノードＸ１に接続され、ダイオード３０ａのアノードは、信号出力端子９２ａに接続され、ダイオード３０ｂのアノードは、信号出力端子９２ｂに接続されている。この場合、一対の信号出力端子９２ａ，９２ｂに正のＥＳＤ電圧が発生した際に一対のダイオード３０ａ，３０ｂを介して第１のノードＸ１に向けて電流を流すことができ、安定したＥＳＤ保護を実現することができる。
加えて、本実施形態のＥＳＤ保護回路６５と内部回路６７とを備える出力回路１００においては、ＥＳＤ保護回路６５によって安定してＥＳＤ保護が実現され、内部回路６７を十分に保護することができる。
また、内部回路６７は、差動入力信号に応じて差動出力信号を生成し、差動出力信号を一対の信号出力端子９２ａ，９２ｂに出力する、ことが好ましい。この場合、一対の信号出力端子９２ａ，９２ｂにＥＳＤ電圧が発生した際にＥＳＤ保護を図ることができる。
以上、好適な実施の形態において本開示の原理を図示し説明してきたが、本開示は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本開示は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
ＥＳＤ保護回路６５内のクランプ回路６０の構成は適宜変更されてよい。例えば、ローパスフィルタの構成の検出回路は、抵抗素子とコンデンサの接続位置を入れ替えたハイパスフィルタ、あるいは、コンデンサが直列接続された容量分圧回路の構成に変更されてよい。この場合、検出回路の出力電圧は、第１のノードＸ１とほぼ同時に変化し、一定期間経過後にゼロに戻る。そのため、クランプ回路６０にいては、インバータ回路が省略されるか、インバータ回路が２段以上の偶数段で構成される。
また、本実施形態の出力回路１００は、オープンコレクタ回路の構成とされているが、出力回路１００の動作に影響がない場合は、信号出力端子９２ａ，９２ｂと、内部電源あるいは接地端子との間に抵抗素子が挿入されてもよい。例えば、外部負荷１０２の負荷抵抗１０４ａ，１０４ｂの１０倍以上大きな抵抗（例えば３００Ω）を、信号出力端子９２ａと内部電源（例えば３．３Ｖ）、及び、信号出力端子９２ｂと内部電源の間に挿入することが可能である。この場合、合成負荷抵抗は負荷抵抗１０４ａ，１０４ｂの約９０％となる。このような回路も実質的にオープンコレクタ回路と見なすことができる。
また、図６に示す変形例に係る出力回路１００の構成のように、第１のノードＸ１と接地端子８０ｂの間に抵抗素子２３が挿入されてもよい。このような構成の場合、抵抗素子２３、及び、抵抗素子２１ａ，２１ｂがプルダウン抵抗として機能し、信号出力端子９２ａ，９２ｂの帯電を防止することができる。これにより、信号出力端子９２ａ，９２ｂに帯電した電荷が外部放電される際に発生し得る故障を防ぐことが可能となり、出力回路１００の信頼性を向上することができる。
また、図７には、出力回路１００の別の変形例の構成を示している。この変形例は、上記実施形態に比較して、抵抗素子２５及びバイポーラトランジスタ１１ａ，１１ｂ用のＥＳＤ保護回路６６を追加した点が異なる。
図７に示すように、ＥＳＤ保護回路６６は、ダイオード３１，３６、クランプ回路６１、接地端子８０ｅ，８０ｆ、及び電源端子８１を含む。ダイオード３１はバイアス供給端子９４と電源端子８１との間に、ダイオード３６はバイアス供給端子９４と接地端子８０ｅとの間に、クランプ回路６１は電源端子８１と接地端子８０ｆとの間に、それぞれ接続されている。また、抵抗素子２５は、第２のノードＸ２とバイアス供給端子９４との間に接続されている。
上記実施形態の出力回路１００では、バイポーラトランジスタ１１ａ，１１ｂのベースが外部電源から切り離されているため、ＥＳＤ発生時にベース－コレクタ間電圧が最大定格を超え、バイポーラトランジスタ１１ａ，１１ｂが故障する恐れがあった。一方、本変形例の出力回路１００では、バイアス供給端子９４と第２のノードＸ２との間に抵抗素子２５（例えば１ｋΩの抵抗）が挿入されている。この結果、例えば正のＥＳＤ電圧が信号出力端子９２ａ，９２ｂに発生した場合、抵抗素子２１ａ，２１ｂ，２５を介してバイポーラトランジスタ１１ａ，１１ｂのベースも充電されるため、コレクタ－ベース間電圧の上昇が抑制される。また、バイポーラトランジスタ１１ａ，１１ｂのベース－エミッタ間電圧が上昇すると、コレクタ電流が流れてエミッタも充電されるため、ベース－エミッタ間電圧の上昇も抑制される。さらに、ＥＳＤ保護回路６６により、ベース電圧の上昇自体が抑制される。このようにして、バイポーラトランジスタ１１ａ，１１ｂの故障リスクを低減することが可能である。
ここで、バイアス供給端子９４には、例えば２．５Ｖの電圧が供給されており、電源端子８１には、内部電源から例えば３．３Ｖが供給されている。この場合、ダイオード３１のアノード－カソード間の逆バイアス電圧は例えば０．８Ｖとなり、ダイオード３１はターンオンしない。なお、バイアス供給端子９４と電源端子８１との間に複数のダイオードを直列接続しても良い。
このように、本変形例では、上記実施形態に比べてバイポーラトランジスタ１１ａ，１１ｂの故障リスクの低減が可能である。これにより、高品質な高速変調が可能な高信頼度の出力回路が実現可能である。
また、図８には、出力回路１００の別の変形例の構成を示している。この変形例は、上記実施形態に比較して、クランプ回路６０Ａの構成が異なる。
図８に示すように、クランプ回路６０Ａは、バイポーラトランジスタ５１，５２、抵抗素子２６、及びダイオード３７ａ，３７ｂ，３７ｃを含んで構成される。このクランプ回路６０Ａは、いわゆる、ダイオードトリガ型サイリスタ（ＤＴＳＣＲ：Diode Triggered Silicon Controlled Rectifier）である。バイポーラトランジスタ５１は、ＰＮＰ型バイポーラトランジスタであり、エミッタが第２のノードＸ２に接続され、コレクタが抵抗素子２６を介して接地端子８０ｂに接続される。バイポーラトランジスタ５２は、ＮＰＮ型バイポーラトランジスタであり、コレクタがバイポーラトランジスタ５１のベースに接続され、エミッタが接地端子８０ｂに接続され、ベースがバイポーラトランジスタ５１のコレクタに接続されている。ダイオード３７ａ，３７ｂ，３７ｃは、バイポーラトランジスタ５１のベースと接地端子８０ｂの間に直列接続されている。
このような構成のクランプ回路６０Ａにおいては、第２のノードＸ２の電圧が上昇すると、バイポーラトランジスタ５１のエミッタから、そのベース及びダイオード３７ａ，３７ｂ，３７ｃを経由して電流が流れる。これにより、バイポーラトランジスタ５１，５２で構成されるサイリスタがオンし、バイポーラトランジスタ５１のエミッタから、そのコレクタ、バイポーラトランジスタ５２のベース、及びそのエミッタを経由して電流が流れる。その結果、内部回路６７がＥＳＤから保護される。信号出力端子９２ａまたは信号出力端子９２ｂから流入したＥＳＤ電流がサイリスタに流れてその後ゼロになると、サイリスタは自動的にオフ状態に回復する。
このような構成の変形例によっても、高品質な高速変調が可能な高信頼度の出力回路が実現可能である。なお、ダイオードトリガ型サイリスタの代わりに、ｇｇＮＭＯＳ（gate-grounded NMOS）、あるいは、ツェナーダイオードを用いることも可能である。
９１ａ，９１ｂ…信号入力端子
９２ａ，９２ｂ…信号出力端子
９３，９４…バイアス供給端子
１０ａ，１０ｂ，１１ａ，１１ｂ，１２，５１，５２…バイポーラトランジスタ
Ｘ１…第１のノード
Ｘ２…第２のノード
Ｙ…ノード（検出ノード）
Ｚ…ノード
２０ａ，２０ｂ，２３，２５，２６…抵抗素子
２１ａ，２１ｂ…抵抗素子（第１および第２の分圧抵抗）
３０ａ，３０ｂ…ダイオード（ダイオード回路）
３１，３５ａ，３５ｂ，３６，３７ａ，３７ｂ，３７ｃ…ダイオード
２１…電位生成回路
６０，６０Ａ，６１…クランプ回路
６５…ＥＳＤ保護回路（静電気保護回路）
２２…抵抗素子（検出用抵抗）
４０…コンデンサ
５６…ＭＯＳトランジスタ（スイッチング回路）
５０，５５…ＭＯＳトランジスタ（インバータ回路）
６６…ＥＳＤ保護回路
６７…内部回路（差動増幅回路）
７０…検出回路
７１…スイッチング回路
８０ａ，８０ｂ，８０ｃ，８０ｄ，８０ｅ，８０ｆ…接地端子
８１…電源端子
１００…出力回路
１０２…外部負荷
１０３ａ，１０３ｂ，１０３ｃ…接続端子
１０４ａ，１０４ｂ…負荷抵抗
１０５ａ，１０５ｂ，１０５ｃ…電気配線
１０６…外部電源
１１０…入力回路
１３０ａ，１３０ｂ…入力端子
１３１ａ，１３１ｂ…出力端子
２００…駆動回路
３００…光変調装置
４００…光送信モジュール
５００…光送受信モジュール
６００…受信回路
７００…受光装置

Claims (10)

  1. 一対の出力端子と、
    前記一対の出力端子のそれぞれを共通ノードに接続する一対のダイオード回路と、
    前記一対の出力端子に接続され、前記一対の出力端子の中間電位を前記共通ノードに発生させる電位生成回路と、
    前記中間電位に応じて、前記共通ノードを接地配線に接続するクランプ回路と、を備える、
    静電気保護回路。
  2. 前記電位生成回路は、
    前記一対の出力端子の一方と前記共通ノードとの間に接続される第１分圧抵抗と、
    前記一対の出力端子の他方と前記共通ノードとの間に接続される第２分圧抵抗と、
    を備える、
    請求項１に記載の静電気保護回路。
  3. 前記クランプ回路は、
    前記中間電位が所定の値より大きくなったときにトリガー信号を生成する検出回路と、
    前記トリガー信号に応じて前記共通ノードを前記接地配線に接続するスイッチング回路と、を備える、
    請求項１または請求項２に記載の静電気保護回路。
  4. 前記検出回路は、
    前記共通ノードと検出ノードとの間に接続される検出用抵抗と、
    前記検出ノードと前記接地配線との間に接続されるコンデンサと、を備え、
    前記検出回路は、前記共通ノードと前記検出ノードとの電位差が所定の値より大きくなったときに前記トリガー信号を生成する、
    請求項３に記載の静電気保護回路。
  5. 前記検出回路は、前記検出ノードの電位を反転して前記トリガー信号を生成する反転回路を備える、
    請求項４に記載の静電気保護回路。
  6. 前記検出回路は、前記中間電位が上昇したときに、所定の遅延時間の間において前記トリガー信号を生成する、
    請求項３から請求項５のいずれか１項に記載の静電気保護回路。
  7. 前記スイッチング回路は、
    前記トリガー信号に応じて、前記共通ノードと前記接地配線とが導通した状態と、前記共通ノードと前記接地配線とが非導通の状態と、を切り替えるスイッチング素子を備える、
    請求項３から請求項６のいずれか１項に記載の静電気保護回路。
  8. 前記一対のダイオード回路は、それぞれ、第１のダイオード及び第２のダイオードを含み、
    前記第１のダイオードのカソード、及び前記第２のダイオードのカソードは、前記共通ノードに接続され、
    前記第１のダイオードのアノードは、前記一対の出力端子の一方に接続され、
    前記第２のダイオードのアノードは、前記一対の出力端子の他方に接続される、
    請求項１から請求項７のいずれか１項に記載の静電気保護回路。
  9. 請求項１から請求項８のいずれか１項に記載の静電気保護回路と、
    前記一対の出力端子に電気的に接続された差動増幅回路と、
    を備える半導体集積回路。
  10. 前記差動増幅回路は、差動入力信号に応じて差動出力信号を生成し、前記差動出力信号を前記一対の出力端子に出力する、
    請求項９に記載の半導体集積回路。
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