JP4768591B2

JP4768591B2 - 電力増幅器

Info

Publication number: JP4768591B2
Application number: JP2006346407A
Authority: JP
Inventors: 政幸杉浦; 保彦栗山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-12-26
Filing date: 2006-12-22
Publication date: 2011-09-07
Anticipated expiration: 2026-12-22
Also published as: JP2007201445A

Description

本発明は、ＥＳＤ保護回路を備え、バイポーラトランジスタを使用した半導体チップに形成された電力増幅器に関するものである。

携帯電話を代表とする小型情報機器は近年、小型化の要求が強く、基幹となる部品に付帯する周辺小型部品（チップ容量やインダクタなど）が取り込まれ、モジュール化されるとともに、周辺部品点数の削減が進められている。そのため、これらモジュールは、外部環境に直接さらされる状況となり、この際、特に問題となるのがＥＳＤ（静電放電：Electrostatic Discharge）に対する耐性である。ＥＳＤは、回路の外部に存在している機器や人体に蓄積した電荷が回路に対して瞬間的に放電する現象である。回路を装置に組み込む際や利用する際には機器や人体が動くことによる電荷の発生が避けられないだけに、外界にさらされる機器においては回路側でＥＳＤ耐性を確保しておくことが必要である。
ＥＳＤによる破壊の主な原因は、高エネルギー（高電位）を蓄積した電荷が瞬間的に回路に流入することによる熱的破壊と考えられている。そのため、ＥＳＤ保護回路は、この高エネルギーの電荷が熱的に弱い半導体素子に流入することを防ぐ働きを持っている。

従来、このような機能を持つ回路としては、保護すべき端子と接地端子間に所定電圧以上になると通電するようにダイオードを直列に接続した回路が用いられる。ダイオードのオン電圧以上の電圧が端子に印加された場合には、ダイオードが導通し、電荷が被保護回路に流入しないようにするものである。この時、所定の電圧は電源電圧や動作電圧など回路の動作に必要な電圧よりも高い値に設定しておく必要がある。そのため、特許文献１に示されているように複数段のダイオードが用いられることになる。

しかし、このような回路において問題となるのは保護回路を形成しているダイオードそのものが大きなエネルギーの注入により破壊してしまうことである。これを防ぐには、特許文献２にあるように保護素子（ダイオードなど）に対して直列に抵抗を挿入し、電圧降下を引き起こさせ、保護素子に流入する電流を抑制する方法が考えられる。この場合、抵抗値を大きな値にするほど大きな電圧降下が得られるため、耐性が向上するが、保護回路側へのエネルギー流入が阻害されるため、保護回路としての動作が期待できなくなる。そのため、数Ωから十数Ω程度の抵抗が必要となる。また、抵抗そのものも大きなエネルギー損失に耐えなければならないため、金属薄膜抵抗で実現される電流容量の小さな抵抗ではなく、半導体で実現される高電流容量の抵抗を使用する必要がある。

しかし、半導体抵抗の抵抗値は高濃度ドーピングにおいてもシート抵抗は十数Ω／□程度であり、数Ωを実現するには大きな縦横比が必要となり、チップ上の大きな面積を使用してしまう。そのため、チップ面積が増大し実装面積の増大による小型化への弊害が生じてしまう。また、化合物半導体のようにウェハ単価が高い場合には、コスト面でも問題となる。
以上述べてきたように、従来のダイオード接続回路では高いＥＳＤ耐性を実現するためには大きな面積が必要となり、ペレットサイズ、コストの面で問題があった。
また、特許文献３には、バラスト抵抗値が小さくても電流分布の均一性に優れ、ディジタル変調波を入力しても歪みの劣化が小さい高効率で歪みの低い増幅器が記載されている。これは、バイポーラトランジスタを用いた高周波電力増幅器であって、少なくとも２個以上のブロックを備え、これらの前記ブロックの各々がベースバイアス電位を発生させるバイアス発生回路と高周波入力用容量素子とを備える。各々のバイアス発生回路は、インピーダンス変換用の第２のバイポーラトランジスタと、カレントミラートランジスタよりなる温度検出用に定電流バイアスされたダイオード回路とを備えている。
特開２００３−２３０８４号公報特開平８−２３６６３７号公報特開２００１−２７４６３６号公報

本発明は、従来の回路で生じるコストや面積の増大を低く抑えながら高いＥＳＤ耐圧が実現できる保護回路を備えた電力増幅器を提供する。

本発明の他の一態様によれば、少なくとも１つの化合物半導体を用いたヘテロ接合バイポーラトランジスタを有する能動素子と、前記バイポーラトランジスタのベースとエミッタ間をベース・エミッタ間ダイオードとは逆方向となるように接続されたダイオードと、前記ダイオードの一方の電極と前記バイポーラトランジスタのベースとの間に直列に接続された２つの抵抗と、前記２つの抵抗の間に接続されたバイアス回路と、前記バイポーラトランジスタのエミッタに接続された接地端子と、を備え、前記ダイオードの他方の電極が、前記接地端子に接続され、前記バイアス回路の接続点と前記ベースとの間に配置された抵抗の抵抗値を１Ω以上とし、前記ベースと前記ダイオードとの間に直列に接続された抵抗の抵抗値を３Ω以上７Ω以下としたことを特徴とする電力増幅器が提供される。

本発明は、以上の構成により、従来の回路で生じるコストや面積の増大を低く抑えながら高いＥＳＤ耐圧が実現できる保護回路を備えた電力増幅器を提供することができる。

以下、実施例を参照して発明の実施の形態を説明する。

まず、図１乃至図５、図８を参照して実施例１を説明する。

図１は、この実施例の半導体基板に形成された電力増幅器の回路図、図２は、この実施例におけるＥＳＤ耐性試験結果（負側）を示す特性図、図３は、ＥＳＤ耐性試験結果（正側）を示す特性図、図４は、図１に記載された電力増幅器のバイポーラトランジスタ及びダイオードが形成された半導体チップの断面図、図５は、図４に記載された半導体チップの平面図、図８は、リンギングによる負電圧の発生を説明する特性図である。図５のＡ−Ａ′線に沿う部分の断面図が図４である。図５では、説明を容易にするために図４に示す絶縁膜１８及び配線層（２ｎｄ−ｍｅｔａｌ）１３ａの表示はしない。

図４及び図５に示されているように、半導体チップが形成された半導体基板は、ＧａＡｓ半絶縁性基板からなり、その上にエピタキシャル成長層が積層され、この積層構造にヘテロ接合バイポーラトランジスタ（以下、ＨＢＴという）が設けられている。ＧａＡｓ半絶縁性基板１上に直接高濃度コレクタ領域が形成されたｎ^＋ＧａＡｓエピタキシャル層３及び低濃度コレクタ領域が形成されたｎ⁻ＧａＡｓエピタキシャル層４が順次形成されている。このエピタキシャル層４の低濃度コレクタ領域上にベース領域（ｐ−ＧａＡｓエピタキシャル層）５及びエミッタ領域（ｎ−ＩｎＧａＰエピタキシャル層）６が順次積層されている。これらエミッタ領域６、コレクタ領域４及びベース領域５を合わせてｎｐｎバイポーラトランジスタ１０が構成されている。このＨＢＴ１０には、エピタキシャル層３を構成するコレクタ領域にコレクタ電極７が形成され、ベース領域５にベース電極８及びエミッタ領域６にエミッタ電極９が形成されている。

また、半導体基板１上には、ベース領域５とエミッタ領域６間をベース・エミッタ間ダイオードとは逆方向となるように接続されたダイオードＤが形成されている。ダイオードＤは、ベース領域５を構成するエピタキシャル層及びエピタキシャル層４から構成され、エピタキシャル層３上及びベース領域５上にそれぞれ電極１１、１１ａが形成されている（図４参照）。そして、電極１６、１６ａ間のエピタキシャル層３が抵抗Ｒを構成している（図５参照）。また、半導体基板上にはＭＩＭキャパシタＣが設けられている。ＭＩＭキャパシタＣは、電極の一方に金属配線層（１ｓｔ−ｍｅｔａｌ）１３を用い、誘電体をシリコン窒化膜などの層間絶縁膜（図示しない）を用いる。

図４及び図５に示されているように、ＨＢＴ１０、ダイオードＤ及び抵抗Ｒは素子分離領域により区画された素子領域に形成されている。ＨＢＴ１０及びダイオードＤは、ポリイミドなどの層間絶縁膜１８により被覆されており、層間絶縁膜１８上に形成された金属配線層（２ｎｄ−ｍｅｔａｌ）１３ａにＨＢＴ１０のエミッタ電極９及びダイオードＤの電極１１ａが電気的に接続されている。また図５に示すように、層間絶縁膜（図示しない）上に形成された金属配線層（１ｓｔ−ｍｅｔａｌ）１３に抵抗Ｒの電極１６、１６ａが電気的に接続されている。また、ＨＢＴ１０は、半導体基板上に複数個形成されている。図１は、被保護回路のＨＢＴが１つの場合の回路図であるが、この実施例では複数個が用いられている場合もある（図５の増幅器はこの回路図に対応している）。

次に、図１（ａ）を参照してこの実施例の電力用増幅器の回路構成を説明する。被保護回路にはＨＢＴ１０が１個示され、被保護回路の他の構成は省略する。被保護回路のＨＢＴ１０は、コレクタ４に繋がるコレクタ端子１２及びエミッタ６に繋がる接地端子１４を有し、ベース５にはバイアス回路１７が繋がっている。バイアス回路１７とベース５の間には、例えば、４Ω前後のバイアス回路１７のバラスト抵抗Ｒが挿入されている。ベース５は、ＭＩＭキャパシタＣを介して外部のＲＦ回路の入力回路に接続されている。バイアス回路１７は、エミッタ６にも接続されている。そして、バイアス回路１７とエミッタ６間あるいはバイアス回路１７と接地端子１４間には、ベース・エミッタ接合とは逆方向のダイオードＤを挿入している。この様な構成により、抵抗Ｒは、ダイオードＤをＥＳＤによる破壊から防ぐことができる。
図１の保護回路（抵抗とダイオードとの直列回路）を有する電力増幅器と比較して、保護回路がない場合のＥＳＤ耐性は、被保護回路となるトランジスタのコレクタ端子に負の電圧が印加された場合で決まる。そして、その大きさは−３０Ｖ程度である。この場合、ベース−エミッタ間のｐｎ接合がＥＳＤによって損傷を受けることによりトランジスタとしての機能を失ってしまう。

この実施例では、ＥＳＤ保護素子としての１０μｍ×３０μｍの大きさのダイオードをＨＢＴのベース・エミッタ間に配置してある。ダイオードは、ＨＢＴのベース領域とコレクタ領域で形成されており、ダイオードを形成するために新たにウェハ構造や工程を必要とはしない。また、ダイオードの保護抵抗として直列に抵抗が接続されている。これにより、負側のＥＳＤに対して図中に示した電流経路により放電し、素子に対する損傷を防ぐことができる。

さらに、回路を構成する場合、トランジスタのベース端子に適当なバイアス電圧を供給する必要がある。特に、電力増幅器のような大きな電力を扱う場合には、熱的な安定性を確保するために、バイアス回路とベース端子の問にはバラスト抵抗と呼ばれる抵抗を挿入する方法がある。バラスト抵抗はＨＢＴが熱暴走状態に陥り、大きな電流がトランジスタのベース端子に流れ込もうとした場合に、電圧降下を引き起こし、トランジスタのバイアス点を低下させ、熱暴走状態に陥ることを抑制する動作をする。この実施例では、このバラスト抵抗はダイオード保護抵抗を兼ねた回路構成となっている。これにより、ＥＳＤ保護回路を新たに付加した場合でも、ダイオード以外に付け加える素子は必要なく、チップ面積の増大を抑制することができる。また、保護抵抗が挿入されていることにより、ダイオード自身がＥＳＤにより破壊することも無く、必要なＥＳＤ耐性を確保することができる。

図１（ａ）に示す保護回路を用いてＥＳＤ試験を行った結果を図２に示す。ＥＳＤの放電経路にトランジスタを使用しているため、耐量はトランジスタの大きさに依存するが、保護回路を搭載していなかった場合よりも耐量が大きくなっていることがわかる。また、バラスト抵抗を保護抵抗として用いているため、新たに保護抵抗を配することなく、ＥＳＤ保護ダイオード単体の耐量である−４００Ｖ以上の耐量が回路として実現されていることもわかる。
またＨＢＴトランジスタの特性向上のため、ベース・エミッタ間ダイオードがヘテロ接合で構成されているので、ホモ接合で形成されたベース・エミッタ間接合よりも急峻なｐｎ接合の切り替えが実現されている。この場合、ベース・エミッタ間ダイオードは比較的低い逆方向電圧のＥＳＤに対し急峻な破壊（ハードブレイクダウン）が生じる傾向を持っている。
一方、ベース・コレクタ接合においては、ベース・コレクタ間の寄生容量を低減させる目的で低濃度にドーピングされたコレクタ層が形成されている。したがって、ベース・コレクタ接合はｐｉｎダイオード型の形態を有することになる。その結果、ベース・コレクタ接合がホモ接合であれ、ヘテロ接合であれ、高いＥＳＤ耐性を有している。

このようなＨＢＴの特性により、この実施例ではベース・エミッタ間を保護する保護回路のみを挿入している。この保護回路は、図１（ａ）に示すように、負側のＥＳＤに対する保護経路しか用意していない構成となっているが、ベース・コレクタ接合が高いＥＳＤ耐性を有しているので実質的には正側のＥＳＤについても耐量も向上させることができている。これは、保護回路を有していない場合においても、先述のようにＨＢＴのベース・コレクタ間のダイオードは、逆方向の印加電圧に対しても高いＥＳＤ耐量を有しているため破壊には至らないのに対し、印加されたＥＳＤ波形が、外部回路（インダクタンス成分）により、リンギングを生じ、正側に印加された場合においても電圧波形は負側にも振り込まれるため（図８参照）、ベース・エミッタ間のダイオードが耐量不足により破壊されてしまうからである。結果的に、正側のＥＳＤ耐量試験であるにもかかわらず、負側のＥＳＤ耐量の小さいベース・エミッタ接合が破壊されることで正側のＥＳＤ耐量が決まってしまうのである。この実施例では、ベース・エミッタ間に保護抵抗付のＥＳＤ保護回路が形成されているためリンギングの影響下においてもベース・エミッタ間接合が保護されることになり結果的に正側においても高い耐量を実現することができる。

負側のＥＳＤに対する電流経路しか用意されていないにもかからわず、正側のＥＳＤについても耐量が向上することを実験的に確かめた結果を図３に示す。また、破壊箇所についてもベース・エミッタ間ダイオードが破壊していることがわかっており、先述した原理によりＥＳＤ耐量が決められていると考えられる。この場合においても、保護抵抗の効果は変わりなく、この実施例の保護回路は正負両方向のＥＳＤに対して高い耐量を実現できている。
以上述べてきたように、ＨＢＴではベース・エミッタ間の保護を行うだけでＨＢＴを用いた回路のＥＳＤ耐性を正負共に大きく向上させることができ、従来の回路で生じるコストや面積の増大の問題を解決しながら、高いＥＳＤ耐性を実現できる保護回路を提供できる。

なお、図１（ａ）に示された被保護回路のＨＢＴは、１つであるが、図５に示す被保護回路には複数のＨＢＴが用いられている。これらのＨＢＴは、共通の端子（コレクタ端子及び接地端子）及び共通のバイアス回路を有し、このバイアス回路は、バラスト抵抗を介して各ＨＢＴのベースに接続されている。したがって、この実施例の被保護回路のＨＢＴには１つ以上任意の数のものが用いられている。

ここで、バラスト抵抗とダイオード保護抵抗とを別に設けた回路構成につき説明する。図１（ｂ）は、その回路図である。バラスト抵抗Ｒ１１は、バイポーラトランジスタの熱暴走を抑制するようにその抵抗値が決定される。熱暴走を抑制するには、Ｒ１１は１Ω以上が好ましい。また、大きなエネルギーに対する保護回路の動作を維持しつつ、破壊耐性を改善するために、ダイオード付加抵抗Ｒ１２とバラスト抵抗Ｒ１１との和である（Ｒ１１＋Ｒ１２）は、３Ω以上７Ω以下が好ましい。このようにすると、バラスト抵抗Ｒ１１と、ダイオード付加抵抗Ｒ１２とをそれぞれ適正に決定できる。例えば、Ｒ１１を４Ωとし、Ｒ１２を２Ωとすることにより、熱暴走を抑制しつつ、大きなエネルギーに対して回路を保護し、ダイオードの破壊耐性が改善できる。

次に、図６を参照して実施例２を説明する。
図６は、この実施例の半導体基板に形成された電力増幅器の回路図である。この実施例１の保護回路は、実施例１と同様な回路構成を有しているが、バイアス回路としてエミッタフォロア回路を用いることに特徴がある。

次に、図６を参照してこの実施例の電力用増幅器の回路構成を説明する。被保護回路にはＨＢＴ２０が１個示され、他の構成は省略する。被保護回路のＨＢＴ２０は、コレクタに繋がるコレクタ端子２２及びエミッタに繋がる接地端子２３を有し、ベースにはバイアス回路２７が繋がっている。バイアス回路２７とベースの間には、例えば、４Ω前後のバイアス回路のバラスト抵抗Ｒが挿入されている。また、バイアス回路２７とエミッタ間あるいはバイアス回路２７と接地端子２３間には、ベース・エミッタ接合とは逆方向のダイオードＤを挿入している。この様な構成により抵抗ＲはダイオードＤをＥＳＤによる破壊から防ぐことができる。トランジスタ２０のベースは、ＭＩＭキャパシタＣを介して外部のＲＦ回路の入力回路に接続されている。抵抗Ｒの一端がＭＩＭキャパシタＣ・ベース５間に接続され、他端がバイアス回路２７に接続されている。

図６の保護回路（抵抗とダイオードとの直列回路）を有する電力増幅器と比較して、保護回路がない場合、被保護回路となるトランジスタのＥＳＤ耐性は、コレクタ端子に負の電圧が印加された場合で決まる。そして、その大きさは−３０Ｖ程度である。この場合、ベース−エミッタ間のｐｎ接合がＥＳＤによって損傷を受けることによりトランジスタとしての機能を失ってしまう。

この実施例では、ＥＳＤ保護素子としての１０μｍ×３０μｍの大きさのダイオードＤをＨＢＴのベース・エミッタ間に配置してある。ダイオードＤは、半導体基板に形成されたＨＢＴのベース領域とコレクタ領域で形成されており、ダイオードを形成するために新たにウェハ構造や工程を必要とはしない。また、ダイオードＤの保護抵抗として直列に抵抗Ｒが接続されている。これにより、負側のＥＳＤに対してコレクタ端子を通って放電させて、素子に対する損傷を防ぐことができる。

電力増幅器のような大きな電力を扱う場合には、熱的な安定性を確保するために、バイアス回路とベース端子の間にバラスト抵抗を挿入するが、この実施例では、このバラスト抵抗はダイオード保護抵抗を兼ねている。これにより、ＥＳＤ保護回路を新たに付加した場合でも、ダイオード以外に付け加える素子は必要なく、チップ面積の増大を抑制することができる。また、保護抵抗が挿入されていることにより、ダイオード自身がＥＳＤにより破壊することも無く、必要なＥＳＤ耐性を確保することができる。

さらに、図６を参照してバイアス回路を説明する。
図６のバイアス回路２７は、バイポーラトランジスタ２１を備えている。バイポーラトランジスタ２１は、コレクタに繋がるコレクタ端子２４、エミッタに繋がる接地端子２５及びベースに繋がる制御端子２６を有している。バイポーラトランジスタ２１のベース・エミッタ間には、ベース・エミッタ接合とは逆方向のダイオードＤｌが挿入されている。また、バイポーラトランジスタ２１のエミッタ、接地端子２５間にはダイオードＤ４が挿入されている。バイポーラトランジスタ２１のベース、接地端子２５間にはダイオードＤ２、Ｄ３が挿入され、ダイオードＤｌは、ダイオードＤ２、バイポーラトランジスタ２１のベース間に接続されている。

制御端子２６は、ダイオードＤｌ、Ｄ２間に抵抗Ｒｌを介して接続されている。また、バイポーラトランジスタ２１のエミッタ、ダイオードＤ４間に接続されたコイルＬがバイポーラトランジスタ２０のベース・エミッタ間に接続された抵抗Ｒ、ダイオードＤ間に接続されている。

このバイアス回路２７を構成するエミッタフォロア回路ではコレクタ端子２４に対するＥＳＤ耐量が最も弱くなるため、このコレクタ端子２４に対する保護回路が必要になる。この実施例では保護回路としてはエミッタフォロア回路のベース・エミッタ間にダイオードＤｌを接続してあり、同時に、エミッタフォロア回路のコレクタ端子２４に負側のＥＳＤが印加された場合の放電経路を点線の矢印で示している。

この放電経路には複数のダイオード（ダイオードＤ、Ｄｌ）が含まれているため、寄生抵抗成分が存在している。この成分は保護抵抗の役割を果たすことができるので、改めて保護抵抗を挿入する必要はない。逆に保護ダイオードが回路に対して直接接続されていることによる耐量の改善効果が得られる。同様に制御端子２６への負側のＥＳＤ保護も実現されている。
以上のように、この実施例では、実施例１において説明した作用効果に加えて、バイアス回路に対する保護効果も得られるので、回路全体として更に高いＥＳＤ耐性を実現することが可能となっている。

次に、図７を参照して実施例３を説明する。図７は、この実施例の半導体基板に形成された電力増幅器の回路図である。被保護回路にはＨＢＴ３０が示されており、他の構成は省略する。ＨＢＴ３０は、複数のＨＢＴＱｌ、Ｑ２、Ｑ３、・・・から構成されている。ＨＢＴ３０は、各ＨＢＴＱｌ、Ｑ２、Ｑ３、・・・のコレクタに接続された共通のコレクタ端子３２及び各ＨＢＴＱｌ、Ｑ２、Ｑ３、・・・のエミッタに接続された共通の接地端子３３を有し、各ＨＢＴＱｌ、Ｑ２、Ｑ３、・・・のベースは、バイアス回路３１に接続されている。

この実施例では、バイアス回路３１のバラスト抵抗Ｒｌ、Ｒ２、Ｒ３、・・・は、バイアス回路３１と各ＨＢＴＱｌ、Ｑ２、Ｑ３、・・・のベースとの間に挿入されている。そして、バラスト抵抗Ｒｌ、Ｒ２、Ｒ３、・・・が保護抵抗として用いられる。バラスト抵抗Ｒｌ、Ｒ２、Ｒ３、・・・の一端は各ＨＢＴＱｌ、Ｑ２、Ｑ３・・・のベースに接続されているが、他端にはベース・エミッタ接合とは逆方向のダイオードＤが接続されている。この様な構成により、バラスト抵抗Ｒｌ、Ｒ２、Ｒ３、・・・は、ダイオードＤをＥＳＤによる破壊から防ぐことができる。実施例１で説明した図５の半導体基板の平面図では、バラスト抵抗Ｒは、複数のＨＢＴに対して１つ形成されているが、この実施例では、図示はしないが、半導体基板上の各ＨＢＴの各ベースにそれぞれ接続するように形成されている。

この実施例では、実施例１、２と同様に、ダイオードは、ＨＢＴのベース領域とコレクタ領域で形成されており、ダイオードを形成するために新たにウェハ構造や工程を必要とはしない。また、ダイオードの保護抵抗として直列に抵抗が接続されている。これにより、負側のＥＳＤに対して放電し、素子に対する損傷を防ぐことができる。

さらに、回路を構成する場合、トランジスタのベース端子に適当なバイアス電圧を供給する必要がある。特に、電力増幅器のような大きな電力を扱う場合には、熱的な安定性を確保するために、バイアス回路とベース端子の間にはバラスト抵抗と呼ばれる抵抗を挿入する方法がある。バラスト抵抗はＨＢＴが熱暴走状態に陥り、大きな電流がトランジスタのベース端子に流れ込もうとした場合に、電圧降下を引き起こし、トランジスタのバイアス点を低下させ、熱暴走状態に陥ることを抑制する動作をする。この実施例では、このバラスト抵抗はダイオード保護抵抗を兼ねた回路構成となっている。

本発明の一実施例である実施例１の半導体基板に形成された電力増幅器の回路図。図１の電力増幅器におけるＥＳＤ耐性試験結果（負側）を示す特性図。図１の電力増幅器におけるＥＳＤ耐性試験結果（正側）を示す特性図。図１に記載された電力増幅器のバイポーラトランジスタ及びダイオードが形成された半導体チップの断面図。図４に示された半導体チップの平面図。本発明の一実施例である実施例２の半導体基板に形成された電力増幅器の回路図。本発明の一実施例である実施例３の半導体基板に形成された電力増幅器の回路図。リンギングによる負電圧の発生を説明する特性図。

符号の説明

１・・・ＧａＡｓ半絶縁性基板
２・・・素子分離領域
３・・・ｎ^＋ＧａＡｓエピタキシャル層
４・・・ｎ⁻ＧａＡｓエピタキシャル層
５・・・ベース領域（ｐ−ＧａＡｓエピタキシャル層）
６・・・エミッタ領域（ｎ−ＩｎＧａＰエピタキシャル層）
７・・・コレクタ電極
８・・・ベース電極
９・・・エミッタ電極
１０、２０、２１、３０・・・ｎｐｎバイポーラトランジスタ
１１、１１ａ、１６、１６ａ・・・電極
１２、２２、２４、３２・・・コレクタ端子
１３・・・金属配線層（１ｓｔ−ｍｅｔａｌ）
１３ａ・・・金属配線層（２ｎｄ−ｍｅｔａｌ）
１４、２３、２５、３３・・・接地端子
１７、２７、３１・・・バイアス回路
１８・・・層間絶縁膜
２６・・・制御端子

Claims

少なくとも１つの化合物半導体を用いたヘテロ接合バイポーラトランジスタを有する能動素子と、
前記バイポーラトランジスタのベースとエミッタ間をベース・エミッタ間ダイオードとは逆方向となるように接続されたダイオードと、
前記ダイオードの一方の電極と前記バイポーラトランジスタのベースとの間に直列に接続された２つの抵抗と、
前記２つの抵抗の間に接続されたバイアス回路と、
前記バイポーラトランジスタのエミッタに接続された接地端子と、
を備え、
前記ダイオードの他方の電極が、前記接地端子に接続され、
前記バイアス回路の接続点と前記ベースとの間に配置された抵抗の抵抗値を１Ω以上とし、前記ベースと前記ダイオードとの間に直列に接続された抵抗の抵抗値を３Ω以上７Ω以下としたことを特徴とする電力増幅器。
前記バイアス回路は、バイポーラトランジスタを有するエミッタフォロア回路から構成されていることを特徴とする請求項１記載の電力増幅器。
前記バイポーラトランジスタは、複数のトランジスタからなり、各トランジスタは、それぞれ各ベースに接続された各抵抗を介して前記バイアス回路に接続されていることを特徴とする請求項１または２に記載の電力増幅器。