CN101431071A - 半导体芯片和半导体器件 - Google Patents

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Abstract

本发明涉及一种半导体芯片以及一种半导体器件。根据本发明的半导体芯片，包括：半导体衬底，在半导体衬底上的多层布线结构，在半导体衬底上的密封环结构，以及在所述半导体芯片的内部区域中和在所述半导体芯片的边框区域中布置的半导体元件。半导体元件包括芯片内部电路元件，内部区域被密封环结构围绕，且密封环结构将边框区域隔离在内部区域之外。

Description

半导体芯片和半导体器件
技术领域
本发明涉及一种半导体芯片和半导体器件，，更具体而言，涉及一种具有多层布线结构和密封环的半导体芯片以及具有半导体芯片安装在其上的半导体器件。
背景技术
由于实现了更高的集成水平，所以大规模集成电路(LSI)，如被认为是半导体器件代表的微处理器或存储器在它的每个元件的尺寸上变得更精细，以致对应由每个元件构成的半导体区域的尺寸也会变得更精细。另外，为了保留对应于高集成度的高布线密度，仅在半导体衬底的水平方向形成布线线路是不够的，所以使用了多层布线技术，通过该技术在半导体衬底厚度方向的多个层上形成布线线路。在微处理器的实例中实现了包括六到九层的多层布线结构，它是LSI的代表。
在这种使用多层布线结构的LSI中，布线线路的组抗值对诸如操作速度的特性具有大的影响，所以期望布线具有较小的组抗值。常规地，作为包括LSI的半导体器件的布线线路材料，通常使用电特性、加工性能等极好的铝(Al)或铝基金属。然而，铝基金属具有低电子-迁移阻抗、应力-迁移阻抗等的缺点。因此，存在用具有更低组抗值且具有极好的电子-迁移阻抗、应力-迁移阻抗等的铜(Cu)或铜基金属代替铝基金属的新趋势。
然而，当使用具有低蒸气压力的铜基金属、铜基化合物形成布线线路时，与铝基金属相比，其难以利用干蚀刻技术将其图案化成想要的形状。因此，为了使用铜基金属形成布线线路，使用已知的单镶嵌布线技术，通过该技术在形成在半导体衬底上的层间绝缘膜和遍及包括该布线沟槽的表面的铜基金属膜中，预先形成布线沟槽之后，通过化学机械抛光(CMP)去除层间绝缘膜上的铜基金属的不必要部分，以在布线沟槽中仅留下(掩埋)部分铜基金属膜作为布线线路。另外，使用双镶嵌布线技术，其是单镶嵌布线技术的扩展，通过该技术实现适合精细图案化的多层布线的结构。
在具有多层布线结构的半导体器件中，由于例如，通过存在于下层布线和上层布线之间的层间绝缘膜给出的布线线路间电容的增加或通过改善精细图案化产生的平面方向布线线路间间隔的减少而引起的布线线路间电容的增加而造成的信号延迟会影响高速操作。因此，为了减少由层间绝缘膜引起的电容，存在使用低介电常数膜(称为低k绝缘膜)作为层间绝缘膜的趋势。
在制造该LSI中，在半导体衬底(晶片)上集成必要的电路元件之后，通过进行划片来将半导体衬底分成单独的半导体芯片。然而，在这种情况下，会暴露半导体芯片的划片面，即层间绝缘膜的侧壁，因此，水、湿气等等(在下文中称为“水等”)会穿透划片面，因此抗潮能力变坏。尤其是，如上所述使用诸如多层布线结构的LSI具有更多数量的层间绝缘膜层且因而更趋于遭受这种抗潮能力的变坏。因此，会导致例如原先低介电常数膜的漏电流或介电常数增加的缺陷。
为了改善通过防止水等渗入划片面的抗潮能力，在日本未审查专利申请公开No.2004-297022中，公开了以包围半导体芯片的电路形成部分的这种方式提供密封环的结构。日本未审查专利申请公开No.2002-134506公开了提供第一护环(密封环)的结构以便包围生产线芯片和在第一护环内部的第二护环(密封环)。通过在护环附近提供抑制接触孔变形的第一护环和第二护环，可以改善性质和可靠性。
发明内容
近年来，非常需要高性能的半导体芯片。虽然通过增加半导体芯片的尺寸可以实现高性能，但是有非常需要减小它的尺寸。需要在不增加半导体芯片尺寸的情况下实现高性能的技术。
本发明实施例的第一示范性方面是半导体芯片，其包括半导体衬底、在半导体衬底上的多层布线结构、在半导体衬底上的密封环结构以及在所述半导体芯片的内部区域中和在所述半导体芯片的边框区域中布置的半导体元件。半导体元件包括芯片内部电路，该内部区域被密封环结构围绕，且密封环结构将边框区域隔离在内部区域之外。
本发明实施例的第二示范性方面是半导体器件，其包括半导体衬底以及在半导体衬底上包括多层布线结构和密封环结构的半导体芯片，其中半导体芯片包括在半导体芯片的内部区域和半导体芯片的边框区域中布置的半导体元件，该半导体元件包括芯片内部电路组件，该内部区域被包围在密封环结构的内部，且边框区域被密封环结构隔离在内部结构之外。
本发明实施例的第三示范性方面是制造半导体芯片的方法，所述方法包括在衬底上形成半导体元件以及在衬底上形成包括密封环结构的多层布线结构，其中密封环结构将芯片分成被密封环结构围绕的内部区域和在密封环结构外面的边框区域，半导体元件包括芯片内部电路组件且部分位于内部区域以及部分位于边框区域。
根据本发明的半导体芯片，由于提供了可操作为芯片内部电路且不仅在内部区域中而且在分割在内部区域外面的边框区域中具有高稳定性的半导体元件，所以在不增加半导体芯片尺寸的情况下能够实现高性能。即，可以提供在不增加半导体芯片尺寸的情况下实现高性能的半导体芯片。
附图说明
结合附图，根据下面特定示范性实施例的描述，使上面的和其它示范性方面、优势和特征变得更加明显，其中：
图1A和1B示出了根据第一实施例的半导体器件的示意平面图；
图2是沿着图1B的线II-II的横截面图；
图3是根据第一实施例的半导体芯片的外围部分A1的局部放大平面图；
图4是沿着图3的线IV-IV的横截面图；
图5是沿着图3的线V-V的横截面图；
图6是沿着图3的线VI-VI的横截面图；
图7是根据第二实施例的半导体芯片的外围部分的局部放大平面图；
图8是沿着图7的线VIII-VIII的横截面图；
图9是沿着图7的线IX-IX的横截面图；以及
图10是沿着图7的线X-X得到的横截面图。
具体实施方式
在下文中，将描述应用本发明的实施例的一个实例。不必说，在不偏离本发明的精神的情况下，在本说明书中没有描述的其它示范性实施例可以在本发明的范围内。
第一示范性实施例
图1A是示出根据第一示范性实施例的半导体晶片100的一部分的顶视图，且图1B是通过进行划片来切割半导体晶片100得到的半导体芯片101的顶视图。如图1A所示，在半导体晶片100中以晶格形状形成划线区域4。半导体芯片101是通过沿着划线4a切割半导体晶片100而得到。
如图1B所示，在根据第一示范性实施例的半导体芯片101中，密封环1提供在框体形状的外围部分中。在本说明书中，密封环1的内侧称为内部区域2，且内部区域2外面的区域称为边框区域3。边框区域3是形成密封环1和划线区域4的区域。密封环1一般形成在划线区域4的内侧，在密封环1和划线区域4之间具有沟槽。换句话说，具有基本恒量宽度的沟槽形成在划线区域4和密封环1之间。当通过进行划片来切割半导体晶片时，密封环1会防止水等渗入到半导体芯片内部，并防止由划片所引起的层间绝缘膜的破裂。
图2示出了沿着图1B的线II-II的横截面图，或内部区域2的横截面图。如图2所示，根据第一示范性实施例的半导体芯片101包括半导体衬底5、栅极部分8、侧壁9、元件保护膜10、接触11、N沟道金属氧化硅(MOS)型晶体管13(在下文中一般称为“MOS晶体管”)、具有九层的层间绝缘膜(第一层间绝缘膜15、第二层间绝缘膜25、第三层间绝缘膜35、第四层间绝缘膜45、第五层间绝缘膜55、第六层间绝缘膜65、第七层间绝缘膜75、第八层间绝缘膜85以及第九层间绝缘膜95)，具有九层的蚀刻停止层(第一蚀刻停止膜16、第二蚀刻停止膜26、第三蚀刻停止膜36、第四蚀刻停止膜46、第五蚀刻停止膜56、第六蚀刻停止膜66、第七蚀刻停止膜76、第八蚀刻停止膜86以及第九蚀刻停止膜96)以及钝化保护膜20等等。
半导体衬底5用例如P型硅形成。半导体衬底5包括通过浅沟槽隔离(STI)等形成的元件隔离区6和由元件隔离区6围绕的有源区7。有源区7具有成为源区或漏区的一对N型扩散区7a以及与栅极部分8的至少一部分反向布置的反型层形成区7b。
栅极部分8形成在反型层形成区7b的上层中，反型层形成区7b是与该对N型扩散区7a相反的区域。栅极部分8是通过诸如二氧化硅膜的栅绝缘膜和在栅绝缘膜上形成的栅电极来形成。例如，栅电极是通过诸如多晶体Si(多晶硅)、硅化镍(NiSi)、硅化铂(PtSi)的硅化物层形成。可操作为芯片内部电路且具有高可靠性的属于半导体元件的MOS晶体管13通过上述结构形成。
形成元件保护膜10以便覆盖栅极部分8。优选形成元件保护膜10以便具有从氧化硅膜(SiO)、碳化硅膜(SiC)、碳氮化硅膜(SiCN)、氧氮化硅膜(SiON)和氮化硅膜(SiN)选择的单层或叠层结构。更优选地，元件保护膜10由氧化硅膜形成。元件保护膜10包括从表面到该对N型扩散区7a和栅极部分8穿透的接触11(11a到11c)。
在元件保护膜10中形成的用于形成接触11(11a到11c)的接触孔通过已知光刻工艺或蚀刻工艺等形成。在该接触孔中，形成接触11(11a到11c)，例如其包括钨层和具有例如由5到15nm膜厚度的钛膜(Ti)和10到20nm膜厚度的氮化钛膜(TiN)制成的叠层结构的阻挡金属(未示出)。N型扩散区7a通过接触11a和在元件保护膜10的上层膜中形成的第一层间绝缘膜15中形成的第一布线层17a电连接。同样地，栅极部分8和第一布线层17b通过接触11b电连接，且N型扩散区7a和第一布线层17c通过接触11c电连接(见图2)。
具有九层的蚀刻停止膜和具有九层的层间绝缘膜堆叠在元件保护膜10的上层中。更具体地，如图2所示，第一层间绝缘膜15、第二层间绝缘膜25、第三层间绝缘膜35、第四层间绝缘膜45、第五层间绝缘膜55、第六层间绝缘膜65、第七层间绝缘膜75、第八层间绝缘膜85和第九层间绝缘膜95以这种顺序堆叠在元件保护膜10上。然后将蚀刻停止膜形成在每个层间绝缘膜的下层中。为更加具体，第一蚀刻停止膜16形成在第一层间绝缘膜15的下层中，第二蚀刻停止膜26形成在第二层间绝缘膜25的下层中，第三蚀刻停止膜36形成在第三层间绝缘膜35的下层中，第四蚀刻停止膜46形成在第四层间绝缘膜45的下层中，第五蚀刻停止膜56形成在第五层间绝缘膜55的下层中，第六蚀刻停止膜66形成在第六层间绝缘膜65的下层中，第七蚀刻停止膜76形成在第七层间绝缘膜75的下层中，第八蚀刻停止膜86形成在第八层间绝缘膜85的下层中，以及第九蚀刻停止膜96形成在第九层间绝缘膜95的下层中。
每个蚀刻停止膜由例如具有10到50nm膜厚度的SiCN或氮化硅膜(SiN)形成，且每个层间绝缘膜由例如具有150到300nm膜厚度的低介电常数膜形成。用于提供布线线路的沟槽(布线沟槽)形成在第一层间绝缘膜15和第一蚀刻停止膜中。在该沟槽中，形成第一布线层17a、17b和17c，其包括铜层(未示出)和具有例如由10到30nm膜厚度的钽膜(Ta)和氮化钽膜(TaN)制成的叠层结构的阻挡金属(未示出)。通路孔(通路布线沟槽)形成在层间第二绝缘膜25中。在该通路孔中，形成第一通路布线层28a，其包括铜层和具有例如由10到30nm膜厚度的钽膜(Ta)和氮化钽膜(TaN)制成的叠层结构的阻挡金属(未示出)。形成第一通路布线层28a以便连接第一布线层17b，第一布线层17b是三个第一布线层中的一个。
以这种方式，用于提供布线线路的沟槽形成在奇数层的蚀刻停止膜和层间绝缘膜中以在沟槽中形成布线层。用于形成通路的通路孔形成在偶数层的蚀刻停止膜和层间绝缘膜中以在通路孔中形成通路布线层。图2中，第二布线层37a叠加在关于第一通路布线层28a的膜厚度方向上以便连接到第一通路布线层28a。另外，形成在第四层间绝缘膜45中形成的第二通路布线层48a以便连接到第二布线层37a，以及在第五层间绝缘膜55中形成的第三布线层57a叠加在膜厚度方向上以便连接到第二通路48a。钝化膜20形成在第九层间绝缘膜95的上层中。钝化保护膜20优选为例如SiO或SiON。
层间绝缘膜优选使用低介电常数膜作为主层。通过使用低介电常数膜，可以抑制布线线路间电容的增加。例如，可以使用SiLK(陶氏化学公司的注册商标)作为低介电常数膜。注意，当层间绝缘膜由多个叠层形成时，短语“层间绝缘膜的主层”意指占用大部分膜厚度方向且起主要作用的层。
另一方面，元件保护膜10通过不同于层间绝缘膜主层的材料形成。元件保护膜10通过具有高抗潮和实现高可靠性的膜形成。如上所述，该元件保护膜10优选为从SiO、SiC、SiCN、SiON和SiN中选择的单层或叠层。
根据第一示范性实施例的半导体芯片101包括由第一布线层17a、17b和17c、第二布线层37a、第三布线层57a、第一通路布线层28a和第二通路布线层48a形成的多层布线，以及如上所述其是相互电连接的半导体元件的MOS晶体管13。
现在，将描述示范性实施例的特征。在第一示范性实施例中，用于布置可操作为芯片内部电路的且具有高可靠性的半导体元件的区域延伸到除内部区域2外的包括密封环1的边框区域3。在下文中，“可操作为芯片内部电路的且具有高可靠性的半导体元件”简称为“半导体元件”。为了进行区别，用于测试的半导体元件，其是用于检查特征且不能操作为内部电路的元件，称为“用于测试的半导体元件”。注意，在本发明中，其不排除提供用于测试的半导体元件的情形，但是它可以提供除“可操作为芯片内部电路的且具有高可靠性的半导体元件”外的用于检查在边框区域3或在内部区域2中操作的半导体元件。
为了保证可靠性，半导体元件需要布置在边框区域3中以便不会暴露半导体芯片的侧壁，即，划片面。
图3示出了由图1B中虚线A1示出的边框区域3周围的局部放大示意平面图。图4是沿着图3的线IV-IV得到的横截面图，图5示出了沿着图3的线V-V得到的横截面图，以及图6是沿着图3的线VI-VI得到的横截面图。
如图3所示，在包括密封环1的边框区域3附近提供N型扩散区7a、栅极部分8、三个接触11d、11e和11f以及MOS型电容器(在下文中称为“MOS电容器”)12等。为了清楚，在图3中没有示出半导体衬底5、元件保护膜10、第一层间绝缘膜15到第九层间绝缘膜95、钝化保护膜20、布线层、以及蚀刻停止层等。为了描述形成密封环1的位置，通过使用与图1B相同的
Figure A200810174489D00141
示出图3中的组件。
在第一示范性实施例中，其是半导体元件的MOS电容器12，形成在边框区域3中的密封环1的外部，及部分在内部区域2内部的两个区域中(见图3和4)。MOS电容器12通过栅极部分8中的栅电极形成阳极电极和通过栅电极下面的Si衬底的反型层形成区7b形成阴极电极。由于反型层通过向栅电极施加电压而形成，栅电极下面的反型层形成区7b具有低阻抗；因此，反型层形成区7b用作阴极电极。电容绝缘膜形成在半导体衬底5和栅电极部分8中的栅电极之间。侧壁9形成在栅极部分8的两侧中。
形成MOS电容器12以便电连接到内部区域2。更具体地，栅极部分8延伸至MOS电容器12的阳极侧中的内部区域2。在内部区域2中形成的栅极部分8中形成的栅电极通过在元件保护膜10中形成的接触11d电连接到第一布线层17d(见图3和4)，并进一步连接到VDD端。另外，如图3和5所示，半导体衬底5上的N型扩散区7a延伸至MOS电容器12的阴极侧中的内部区域2。然后，在内部区域2中形成的半导体衬底5上的N型扩散区7a通过形成在元件保护膜10中的接触11e电连接到第一布线层17e，并进一步连接到GND端。
MOS电容器12通过半导体衬底5的有源区7和半导体衬底5的上层中形成的元件保护膜10而形成，正如与上述堆叠的MOS晶体管13一样。
在边框区域3中形成的MOS电容器12通过上述结构电连接到在内部区域2中形成的半导体元件等。在半导体衬底5或元件保护膜10中形成的传导层被用作直接连接内部区域2和边框区域3的布线线路。除了在半导体衬底5或上述栅电极中形成的扩散层外，布线线路优选为Cu基布线线路、A1基布线线路和硅化物布线线路例如NiSi、PtSi。边框区域3可以通过在半导体衬底5或元件保护膜10中形成的传导层电连接到内部区域2，其后，在内部区域2中形成的半导体元件通过传导层直接连接到边框区域3。另外，如上所述，通过在内部区域2中形成的诸如第一层间绝缘膜15等的层间绝缘膜中形成布线层或通路布线层等方式，边框区域3可以连接到在内部区域2中形成的半导体元件。内部区域2优选通过接触连接到具有较低电阻抗的Cu布线线路。
虽然没有明确限定，但除了MOS电容器以外，在边框区域3中提供的半导体元件包括例如扩散层电阻器、栅电极电阻器(多晶硅电阻器)、硅化物电阻器、二极管或MOS晶体管。如上所述，除“可操作为内部电路的且具有高可靠性的半导体元件”外，还可以提供用于测试的半导体元件。在边框区域3中形成的半导体元件可以形成在以矩形形成的半导体芯片的侧面的一部分，或可以布置在矩形半导体芯片的整个侧面。
现在将描述密封环1的结构。如图1B所示，以连同半导体芯片101的外部外围在一起的框体形状提供根据第一示范性实施例的密封环1，以便围绕内部区域2。在第一示范性实施例中，形成在半导体衬底5上的密封环1包括栅电极部分8、元件保护膜10、在元件保护膜10中提供的接触、布线层、通路布线层以及钝化保护膜20等。
密封环1包括以框体形状在膜厚度方向上叠加传导层以便围绕内部区域2的框体区域，以及间断形成传导层的变薄区域(thinningregion)。在第一示范性实施例中，第一层间绝缘膜15到第九层间绝缘膜95的区域对应于框体区域31，且元件保护膜10对应于变薄区域30(见图4到图6)。换句话说，根据第一示范性实施例的半导体芯片101包括在半导体衬底5的上层中形成的变薄区域30和在变薄区域30的上层中形成的框体区域31，然后框体区域31用钝化保护膜20覆盖。注意，变薄区域30不限制于一层而可以是多层。框体区域31的层间绝缘膜的层数不特殊限制。在不偏离本发明范围的情况下，也可以包括除上述层以外的层。
图6是密封环1的横截面图。如上所述，在框体区域31的密封环1中，以连同如上所述的半导体芯片101的外部外围在一起的框体形状在膜厚度方向上叠加传导层。更具体地，如图6所示，布线层和通路布线层交替地堆叠。更具体地，第一布线层17、第一通路布线层28、第二布线层37、第二通路布线层48、第三布线层57、第三通路布线层68、第四布线层77、第四通路布线层88和第五布线层97以这种顺序堆叠。钝化保护膜20提供在第五布线层97的上层中。
通过形成如上所述的框体区域31的密封环1，由于密封环1的存在而防止在划片中已经渗入构成层间绝缘膜主要部分的低介电常数膜的水等进一步向内部渗透。另外，在第一示范性实施例中，通过使用作为如上所述密封环1的阻挡金属，可以有效地防止水在内部方向上渗透。即，除了一般使用为防止铜从掩埋在层间绝缘膜中的铜布线线路扩散到周围的阻挡物之外，还可以使用阻挡金属层使得它可以充当防止水等从上述周围渗透的阻挡物。
另一方面，如图6所示，穿过元件保护膜10的传导层间断地提供在变薄区域30的密封环1中。更具体地，在图6示出的实例中形成了从元件保护膜10的表面穿透过到半导体衬底5的接触11f。另外，栅极部分8提供在变薄区域30中(见图4到6)。
如上形成变薄区域30的密封环1使得在边框区域3中形成的MOS电容器12的栅电极可以电连接到内部区域2。换句话说，代替以如同框体区域31中框体形状提供传导层，通过间断地提供传导层，电连接边框区域3和内部区域2的布线线路可以纵向穿过变薄区域30。
形成变薄区域30的元件保护膜10由比低介电常数膜更坚韧的且具有高可靠性的膜形成。例如，从SiO、SiC、SiCN、SiON和SiN中选择的单层或叠层被使用。通过这种膜形成元件保护膜10使得由于进行划片所引起的水等的渗透不会降低布线线路的可靠性。通过使用变薄结构，半导体元件形成区域可以延伸至边框区域3而不仅延伸到内部区域2。
在第一示范性实施例中，传导层布置在密封环1的变薄区域30中使得可以防止破坏半导体衬底5。如果在制造半导体器件的过程中，例如蚀刻、CVD等，密封环暴露到等离子体，则具有正电荷的离子碰撞半导体衬底5，使得密封环1内部电子被离子剥夺的现象会发生，从而肯定会使布线层充正电。在这种情况下，如果密封环1处于电性浮置状态，则其有助于在其中积聚电荷直到它放电，因此会破坏衬底5。在这种情况下，根据第一示范性实施例，框体区域31中的传导层经由接触11f连接到在半导体衬底5上形成的N型扩散区7a，使得它的电荷可以通过半导体衬底5释放，由此会防止半导体衬底5破坏。
另外，电连接内部区域2和边框区域3的布线线路布置在传导层变薄的区域中。换句话说，为了连接边框区域3和内部区域2的半导体元件，不使用在框体区域31中形成的层间绝缘膜中的Cu布线线路，但代替地使用栅电极或由于水渗透不降低布线线路可靠性的在半导体衬底5中形成扩散层以及在变薄区域30中形成的元件保护膜10。因此，可靠性不是问题。另外，MOS电容器，其是在边框区域3形成的半导体元件，通过Si衬底的反型层形成区、栅极绝缘膜和栅电极形成，且其由不包括低介电常数膜的层形成；因此，半导体元件本身的可靠性也不会由于进行划片时水等的渗透而降低。
如上所述，根据第一示范性实施例，在实现高可靠性时能操作为芯片内部电路的半导体元件可以布置在边框区域3中。总之，根据该示范性实施例，边框区域3可以用作提供操作为内部电路的半导体元件的区域，由此，在不增加半导体器件尺寸的情况下可以实现LSI的高性能且可以改善LSI的特性。另外，当具有相同的功能时可以将半导体器件制造得更小。另外，由于降低了芯片尺寸，所以可以降低成本。
如果将该示范性实施例应用到例如65nm工艺的6mm*8mm的产品，则当边框区域3被用作可以布置半导体元件的区域时，可以重新得到大约0.64mm2的面积。另外，当将去耦电容器(MOS电容器)布置在边框区域3中时，安装量则可增加大约19％。通过增加去耦电容器的安装量，电源噪声可以减小以改善信号的传播延迟。结果，可以制造更高速(时钟)操作的LSI。
第二示范性实施例
现在，将描述不同于第一示范性实施例的半导体芯片的另一实例。在下文中，用相同的附图标记表示与第一示范性实施例相同的组件，并将适当地省略它的描述。
根据第二示范性实施例的半导体芯片具有除了下面点之外的与第一示范性实施例的结构相同的基本结构。在第一示范性实施例中，单个密封环1被布置成围绕半导体芯片101外部外围；在第二示范性实施例中，布置三重密封环1a。另外，在第一示范性实施例中，MOS电容器12布置在比边框区域3的密封环1的更向外的区域中；在第二示范性实施例中，从包括直接在密封环下面的区域的边框区域3到内部区域2布置MOS电容器12a。
图7示出了根据第二实施例的半导体芯片102的边框区域3周围的局部放大示意平面图。图8是沿着图7的线VIII-VIII得到的横截面图，且图9是沿着图7的线IX-IX得到的横截面图。图10是沿着图7的线X-X得到的横截面图。
如图7所示，根据第二示范性实施例的半导体芯片102包括三个密封环1a、栅极部分8a、九个接触11(11g、11h、11i、11j、11k、11m、11n、11p和11q)和MOS电容器12a等。在该图中，为了简单起见，没有示出半导体衬底5、元件保护膜10、第一层间绝缘膜15到第九层间绝缘膜95、钝化保护膜20、布线层和蚀刻停止层等。另外，为了描述形成密封环1的位置，通过使用与图3相同的构造示出了图7中的组件。
在第二示范性实施例中，从边框区域3到内部区域2提供作为半导体元件的MOS电容器12a(见图7和9)。更具体地，从边框区域3到内部区域2在MOS电容器12a的阳极侧形成栅极部分8a。然后，在内部区域2中的栅极部分8a中形成的栅电极通过在元件保护膜10中形成的接触11h电连接到第一布线层17f(见图9)。如图9所示，从边框区域3到内部区域2在MOS电容器12a的阴极侧形成半导体衬底5的反型层形成区7b。另外，如图7和8所示，从内部区域2纵向穿过边框区域3来形成N型扩散区7a。在半导体衬底5中形成的N型扩散区7a在内部区域2中通过在元件保护膜10中形成的接触11k电连接到第一布线层17g，并进一步连接到GND端。
在第二示范性实施例中，布置三重密封环1a，由此可有效地抑制在划片时由于碎片等引起的水等在半导体芯片内部渗透。结果，可以提供具有更高质量和高可靠性的半导体芯片，以及具有半导体芯片安装在其上的半导体器件。即使当提供三重密封环1a时，直接在密封环1a下面的区域和在密封环1a外面分割的区域中可以提供操作为芯片内部电路的且实现高可靠性的半导体元件。因此，在不增加半导体芯片尺寸的情况下，可以得到上述效果。
在第一和第二示范性实施例中，由元件保护膜10形成的层是变薄区域30，第一层间绝缘膜15到第九层间绝缘膜95是框体区域31。然而，该结构仅是一个实例且不限制于该情形。例如，其中形成半导体元件的第一层间绝缘膜15和元件保护膜10可以是变薄区域30，且第二层间绝缘膜25到第九层间绝缘膜95可以是框体区域31。在这种情况下，第一层间绝缘膜15不是低介电常数膜，而是不会被水等损坏的且具有高可靠性的膜。另外，层间绝缘膜不需要具有相同的结构但可以适当地改变。
虽然在上述示范性实施例中形成在半导体衬底5上形成半导体元件的层由一层元件保护膜10形成，该方面不限制于该情形，但半导体元件可以以在半导体衬底5上形成的多个层来形成。在该情况下，这些层可以是变薄区域30；可替选地仅有一层可以是变薄区域30，且内部区域2和在边框区域3中形成的半导体元件可通过这些层电连接。
在第一示范性实施例中，形成单个密封环；在第二示范性实施例中，形成3重密封环。然而，该方面不限制于该情形，但可以根据用作层间绝缘膜的材料的特征或需要的抗潮能力等做适当地选择。另外，虽然在该示范性实施例中描述了提供蚀刻停止膜的实例，但该工艺可以适当省略。另外，本领域的一个普通技术人员希望能够结合第一和第二示范性实施例。
虽然根据几个示范性实施例描述了本发明，但本领域的技术人员应意识到，在所附权利要求书的精神和范围内，可以用各种修改来实施本发明且本发明不限制于上述的实例。
另外，权利要求书的范围不由上述的示范性实施例限制。
另外，注意，即使随后在审查期间修改，申请人的目的旨在包括所有权利要求元素的等价物。

Claims (21)

1.一种半导体芯片，包括：
半导体衬底；
在半导体衬底上的多层布线结构，包括在半导体衬底上的密封环结构；以及
在所述半导体芯片的内部区域中并且在所述半导体芯片的边框区域中布置的半导体元件，
其中，半导体元件包括芯片内部电路元件，所述内部区域被所述密封环结构围绕，并且所述密封环结构将所述边框区域隔离在所述内部区域之外。
2.根据权利要求1所述的半导体芯片，其中，布置在所述边框区域中的所述半导体元件包括金属氧化物半导体晶体管、金属氧化物半导体电容器、扩散层电阻器、栅电极电阻器、硅化物电阻器和二极管中的至少一种。
3.根据权利要求1所述的半导体芯片，其中，布置在所述边框区域中的所述半导体元件被所述半导体衬底的上层的元件保护膜和所述半导体衬底中的至少一个覆盖，在所述元件保护膜的上层上形成的、包括有所述多层布线结构的层间绝缘膜的主层包含不同于所述元件保护膜的材料，并且所述层间绝缘膜的所述主层包括低介电常数膜。
4.根据权利要求2所述的半导体芯片，其中，布置在所述边框区域中的所述半导体元件被所述半导体衬底的上层的元件保护膜和所述半导体衬底中的至少一个覆盖，在所述元件保护膜的上层上形成的、包括有所述多层布线结构的层间绝缘膜的主层包含不同于所述元件保护膜的材料，并且所述层间绝缘膜的所述主层包括低介电常数膜。
5.根据权利要求3所述的半导体芯片，其中，元件保护膜包括由SiO、SiC、SiCN、SiON和SiN中任一种制成的单膜和叠膜之一。
6.根据权利要求3所述的半导体芯片，其中，密封环结构包括框体区域和变薄区域，由低介电常数膜形成的所述层间绝缘膜形成在所述框体区域中，所述元件保护膜形成在所述变薄区域中，传导层以框体形式围绕所述内部区域形成并且在所述框体区域中在膜厚度方向上叠加地形成，以及，所述传导膜间断地形成在所述变薄区域中。
7.根据权利要求5所述的半导体芯片，其中，密封环结构包括框体区域和变薄区域，由低介电常数膜形成的所述层间绝缘膜形成在所述框体区域中，所述元件保护膜形成在所述变薄区域中，传导层以框体形式围绕所述内部区域形成并且在所述框体区域中在膜厚度方向上叠加地形成，以及，所述传导膜间断地形成在所述变薄区域中。
8.根据权利要求6所述的半导体芯片，其中，所述半导体衬底和在所述框体区域中的传导膜的至少一部分电连接。
9.根据权利要求3所述的半导体芯片，其中，用于将所述内部区域和形成在所述边框区域中的所述半导体元件相连接的布线包括在所述低介电常数膜以下形成的布线。
10.根据权利要求5所述的半导体芯片，其中，用于将所述内部区域和形成在所述边框区域中的所述半导体元件相连接的布线包括在所述低介电常数膜以下形成的布线。
11.根据权利要求6所述的半导体芯片，其中，用于将所述内部区域和形成在所述边框区域中的所述半导体元件相连接的布线包括在所述低介电常数膜以下形成的布线。
12.根据权利要求8所述的半导体芯片，其中，用于将所述内部区域和形成在所述边框区域中的所述半导体元件相连接的布线包括在所述低介电常数膜以下形成的布线。
13.根据权利要求9所述的半导体芯片，其中，布线包括扩散层、多晶半导体层、铝基布线、铜基布线和硅化物布线中的至少一种。
14.根据权利要求1所述的半导体芯片，其中，密封环结构包括多个密封环结构中的一个密封环结构，每个密封环结构沿所述半导体衬底的外围形成。
15.根据权利要求2所述的半导体芯片，其中，密封环结构包括多个密封环结构中的一个密封环结构，每个密封环结构沿所述半导体衬底的外围形成。
16.根据权利要求1所述的半导体芯片，其中，半导体元件包括多个半导体元件中的一个，其中，在构成所述边框区域的至少两侧的每侧处分别布置所述多个半导体元件中的半导体元件。
17.根据权利要求2所述的半导体芯片，其中，半导体元件包括多个半导体元件中的一个，其中，在构成所述边框区域的至少两侧的每侧处分别布置所述多个半导体元件中的半导体元件。
18.一种半导体器件，包括：
半导体衬底；以及
半导体芯片，包括在半导体衬底上的多层布线结构和密封环结构，
其中，半导体芯片包括在所述半导体芯片的内部区域并且在所述半导体芯片的边框区域中布置的半导体元件，所述半导体元件包括芯片内部电路组件，所述内部区域被包围在所述密封环结构之内，并且所述边框区域被所述密封环结构隔离在所述内部区域之外。
19.根据权利要求18所述的半导体器件，其中，布置在所述边框区域中的所述半导体元件包括金属氧化物半导体晶体管、金属氧化物半导体电容器、扩散层电阻器、栅电极电阻器、硅化物电阻器和二极管中的至少一种。
20.根据权利要求18所述的半导体器件，其中，布置在所述边框区域中的所述半导体元件被所述半导体衬底的上层的元件保护膜和所述半导体衬底中的至少一个覆盖，在所述元件保护膜的上层上形成的、包括有所述多层布线结构的层间绝缘膜的主层包含不同于所述元件保护膜的材料，并且所述层间绝缘膜的主层包括低介电常数膜。
21.一种制造半导体芯片的方法，所述方法包括：
在衬底上形成半导体元件；以及
在所述衬底上形成多层布线结构，包括密封环结构，
其中：
所述密封环结构将芯片分成被该密封环结构围绕的内部区域和在该密封环结构之外的边框区域，以及
所述半导体元件包括芯片内部电路组件，并且部分位于所述内部区域中以及部分位于所述边框区域中。
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