KR20030038336A - 반도체장치 - Google Patents
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Abstract
본 발명은, 반도체 기판(12)에 MOS형 FET 소자(14, 16)를 복수개 배설하고, 이 위에 하부 층간절연막(20)을 배설하고, 이 하부 층간절연막(20)에 복수의 FET 소자의 게이트전극(14c)으로 소스·드레인영역(14b, 16a)을 경유하여 연장된 관통구멍(22)을 설치하고, 이 관통구멍(22)에 국부배선(24)을 매설하여 게이트전극(14c) 및 소스·드레인영역(14b, 16a)을 접속함과 동시에, 이 국부배선(24) 및 하부 층간절연막(20) 위에 상부 층간절연막(26)을 설치하고, 이 상부 층간절연막(26)의 표면상에 상부 전극층(28)을 설치한 것이다. 이에 따라서, 본 발명은, 디자인 룰이 작아지더라도 층간절연막상의 배선층 식각시 금속 찌꺼기의 발생을 막을 수 있다.
Description
본 발명은, 반도체장치 및 그 제조방법에 관한 것으로, 특히 반도체 집적회로의 반도체소자, 배선층의 접속구조 및 그 제조방법에 관한 것이다.
반도체 집적회로의 고밀도화는, 최근 점점 진행하여 배선 폭이나 배선 사이의 간격을 더욱 좁히는 경향이고, 디자인 룰이 0.15㎛급인 집적회로장치를 목표로 하여 개발이 진행되고 있다.
도 30은 종래의 집적회로장치의 일부 투과 평면도이다. 또한, 도 31은 도 30의 XXXI-XXXI단면에서의 종래의 집적회로장치의 단면도이다. 도 30 및 도 31에서,도면부호 200은 반도체 집적회로, 예를 들면 SRAM으로 여기서는 그 일부의 CMOS를 나타내고 있다. 도면부호 202는 실리콘 기판, 204는 반도체 집적회로(200)를 구성하는 NMOS로, 204a 및 204b는 NMOS(204)의 소스·드레인영역, 204c는 NMOS(204)의 게이트전극, 도 31에서 204d는 NMOS(204)의 게이트절연막, 204e는 소스·드레인영역(204a, 204b) 사이에 있는 활성영역이다.
도면부호 206은 반도체 집적회로(200)를 구성하는 PMOS로, 206a와 206b는 PMOS(206)의 소스·드레인영역, 206c는 PMOS(206)의 게이트전극, 도 31에서 206d는 PMOS(206)의 게이트 절연막, 206e는 소스·드레인영역 206a와 206b 사이에 있는 활성영역이다.
도 31에서, 208은 분리 산화막, 210은 식각 스토퍼층, 212는 층간절연막, 도 30 및 도 31에서, 214는 콘택홀로, 214a, 214b, 214c, 214d 및 214e는 콘택홀의 접속도체, 216(216a, 216b 및 216c)은 배선층이다.
이때, 도 30은 식각 스토퍼층(210) 및 층간절연막(212)을 생략하여 도시되어 있다.
도 32는 또 하나의 종래의 집적회로장치의 일부 투과 평면도이다. 또한, 도 33은 도 32의 XXXIII-XXXIII단면에서의 이 종래의 집적회로장치의 단면도이다.
도 32 및 도 33에서, 220은 반도체 집적회로, 예를 들면 NMOS로 구성된 플래시(Flash)(불휘발성 메모리)로 여기서는 그 일부를 도시하고 있다. 도 32 및 도 33에서, 도 30 및 도 31과 동일 부호는 동일한 것 또는 상당한 것을 나타낸다. 이것은 이하의 각 도면에서도 마찬가지이다.
도면부호 222는 접속확산영역으로, NMOS(204) 각각의 소스·드레인영역의 한쪽을, 예를 들면 소스영역을 등전위로 유지하기 위해서 각 NMOS의 소스영역을 서로 접속하기 위한 것이다. 도 32에서, 접속확산영역(222)에 사선을 그은 것은 단면을 나타내기 위해서가 아니라 다른 부분과의 차이를 명확히 하기 위함이다. 224(224a, 224b, 224c)는 배선층이다. 또한, 도 32는 식각 스토퍼층(210) 및 층간절연막(212)을 생략하여 도시하고 있다.
이러한 구조를 갖는 반도체 집적회로 200과 반도체 집적회로 220에서는, 실리콘 기판(202)에 설치된 소스·드레인영역(204a, 204b, 206a, 206b)이나, 게이트전극(204c)과 접속되는 콘택홀(214)의 접속도체(214a, 214b, 214c, 214d 및 214e)와 배선층(216)을 티타늄막, 티타늄질화막 및 텅스텐막으로 구성된 고융점 금속의 복합막을 사용하여, 동일 공정으로 형성하였다.
그러나, 이러한 고융점 금속의 복합막을 사용하여 접속도체(214a, 214b, 214c, 214d 및 214e)와 배선층(216)을 동일 공정으로 형성하는 금속배선에서는, 디자인 룰이 0.15㎛ 이하로 되면, 배선 사이의 식각폭이 감소함에 따라서 건식식각의 식각가스가 배선간의 좁은 식각영역에 도달하기 어렵게 된다는 현상이 발생하여, 고융점 금속의 식각 찌꺼기가 발생한다고 하는 부적합한 경우가 생긴다고 하는 문제점이 있었다.
또한, 반도체 집적회로 220에서는, 배열된 NMOS(204) 각각의 소스·드레인영역의 한쪽, 예를 들면 소스를 등전위로 유지하기 위해서 각 NMOS의 소스를 서로 접속하는 것이 필요해지지만, 게이트전극(204c)과 병행하게 배선층을 설치하기 어렵기 때문에, 접속확산영역(222)에 의해 접속되어 있다. 그러나, 접속확산영역(222)에 의한 접속에서는 접속확산영역(222)의 폭이 좁게 되면 급격히 저항값이 높아진다는 불편함이 생기고, 소스저항이 높아지면 시정수의 증가에 의한 속도의 저하나 트랜지스터의 구동전류가 저하하는 등 디바이스 특성이 저하할 가능성이 있다. 또한, 예를 들면 소스영역에 불순물을 고농도로 주입하는 방법도 생각할 수 있지만 pn 접합의 누설 특성을 열화시킨다는 문제점이 있었다.
본 발명은 상기한 문제점을 해소하기 위해 주어진 것으로, 제 1 목적은, 복수의 M0S형 소자를 구비한 반도체 집적회로에서, 디자인 룰이 작아지더라도 층간절연막상의 배선층의 간격을 넓게 할 수 있는 구성으로 하는 데 있고, 제 2 목적은 디자인 룰이 작아지더라도 층간절연막상의 배선층의 간격을 넓게 구성할 수 있는 반도체장치를 간단한 공정으로 제조하는 데 있다.
이때, 일본국 특개평 6-112408호 공보, 일본 특허공개 2000-22080호 공보 및 특개평 8-316320호 공보에는, 1층의 층간절연막을 갖고, 게이트전극과 소스영역을 전기적으로 접속한 구조를 갖는 MISFET의 예가 기재되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 일부 투과 평면도,
도 2는 본 발명의 일 실시예에 따른 반도체장치의 도 1의 II-II의 단면도,
도 3은 본 발명의 일 실시예에 따른 반도체장치의 제조공정의 각 단계에서 나타낸 반도체장치의 부분 단면도,
도 4는 본 발명의 일 실시예에 따른 반도체장치의 제조공정의 각 단계에서 나타낸 반도체장치의 부분 단면도,
도 5는 본 발명의 일 실시예에 따른 반도체장치의 제조공정의 각 단계에서 나타낸 반도체장치의 부분 단면도,
도 6은 본 발명의 일 실시예에 따른 반도체장치의 제조공정의 각 단계에서 나타낸 반도체장치의 부분 단면도,
도 7은 본 발명의 일 실시예에 따른 반도체장치의 제조공정의 각 단계에서 나타낸 반도체장치의 부분 단면도,
도 8은 본 발명의 일 실시예에 따른 반도체장치의 제조공정의 각 단계에서 나타낸 반도체장치의 부분 단면도,
도 9는 본 발명의 일 실시예에 따른 반도체장치의 부분 단면도,
도 10은 본 발명의 일 실시예에 따른 반도체장치의 제조공정의 각 단계에서 나타낸 반도체장치의 부분 단면도,
도 11은 본 발명의 일 실시예에 따른 반도체장치의 제조공정의 각 단계에서 나타낸 반도체장치의 부분 단면도,
도 12는 본 발명의 일 실시예에 따른 반도체장치의 제조공정의 각 단계에서 나타낸 반도체장치의 부분 단면도,
도 13은 본 발명의 일 실시예에 따른 반도체장치의 제조공정의 각 단계에서 나타낸 반도체장치의 부분 단면도,
도 14는 본 발명의 일 실시예에 따른 반도체장치의 제조공정의 각 단계에서 나타낸 반도체장치의 부분 단면도,
도 15는 본 발명의 일 실시예에 따른 반도체장치의 일부 투과 평면도,
도 16은 본 발명의 일 실시예에 따른 반도체장치의 도 15의 XVI-XVI의 단면도,
도 17은 본 발명의 일 실시예에 따른 반도체장치의 제조공정의 각 단계에서 나타낸 반도체장치의 부분 단면도,
도 18은 본 발명의 일 실시예에 따른 반도체장치의 제조공정의 각 단계에서 나타낸 반도체장치의 부분 단면도,
도 19는 본 발명의 일 실시예에 따른 반도체장치의 제조공정의 각 단계에서 나타낸 반도체장치의 부분 단면도,
도 20은 본 발명의 일 실시예에 따른 반도체장치의 제조공정의 각 단계에서나타낸 반도체장치의 부분 단면도,
도 21은 본 발명의 일 실시예에 따른 반도체장치의 제조공정의 각 단계에서 나타낸 반도체장치의 부분 단면도,
도 22는 본 발명의 일 실시예에 따른 반도체장치의 제조공정의 각 단계에서 나타낸 반도체장치의 부분 단면도,
도 23은 본 발명의 일 실시예에 따른 반도체장치의 부분 단면도,
도 24는 본 발명의 일 실시예에 따른 반도체장치의 제조공정의 각 단계에서 나타낸 반도체장치의 부분 단면도,
도 25는 본 발명의 일 실시예에 따른 반도체장치의 제조공정의 각 단계에서 나타낸 반도체장치의 부분 단면도,
도 26은 본 발명의 일 실시예에 따른 반도체장치의 제조공정의 각 단계에서 나타낸 반도체장치의 부분 단면도,
도 27은 본 발명의 일 실시예에 따른 반도체장치의 제조공정의 각 단계에서 나타낸 반도체장치의 부분 단면도,
도 28은 본 발명의 일 실시예에 따른 반도체장치의 제조공정의 각 단계에서 나타낸 반도체장치의 부분 단면도,
도 29는 본 발명의 일 실시예에 따른 반도체장치의 제조공정의 각 단계에서 나타낸 반도체장치의 부분 단면도,
도 30은 종래의 집적회로장치의 일부 투과 평면도,
도 31은 도 30의 XXXI-XXXI의 종래의 집적회로장치의 단면도,
도 32는 종래의 집적회로장치의 일부 투과 평면도,
도 33은 도 32의 XXXIII-XXXIII의 종래의 집적회로장치의 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
12 : 반도체 기판14 : 제 1 반도체소자
16 : 제 2 반도체소자18 : 분리영역
20 : 제 1 절연막24, 52 : 제 1 배선층
26 : 제 2 절연막28 : 제 2 배선층
30, 56 : 콘택홀42 : 제 3 절연막
44 : 제 1 콘택홀46 : 제 2 콘택홀
본 발명에 따른 반도체장치는, 일 주표면을 갖는 반도체 기판과, 이 반도체 기판의 주표면에 설치된 소스영역 및 드레인영역, 및 이 소스영역과 드레인영역 사이의 활성영역 상에 절연막을 통해 설치된 게이트전극을 갖는 제 1 반도체소자와, 이 제 1 반도체소자와 분리영역을 통해 설치되고, 반도체 기판의 주표면에 설치된 소스영역 및 드레인영역, 및 이 소스영역과 드레인영역 사이의 활성영역 상에 절연막을 통해 설치된 게이트전극을 갖는 제 2 반도체소자와, 제 1 및 제 2 반도체소자를 통해 반도체 기판 상에 설치됨과 동시에 제 1 반도체소자의 소스영역 또는 드레인영역과 제 2 반도체소자의 소스영역 또는 드레인영역을 경유하여 연장한 관통구멍을 갖는 제 1 절연막과, 이 제 1 절연막의 관통구멍에 매설되고, 제 1 반도체소자의 소스영역 또는 드레인영역과 제 2 반도체소자의 소스영역 또는 드레인영역을 접속한 제 1 배선층과, 이 제 1 배선층을 덮은 제 1 절연막 상에 설치됨과 동시에 표면상에 제 2 배선층이 설치된 제 2 절연막을 구비한 것으로, 이 구성에 의해 제 1 반도체소자의 소스영역 또는 드레인영역과 제 2 반도체소자의 소스영역 또는 드레인영역을 접속한 제 1 배선층이 제 2 배선층에 의해 덮이기 때문에, 제 2 배선층의 배선간 피치를 넓게 할 수 있다.
또한, 제 1 반도체소자와 제 2 반도체소자가 서로 다른 도전형인 반도체소자에서, 제 1 배선층이 제 1 및 제 2 반도체소자의 한쪽의 반도체소자의 소스영역과 다른쪽의 반도체소자의 드레인영역을 접속함과 동시에 또 한쪽의 반도체소자의 게이트전극과 접속된 것으로, 이 구성에 의해 CMOS 구성을 갖는 반도체장치에서 제 2 배선층의 배선간 피치를 넓게 할 수 있다.
또한, 제 1 및 제 2 반도체소자의 제 1 배선층과 접속되어 있지 않은 측의 소스영역 및 드레인영역 각각이 제 2 절연막상에 설치된 제 2 배선층과 콘택홀을통해 제 1 및 제 2 절연막 계면 근방에서 재질이 연속된 도전체에 의해 접속된 것으로, 이 구성에 의해 제 2 배선층과 소스영역 및 드레인영역을 접속하는 도전체를 하나의 공정으로 형성할 수 있어, 콘택홀을 간단한 구성으로 할 수 있다.
또한, 제 1 절연막과 제 2 절연막과 사이에, 제 2 절연막을 식각하는 식각 매체에 의한 식각속도가 제 2 절연막의 식각속도보다 작은 제 3 절연막이 더 설치됨과 동시에, 제 1 및 제 2 반도체소자의 제 1 배선층과 접속되어 있지 않은 측의 소스영역 및 드레인영역 각각이 제 2 절연막 상에 설치된 제 2 배선층과, 제 1 절연막에 설치된 제 1 콘택홀에 설치된 도전체 및 제 2 절연막과 제 3 절연막에 설치된 제 2 콘택홀에 설치된 도전체의 양자에 의해 접속된 것으로, 이 구성에 의해 제 1 콘택홀의 관통구멍의 깊이가 얕게 되므로, 이 관통구멍을 형성하는 식각 제어가 용이해지고, 소스영역 및 드레인영역의 식각시의 손상을 적게 할 수 있다. 또한, 제 1 및 제 2 콘택홀의 관통구멍의 종횡비가 작아짐으로써 식각에 의한 개구가 용이해진다.
또한, 제 1 반도체소자와 제 2 반도체소자가 같은 도전형인 반도체소자에서, 제 1 배선층이 제 1 및 제 2 반도체소자의 소스영역끼리 또는 드레인영역끼리 접속된 것으로, 이 구성에 의해 동일 도전형의 소자가 인접하게 배열된 반도체장치에 있어서, 제 2 배선층의 배선간 피치를 넓게 할 수 있다. 또한, 소스영역끼리 또는 드레인영역끼리를 저저항의 공통배선으로 접속할 수 있다.
또한, 제 1 및 제 2 반도체소자의 제 1 배선층과 접속되어 있지 않은 측의 소스영역 또는 드레인영역이 제 2 절연막 상에 설치된 제 2 배선층과 콘택홀을 통해 제 1 및 제 2 절연막 계면 근방에서 재질이 연속된 도전체에 의해 접속된 것으로, 이 구성에 의해 제 2 배선층과 소스영역 또는 드레인영역을 접속하는 도전체를 하나의 공정으로 형성할 수 있어, 콘택홀을 간단한 구성으로 할 수 있다.
또한, 제 1 절연막과 제 2 절연막 사이에, 제 2 절연막을 식각하는 식각매체에 의한 식각속도가 제 2 절연막의 식각속도보다 작은 제 3 절연막이 더 설치됨과 동시에, 제 1 및 제 2 반도체소자의 제 1 배선층과 접속되어 있지 않은 측의 소스영역 또는 드레인영역이 제 2 절연막 상에 설치된 제 2 배선층과, 제 1 절연막에 설치된 제 1 콘택홀에 설치된 도전체 및 제 2 절연막과 제 3 절연막에 설치된 제 2 콘택홀에 설치된 도전체의 양자에 의해 접속된 것으로, 이 구성에 의해 제 1 콘택홀의 관통구멍의 깊이가 얕게 되므로, 이 관통구멍을 형성하는 식각 제어가 용이하게 되어, 소스영역 및 드레인영역의 식각시의 손상을 적게 할 수 있다. 또한, 제 1 및 제 2 콘택홀의 관통구멍의 종횡비가 작아짐으로써 개구가 용이해진다.
또한, 본 발명에 따른 반도체장치의 제조방법은, 반도체 기판의 일 주표면에, 제 1 반도체소자의 소스영역 및 드레인영역과 제 2 반도체소자의 소스영역 및 드레인영역을 분리영역을 통해 형성하고, 제 1 및 제 2 반도체소자의 소스영역과 드레인영역 사이에 삽입하는 활성영역 각각의 위에 절연막을 통해 게이트전극을 형성하여, 제 1 및 제 2 반도체소자를 형성하는 제 1 공정과, 제 1 및 제 2 반도체소자를 통해 반도체 기판 상에 제 1 절연막을 형성하는 제 2 공정과, 반도체 기판의 주표면에 대향하여 제 1 반도체소자의 소스영역 또는 드레인영역과 제 2 반도체소자의 소스영역 또는 드레인영역을 경유하여 연장하는 관통구멍을 제 1 절연막에 형성하는 제 3 공정과, 관통구멍에 제 1 배선층을 매설하여, 이 제 1 배선층에 의해 제 1 반도체소자의 소스영역 또는 드레인영역과 제 2 반도체소자의 소스영역 또는 드레인영역을 접속하는 제 4 공정과, 제 1 배선층 및 제 1 절연막 상에 제 2 절연막을 형성하여, 제 2 절연막의 표면상에 제 2 배선층을 형성하는 제 5 공정을 포함하기 때문에, 제 2 배선층의 배선간 피치를 넓게 할 수 있어, 제 2 배선층을 형성하는 식각시에 금속 찌꺼기를 남기지 않고 식각할 수 있다.
또한, 제 1 반도체소자와 제 2 반도체소자가 서로 다른 도전형인 반도체소자에 있어서, 제 3 공정에서 관통구멍은, 제 1 및 제 2 반도체소자의 한쪽의 반도체소자의 소스영역과 다른쪽의 반도체소자의 드레인영역을 경유하여 연장됨과 동시에 관통구멍이 또 한쪽의 반도체소자의 게이트전극까지 연장되는 공정을 포함하기 때문에, CMOS 구성을 갖는 반도체장치의 제 2 배선층을 형성하는 식각시에 금속 찌꺼기를 남기지 않고 식각할 수 있다.
또한, 제 5 공정에서, 제 1 및 제 2 반도체소자의 제 1 배선층과 접속되어 있지 않은 측의 소스영역 및 드레인영역 각각에 제 2 절연막 표면에서 콘택홀을 형성하여, 이 콘택홀을 통해 소스영역 및 드레인영역 각각이 도전체에 의해 제 2 절연막상의 제 2 배선층과 접속되는 공정을 포함하기 때문에, 제 2 배선층과 소스영역 및 드레인영역을 접속하는 도전체를 하나의 공정으로 형성할 수 있어, 콘택홀을 간단한 공정으로 형성할 수 있다.
또한, 제 3 공정에서, 제 1 및 제 2 반도체소자의 관통구멍에 대향하지 않은 측의 소스영역 및 드레인영역 각각에 제 1 콘택홀을 형성하는 공정을, 제 4 공정에서 제 1 콘택홀에 도전체를 매설하는 공정을, 제 5 공정에서 제 1 절연막과 제 2 절연막 사이에 제 2 절연막을 식각하는 식각 매체에 의한 식각속도가 제 2 절연막의 식각속도보다 작은 제 3 절연막을 형성함과 동시에, 제 2 절연막과 제 3 절연막에 제 1 콘택홀과 접속하는 제 2 콘택홀을 형성하여, 제 2 콘택홀을 통해 도전체에 의해 제 1 콘택홀에 매설된 도전체와 제 2 배선층을 접속하는 공정을, 더 포함하기 때문에, 제 1 콘택홀의 관통구멍 깊이가 얕게 되어, 이 관통구멍을 형성하는 식각 제어가 용이해진다. 이 때문에, 소스영역 및 드레인영역에 가해지는 손상이 적은 식각을 할 수 있다. 또한, 제 1 및 제 2 콘택홀의 관통구멍의 종횡비가 작아짐으로써 개구 형성을 용이하게 할 수 있다.
또한, 제 1 반도체소자와 제 2 반도체소자가 같은 도전형인 반도체소자에 있어서, 제 3 공정에서 관통구멍은 제 1 및 제 2 반도체소자의 소스영역끼리 또는 드레인영역끼리를 접속하는 것으로, 같은 도전형의 소자가 인접하게 배열된 반도체장치의 제 2 배선층을 형성하는 식각시에 금속 찌꺼기를 남기지 않고 식각할 수 있다.
또한, 제 5 공정에서, 제 1 및 제 2 반도체소자의 제 1 배선층과 접속되어 있지 않은 측의 소스영역 또는 드레인영역 및 제 1 배선층에 제 2 절연막표면에서 콘택홀을 형성하여, 이 콘택홀을 통해 도전체에 의해 소스영역 또는 드레인영역 및 제 1 배선층을 제 2 절연막상의 제 2 배선층과 접속하는 공정을 포함하기 때문에, 제 2 배선층과 소스영역 또는 드레인영역을 접속하는 도전체를 하나의 공정으로 형성할 수 있어, 콘택홀을 간단한 공정으로 형성할 수 있다.
또한, 제 3 공정에서, 제 1 및 제 2 반도체소자의 관통구멍에 대향하지 않은 측의 소스영역 또는 드레인영역에 제 1 콘택홀을 형성하는 공정을, 제 4 공정에서 제 1 콘택홀에 도전체를 매설하는 공정을, 제 5 공정에서 제 1 절연막과 제 2 절연막 사이에 제 2 절연막을 식각하는 식각 매체에 의한 식각속도가 제 2 절연막의 식각속도보다 작은 제 3 절연막을 형성함과 동시에, 제 2 절연막 및 제 3 절연막에 제 1 콘택홀 및 관통구멍에 접속하는 제 2 콘택홀을 형성하여, 제 2 콘택홀을 통해 도전체에 의해 제 1 콘택홀에 매설된 도전체 및 제 1 배선층과 제 2 배선층을 접속하는 공정을, 더 포함하기 때문에, 제 1 콘택홀의 관통구멍 깊이가 얕게 되어, 이 관통구멍을 형성하는 식각 제어가 용이해진다. 이 때문에, 소스영역 및 드레인영역에 가해지는 손상이 적은 식각을 할 수 있다. 또한, 제 1 및 제 2 콘택홀의 관통구멍의 종횡비가 작아짐으로써 개구 형성을 용이하게 할 수 있다.
[발명의 실시예]
이 실시예에 따른 반도체장치에서는, 반도체 기판에 MOS형 FET 소자를 복수개 설치하고, 이 위에 제 1층의 층간절연막을 설치하고, 이 제 1층의 층간절연막에 복수의 FET 소자의 소스영역과 드레인영역, 소스영역끼리, 드레인영역끼리를 경유하여 연장한 관통구멍을 설치하고, 이 관통구멍에 제 1 배선층을 매설하여 소스영역, 드레인영역을 접속함과 동시에, 이 제 1 배선층 및 제 1층의 층간절연막의 위에 제 2층의 층간절연막을 설치하고, 이 제 2층의 층간절연막의 표면에 제 2 배선층을 설치한 것이다.
(실시예 1)
도 1은 이 실시예 1에 따른 집적회로장치의 일부 투과 평면도이다. 또한, 도 2는 도 1의 II-II단면에서의 이 실시예 1에 따른 집적회로장치의 단면도이다.
도 1 및 도 2에 있어서, 도면부호 10은 반도체 집적회로, 예를 들면 SRAM으로 여기서는 그 일부의 CMOS를 나타내고 있다. 도면부호 12는 p형 실리콘 기판, 14는 반도체 집적회로(10)를 구성하는 제 1 반도체소자인 예를 들면 NMOS로, 14a, 14b는 실리콘 기판(12)에 P웰(도시하지 않음)을 형성하고, N형 도펀트(dopant)가 주입된 불순물영역의 소스·드레인영역, 14c는 NMOS(14)의 게이트전극, 도 2에서 14d는 NMOS(14)의 게이트 절연막, 14e는 소스·드레인영역 14a와 14b 사이에 있는 활성영역이다.
도면부호 16은 반도체 집적회로(10)를 구성하는 제 2 반도체소자인 예를 들면 PMOS로, 16a, 16b는 실리콘 기판(12)에 N웰(도시하지 않음)을 형성하고, N웰에 P형 도펀트가 주입된 불순물영역의 소스·드레인영역, 16c는 PMOS(16)의 게이트전극, 도 2에서 16d는 PMOS(16)의 게이트 절연막, 16e는 소스·드레인영역 16a와 16b 사이에 있는 활성영역이다. 도면부호 18은 소자를 분리하는 분리 산화막이다.
도 1 및 도 2에서, 도면부호 20은 제 1 절연막인 하부 층간절연막으로, 이 실시예 1에서는, 하부 층간절연막(20)은 식각 스토퍼층의 기능을 갖는 하측의 제 1하부 층간절연막(20a)과 상측의 제 2 하부 층간절연막(20b)으로 구성되어 있다. 제 1하부 층간절연막(20a)은, 열 CVD나 플라즈마 CVD로 형성된 층 두께 200∼500Å의 실리콘질화막이다. 또한, 제 2 하부 층간절연막(20b)은 열 CVD나 플라즈마 CVD로형성된 층 두께 3000∼7000Å, 더욱 바람직하게는 5000Å정도의 실리콘산화막이다.
도면부호 22는, 하부 층간절연막(20)을 관통하는 관통구멍에서, NMOS(14)의 게이트전극(14c)과 소스·드레인영역(14b)을 경유하여 분리 산화막(18)상을 통해 PMOS(16)의 소스·드레인영역(16a)까지 실리콘 기판(12)을 따라 천공되어 있다.
도면부호 24는, 제 1 배선층인 국소배선으로, 실리콘 기판(12)측으로부터 티타늄막/티타늄질화막/텅스텐막을 순차로 적층한 고융점 금속 복합막으로 구성되어 있다. 이 국소배선(24)은, 관통구멍(22)에 매설되고, NMOS(14)의 게이트전극(14c), 소스·드레인영역(14b)을 접속하여 분리 산화막(18)상을 경유하여 PMOS(16)의 소스·드레인영역(16a)을 접속하고 있다.
도면부호 26은, 제 2 절연막인 상부 층간절연막으로, 상부 층간절연막(26)은 열 CVD나 플라즈마 CVD로 형성된 층 두께 3000∼7000Å, 더욱 바람직하게는 5000Å정도의 실리콘산화막이다. 도면부호 28은, 상부 층간절연막(26)의 표면상에 형성된 제 2 배선층인 상부 전극층으로, 실리콘 기판(12)측으로부터 티타늄막/티타늄질화막/텅스텐막을 순차로 적층한 고융점 금속 복합막 또는 알루미늄 재료막으로 구성되어 있다.
도면부호 30은, 콘택홀로, 상부 층간절연막(26)으로부터 실리콘 기판(12)의 소스·드레인영역(14a, 16b)까지 천공된 관통구멍(30a)과 이 관통구멍(30a)에 설치된 접속도체(30b)로 구성된다. 접속도체(30b)는, 실리콘 기판(12)측으로부터 티타늄막/티타늄질화막/텅스텐막을 순차로 적층한 고융점 금속 복합막으로 구성되어 있다.
접속도체(30a)가 상부 전극층(28)과 동일 공정으로 형성될 때에는, 고융점 금속 복합막으로 형성되고, 실리콘 기판(12) 표면 및 관통구멍(30a)의 벽면 상에 티타늄막/티타늄질화막/텅스텐막을 순차로 적층한 복합막이 된다.
또한, 콘택홀(30)이 콘택 플러그 구조로 형성되어도 된다. 이때에는, 관통구멍(30a)을 통해 실리콘 기판(12) 표면상에 티타늄막/티타늄질화막/텅스텐막이 순차로 적층되고, 상부 층간절연막(26)표면까지 적층된 잉여의 고융점 금속 복합막을 CMP(Chemical Mechanical Polishing)법에 의해 제거한 후, 상부 층간절연막(26) 표면상에 알루미늄 재료막으로 상부 전극층(28)이 형성되고, 관통구멍(30a)에 매설된 고융점 금속 복합막의 접속도체(30a)와 상부 전극층(28)이 접속된다.
이때, 도 1에서는, 하부 층간절연막(20) 및 상부 층간절연막(26)을 투과하여 도시하고 있다.
다음에 제조방법에 관해서 설명한다.
도 3, 도 4, 도 5, 도 6, 도 7 및 도 8은, 이 실시예 1에 따른 반도체 집적회로의 제조공정의 각 단계에서 나타낸 반도체 집적회로(10)의 부분 단면도이다.
도 3을 참조하여, 우선 p형 실리콘 기판(12)에 공지의 제조방법에 의해 NMOS(14) 및 PMOS(16)가 분리 산화막(18)을 통해 인접하게 형성된다. 이 공정의 결과가 도 3이다.
도 4를 참조하여, 다음에 NMOS(14) 및 PMOS(16)를 통해 실리콘 기판(12) 위에 식각 스토퍼층의 기능을 갖는 하측의 제 1 하부 층간절연막(20a)과 상측의 제 2 하부 층간절연막(20b)이 형성된다. 이 공정의 결과가 도 4이다.
도 5를 참조하여, 다음에 NMOS(14)의 게이트전극(14c)에서 소스·드레인영역(14b)을 경유하여 분리 산화막(18)상을 통해 PMOS(16)의 소스·드레인영역(16a)까지 실리콘 기판(12)을 따라 연장하는 관통구멍(22)이, 제 1 하부 층간절연막(20a)을 식각 스토퍼층으로서, 사진제판과 식각을 사용하여 우선 제 2 하부 층간절연막(20b)이 관통하도록 천공된다. 이 공정의 결과가 도 5이다.
도 6을 참조하여, 다음에 제 1 하부 층간절연막(20a)을 제거하고, 소스·드레인영역(14b)과 분리 산화막(18)상과 소스·드레인영역(16a)을 포함하는 실리콘 기판(12) 표면 및 게이트전극(14c) 표면을 노정시킨다. 이어서, 관통구멍(22)을 통해 실리콘 기판(12) 표면상 및 하부 층간절연막(20) 표면상에, 실리콘 기판(12)측으로부터 티타늄막/티타늄질화막/텅스텐막을 순차로 적층한 고융점 금속 복합막을 열 CVD나 플라즈마 CVD에 의해 형성한다. 이 후, 하부 층간절연막(20) 표면이 노정될 때까지 잉여의 고융점 금속 복합막이 CMP 법으로 제거되고, 관통구멍(22)에 고융점 금속 복합막이 매설된다. 이 단계에서 국부배선(24)이 형성된다. 이 공정의 결과가 도 6이다.
도 7을 참조하여, 다음에 국부배선(24)을 덮어, 하부 층간절연막(20) 표면상에 상부 층간절연막(26)이 형성된다. 이 공정의 결과가 도 7이다.
도 8을 참조하여, 다음에 사진제판과 식각을 사용하여, 상부 층간절연막(26)표면에서 실리콘 기판(12)의 소스·드레인영역(14a, 16b)이 노정할 때까지 천공되어, 콘택홀(30)의 관통구멍(30a)이 형성된다.
이 공정에서, 제 1 하부 층간절연막(20a)을 식각 스토퍼층으로서 일단 식각을 정지하고, 다시 제 1 하부 층간절연막(20a)을 식각하여도 되고, 한번에 소스·드레인영역(14a, 16b)이 노정할 때까지 식각하여도 된다. 이 공정의 결과가 도 8이다.
이어서, 상부 층간절연막(26) 표면상에서, 티타늄막/티타늄질화막/텅스텐막을 순차로 적층하고, 관통구멍(30a)을 통해 실리콘 기판(12) 및 상부 층간절연막(26) 표면상에, 티타늄막/티타늄질화막/텅스텐막의 고융점 금속 복합막을 형성하고, 사진제판과 식각을 사용하여 상부 전극층(28)과 접속도체(30b)를 동일 공정으로 형성한다.
이 접속도체(30b)는, 먼저 상술한 것처럼 콘택 플러그 구조로 하여도 되고, 이때는 접속도체(30b)로서 고융점 금속 복합막을 관통구멍(30a)에 매설한 후, 상부 층간절연막(26) 표면상에 알루미늄 재료막으로 상부 전극층(28)이 형성되고, 접속도체(30a)와 상부 전극층(28)이 접속된다. 이 공정의 결과가, 도 1 및 도 2의 반도체 집적회로(10) 이다.
또한, 이 실시예 1에서는, 콘택홀(30)의 관통구멍(30a)이 상부 층간절연막(26)과 하부 층간절연막(20)은 하나의 공정으로 천공되고, 접속도체(30b)는, 콘택 플러그 구조의 경우이어도 상부 전극층(28)과 동일 공정으로 형성된 경우이어도, 하부 층간절연막(20)과 상부 층간절연막(26)의 경계 근방에서는 재질이나 조직이 연속된다. 이 때문에, 구성이 간단한 반도체 집적회로(10)를 염가로 제공할 수 있다.
이 실시예 1에 따른 반도체 집적회로(10)는, NMOS(14) 및 PMOS(16)와 상부전극층(28) 사이에 삽입하는 층간절연막을 하부 층간절연막(20) 및 상부 층간절연막(26)의 2층으로 구성된다. 그리고, NMOS(14)의 소스·드레인영역(14b) 및 게이트전극(14c)과 PMOS(16)의 소스·드레인영역(16a)을 고융점 금속 복합막으로 구성된 국소배선(24)으로 접속하고, 이것을 하부 층간절연막(20)의 관통구멍(22)에 매설함 과 동시에 국소배선(24)을 덮어 하부 층간절연막(20)의 위에 상부 층간절연막(26)을 설치하고, 이 상부 층간절연막(26) 위에 상부 전극층(28)을 설치한다.
또한, NMOS(14)의 또 한 쪽의 소스·드레인영역(14a), PMOS(16)의 또 한 쪽의 소스·드레인영역(16b) 각각과 콘택홀(30)을 통해 접속된 상부 전극층(28)이 상부 층간절연막(26)에 설치되어 있다.
종래 구조이면, NMOS(14)의 소스·드레인영역(14b) 및 게이트전극(14c)과 PMOS(16)의 소스·드레인영역(16a)을 접속하기 위한 상부 전극층이 층간 절연막상에 필요해지고, 반도체 집적회로(10)의 구성상 이 상부 전극층은, NMOS(14)의 소스·드레인영역(14a), PMOS(16)의 소스·드레인영역(16b) 각각과 콘택홀(30)을 통해 접속된 각각의 상부 전극층간에 배치되게 되기 때문에, 상부 전극층의 배선층 간격이 좁게 되고, 배선층을 형성하기 위한 식각에 있어서, 건식식각의 식각가스가 배선 틈이 깊게 들어가기 어려워져 배선재료의 금속 찌꺼기를 남기는 결과가 된 것이다.
그러나, 이 실시예 1에 따른 반도체 집적회로(10)에서는, NMOS(14)의 소스·드레인영역(14b) 및 게이트전극(14c)과 PMOS(16)의 소스·드레인영역(16a)을 접속하는 국소배선(24)이 하부 층간절연막(20)의 관통구멍(22)에 매설됨과 동시에 국소배선(24)을 덮어 하부 층간절연막(20) 위에 상부 층간절연막(26)이 설치되어 있다.
이 때문에 반도체 집적회로(10)의 구성상, 국소배선(24)이 NMOS(14)의 소스·드레인영역(14a) 및 PMOS(16)의 소스·드레인영역(16b)과 접속된 콘택홀(30) 각각의 사이에 배치되었다고 해도, 국소배선(24)은 상부 층간절연막(26)에 덮어져 있기 때문에, NMOS(14)의 소스·드레인영역(14a), PMOS(16)의 소스·드레인영역(16b) 각각과 콘택홀(30)을 통해 접속된 각각의 상부 전극층(28)의 간격은, 종래 구조와 비교하여 충분히 넓게 된다. 따라서, 상부 전극층(28)의 패턴 형성시에, 건식식각의 식각가스가 배선 틈에 충분히 공급되기 위해서 식각이 지체없이 행해져, 배선재료의 금속 찌꺼기가 남는 경우는 없다.
요컨대, 상부 전극층(28)의 배선 피치가 완화되고, 상부 전극층(28)의 형성불량에 의한 수율 저하를 방지할 수 있다. 나아가서는 염가로 신뢰성이 높은 반도체 집적회로장치를 구성할 수 있다. 또한, 이 실시예 1에서 서술한 제조방법에 의하면 신뢰성이 높고 수율이 높은 반도체 집적회로를 간단한 공정으로 제조할 수 있기 때문에, 신뢰성이 높고 수율이 높은 반도체 집적회로를 염가로 제공할 수 있다.
(실시예 2)
도 9는 이 실시예 2에 따른 집적회로장치의 부분 단면도이다. 이 집적회로장치의 평면도는, 도 1의 일부 투과 평면도와 같고, 도 3에 대응하는 단면위치도 도 1의 II-II단면이 된다.
도 9에서, 도면부호 40은, 반도체 집적회로, 예를 들면 SRAM로, 여기서는 그 일부의 CMOS를 보이고 있다. 도면부호 42는, 제 3 절연막으로서의 식각 스토퍼층으로, 상부 층간절연막(26)과 하부 층간절연막(20) 사이에 끼워져 설치된다. 식각 스토퍼층(42)은, 층 두께가 200∼500Å의 실리콘질화막으로, 상부 층간절연막(26)을 식각할 때에 식각을 정지하는 기능을 갖는다.
도면부호 44는, 제 1 콘택홀인 하부 콘택홀로, 하부 층간절연막(20)을 관통하는 하부 관통구멍(44a)과 이 하부 관통구멍(44a)에 설치된 하부 접속도체(44b)로 구성된다. 하부 접속도체(44b)는, 실리콘 기판(12)측으로부터 티타늄막/티타늄질화막/텅스텐막을 순차로 적층한 고융점 금속 복합막으로 구성되어 있다. 하부 콘택홀(44)은 콘택 플러그 구조로 되어 있다.
도면부호 46은, 제 2 콘택홀인 상부 콘택홀로, 상부 층간절연막(26)과 식각 스토퍼층(42)을 관통하는 상부 관통구멍(46a)과 이 상부 관통구멍(46a)에 설치된 상부 접속도체(46b)로 구성된다. 상부 관통구멍(46a)은, 상부 층간절연막(26)과 식각 스토퍼층(42)을 관통하기만 하므로, 그 깊이는 비교적 얕다. 이 때문에 상부 관통구멍(46a)의 종횡비가 작아져 개구가 용이해진다. 상부 접속도체(46b)는, 상부 전극층(28)과 동일 공정으로, 티타늄막/티타늄질화막/텅스텐막을 순차로 적층한 고융점 금속 복합막 또는 알루미늄 재료막으로 형성된다. 물론, 상부 콘택홀(46)도 콘택 플러그 구조로 구성하여도 된다.
다음에 제조방법에 관해서 설명한다.
도 10, 도 11, 도 12, 도 13 및 도 14는, 제조공정의 각 단계에서 나타낸 반도체 집적회로(40)의 부분 단면도이다.
실리콘 기판(12)에의 NMOS(14) 및 PMOS(16)의 형성 및 하부 층간절연막(20)의 형성은 실시예 1과 같고, 실시예 1의 도 3 및 도 4에서 설명한 대로이다.
다음에, 도 10을 참조하여, NMOS(14)의 게이트전극(14c)으로부터 소스·드레인영역(14b)을 경유하여 분리 산화막(18)상을 통해 PMOS(16)의 소스·드레인영역(16a)까지 실리콘 기판(12)을 따라 연장하는 관통구멍(22), 및 소스·드레인영역(14a)과 소스·드레인영역(16b)의 위에 하부 관통구멍(44a)이, 제 1 하부 층간절연막(20a)을 식각 스토퍼층으로서, 사진제판과 식각을 사용하여 제 2 하부 층간절연막(20b)이 관통하도록 천공된다. 이 공정의 결과가 도 10이다.
도 11을 참조하여, 다음에 제 1 하부 층간절연막(20a)을 제거하고, 소스·드레인영역(14b)과 분리 산화막(18)상과 소스·드레인영역(16a)을 포함하는 실리콘 기판(12) 표면 및 게이트전극(14c) 표면, 또한 소스·드레인영역(14a)과 소스·드레인영역(16b)의 표면을 노정시킨다.
이어서, 관통구멍(22) 및 하부 관통구멍(44a)을 통해 실리콘 기판(12) 표면상 및 하부 층간절연막(20) 표면상에, 실리콘 기판(12)측으로부터 티타늄막/티타늄질화막/텅스텐막을 순차로 적층한 고융점 금속 복합막을 열 CVD나 플라즈마 CVD로 형성한다.
이 후, 하부 층간절연막(20) 표면이 노정될 때까지 잉여의 고융점 금속 복합막이 CMP 법에 의해 제거되어, 관통구멍(22) 및 하부 관통구멍(44a)에 고융점 금속 복합막이 매설된다. 이 단계에서 국부배선(24) 및 하부 접속도체(44b)가 형성된다. 이 공정의 결과가 도 11이다.
도 12를 참조하여, 다음에 국부배선(24) 및 하부 접속도체(44b)를 덮고, 하부 층간절연막(20) 표면상에, 식각 스토퍼층(42) 및 상부 층간절연막(26)이 순차로 형성된다. 이 공정의 결과가 도 12이다.
도 13을 참조하여, 다음에 사진제판과 식각을 사용하여, 하부 접속도체(44b)의 바로 위에, 상부 층간절연막(26) 표면으로부터 식각 스토퍼층(42)으로 식각이 정지할 때까지 천공되어, 상부 층간절연막(26)을 관통하는 상부 관통구멍(46a)이 형성된다. 이 공정의 결과가 도 13이다.
도 14를 참조하여, 상부 관통구멍(46a)에 의해 노정된 식각 스토퍼층(42)을 제거하여, 하부 접속도체(44b)를 노정시킨다. 이 공정의 결과가 도 14이다.
이어서, 상부 층간절연막(26) 표면상부터, 티타늄막/티타늄질화막/텅스텐막을 순차로 적층하고, 상부 관통구멍(46a)을 통해 하부 접속도체(44b) 및 상부 층간절연막(26) 표면상에, 티타늄막/티타늄질화막/텅스텐막의 고융점 금속 복합막을 형성하고, 사진제판과 식각을 사용하여 상부 전극층(28)과 상부 접속도체(46b)를 동일 공정으로 형성한다. 이 공정의 결과가, 도 9의 반도체 집적회로(40)이다.
또한, 알루미늄 재료막을 사용하여 상부 전극층(28)과 상부 접속도체(46b)를 동일 공정으로 형성하여도 된다.
이 실시예 2에 따른 반도체 집적회로 40은, 실시예 1의 반도체 집적회로 10의 구성과 대략 동일하지만, 반도체 집적회로 10의 콘택홀(30)로 바꿔, 하부 층간절연막(20)에 설치된 하부 콘택홀(44)과 상부 층간절연막(26) 및 식각 스토퍼층(42)에 설치된 상부 콘택홀(46)의 2층의 콘택홀이 설치되어 있다.
이 때문에, 반도체 집적회로 40에서는, 하부 콘택홀(44)의 하부관통구멍(44a)의 깊이가 얕게 되기 때문에, 반도체 집적회로(10)의 콘택홀(30)의 관통구멍(30a)을 형성할 때와 비교하여 식각 제어가 용이해진다. 따라서, 소스·드레인영역(14a, 16b)이, 콘택홀의 관통구멍 형성을 위한 식각시에 받는 플라즈마에 의한 손상이 적어져, 소스·드레인영역(14a, 16b)에서의 전류누설이 감소하여, 소자특성이 향상한다.
또한, 반도체 집적회로 40에서는, 하부 콘택홀(44)의 하부 관통구멍(44a) 및 상부 콘택홀(46)의 상부 관통구멍(46a)이 함께, 종횡비가 작아짐으로써 식각에 의한 개구가 용이해져, 하부 콘택홀(44) 및 상부 콘택홀(46)을 확실히 형성할 수 있다. 나아가서는 반도체 집적회로 40의 수율이 향상한다.
(실시예 3)
도 15는 이 실시예 3에 따른 집적회로장치의 일부 투과 평면도이다. 또한, 도 16은 도 15의 XVI-XVI 단면에서의 이 실시예 3에 따른 집적회로장치의 단면도이다.
도 15 및 도 16에서, 도면부호 50은 반도체 집적회로, 예를 들면 Flash(불휘발성 메모리)로 여기서는 제 1 및 제 2 반도체소자로서의 NMOS의 일부의 배열을 보이고 있다. 도면부호 52는, 제 1 배선층으로서의 국부배선으로, 예를 들면 각 소자의 소스·드레인영역의 한쪽, 예를 들면 소스·드레인영역(14b)을 등전위로 유지하기 위한 공통배선이다. 이 국부배선(52)은, 하부 층간절연막(20)에 게이트전극(14c)과 병행하여 설치되어 있는 관통구멍(54)에 매설되어 있다. 또한, 국부배선(52)은, 실리콘 기판(12)측으로부터 티타늄막/티타늄질화막/텅스텐막을 순차로 적층한 고융점 금속 복합막으로 구성되어 있다.
도면부호 30은, 콘택홀로, 이 반도체 집적회로 50에서는, 실시예 1의 반도체 집적회로 10과 마찬가지로 상부 층간절연막(26)표면으로부터 실리콘 기판(12)의 소스·드레인영역(14a)까지, 또는 상부 층간절연막(26) 표면으로부터 게이트전극(14c) 일단의 표면까지 천공된 관통구멍(30a)과 이 관통구멍(30a)에 설치된 접속도체(30b)로 구성된다.
도면부호 56도 콘택홀로, 상부 층간절연막(26) 표면으로부터 국부배선(52)의 일단의 표면까지 천공된 관통구멍(56a)과 이 관통구멍(56a)에 설치된 접속도체(56b)로 구성된다. 접속도체(56b)는 실리콘 기판(12)측으로부터 티타늄막/티타늄질화막/텅스텐막을 순차로 적층한 고융점 금속 복합막 또는 알루미늄 재료막으로 형성된다.
또한, 콘택홀(30)과 콘택홀(56)이 콘택 플러그구조로 형성되어도 된다. 이때에는, 관통구멍 30a 및 관통구멍 56a를 통하여 실리콘 기판(12) 표면과 게이트전극(14c) 표면이나 국부배선(52) 표면상에 티타늄막/티타늄질화막/텅스텐막이 순차차 적층되고, 상부 층간절연막(26)표면까지 적층된 잉여의 고융점 금속 복합막을 CMP(Chemical Mechanical Polishing)법에 의해 제거한 후, 상부 층간절연막(26) 표면에 알루미늄 재료막으로 상부 전극층(28)이 형성되고, 관통구멍 30a 및 관통구멍 56a에 매설된 고융점 금속 복합막의 접속도체 30a 및 접속도체 56b와 상부 전극층(28)이 접속된다.
이때, 도 15에서는, 하부 층간절연막(20) 및 상부 층간절연막(26)을 투과하게 기재되어 있다.
다음에 제조방법에 관해서 설명한다.
도 17, 도 18, 도 19, 도 20, 도 21 및 도 22는 제조공정의 각 단계에서 나타낸 반도체 집적회로 50의 부분 단면도이다.
도 17을 참조하여, 우선 p형 실리콘 기판(12)에 공지의 제조방법에 의해 NMOS(14)가 분리 산화막(18)을 통해 인접되게 형성된다. 이 공정의 결과가 도 17이다.
도 18을 참조하여, 다음에 NMOS(14)를 통해 실리콘 기판(12) 위에 식각 스토퍼층의 기능을 갖는 하측의 제 1 하부 층간절연막(20a)과 상측의 제 2 하부 층간절연막(20b)이 형성된다. 이 공정의 결과가 도 18이다.
도 19를 참조하여, 다음에 NMOS(14)의 게이트전극(14c)에 병행하여 각 NMOS(14)의 한쪽의 소스·드레인영역(14b)을 경유하여 연장하는 관통구멍(54)이, 제 1 하부 층간절연막(20a)을 식각 스토퍼층으로서, 사진제판과 식각을 사용하여 우선 제 2 하부 층간절연막(20b)이 관통하도록 천공된다. 이 공정의 결과가 도 19이다.
도 20을 참조하여, 다음에 제 1 하부 층간절연막(20a)을 제거하여, 소스·드레인영역(14b) 표면을 노정시킨다. 이어서, 관통구멍(54)을 통해 실리콘 기판(12) 표면상 및 하부 층간절연막(20) 표면상에, 실리콘 기판(12)측으로부터 티타늄막/티탄질화막/텅스텐막을 순차로 적층한 고융점 금속 복합막을 열 CVD나 플라즈마 CVD로 형성한다. 이 후, 하부 층간절연막(20) 표면이 노정될 때까지 잉여의 고융점 금속 복합막이 CMP 법으로 제거되어, 관통구멍(54)에 고융점 금속 복합막이 매설된다. 이 단계에서 국부배선(52)이 형성된다. 이 공정의 결과가 도 20이다.
도 21을 참조하여, 다음에 국부배선(52)을 덮고, 하부 층간절연막(20) 표면상에, 상부 층간절연막(26)이 형성된다. 이 공정의 결과가 도 21이다.
도 22를 참조하여, 다음에 사진제판과 식각을 사용하여, 상부 층간절연막(26) 표면에서 실리콘 기판(12)의 소스·드레인영역(14a)까지 및 상부 층간절연막(26)표면에서 게이트전극(14c) 일단의 표면까지 천공되어 관통구멍(30a)이, 상부 층간절연막(26)표면에서 국부배선(52)의 일단의 표면까지 천공되어, 관통구멍(56a)이 각각 형성된다. 이 공정의 결과가 도 22이다.
이어서, 상부 층간절연막(26)표면상으로부터, 티타늄막/티타늄질화막/텅스텐막을 순차로 적층하고, 관통구멍 30a를 통해 실리콘 기판(12) 및 상부 층간절연막(26) 표면상에, 또한 관통구멍 56a를 통해 국부배선(52) 표면상에, 티타늄막/티타늄질화막/텅스텐막의 고융점 금속 복합막을 형성하고, 사진제판과 식각을 사용하여 상부 전극층(28)과 접속도체 30b 및 접속도체 56b를 동일 공정으로 형성한다.
이 접속도체 30b 및 접속도체 56b는, 앞서 설명한 것처럼, 콘택 플러그구조로 하여도 되고, 이때는 접속도체(30b)로서 고융점 금속 복합막을 관통구멍(30a)에, 또한 접속도체 56b로서 고융점 금속 복합막을 관통구멍(56a)에 각각 매설한 후, 상부 층간절연막(26) 표면상에 알루미늄 재료막으로 상부 전극층(28)이 형성되고, 접속도체 30a 및 접속도체 56b와 상부 전극층(28)이 접속된다. 이 공정의 결과가, 도 15 및 도 16의 반도체 집적회로(50) 이다.
종래 구조이면, 각 NMOS(14)의 한쪽의 소스·드레인영역(14b)을 등전위로 하기 위해서 불순물 확산영역으로 접속하였기 때문에, 소자가 고밀도로 배치되어 활성영역의 폭이 좁아져 급격히 저항값이 높아져, 디바이스 특성이 저하하는 결과가 된다.
그러나, 이 실시예 3에 따른 반도체 집적회로(50)에서는, 각 NMOS(14)의 소스·드레인영역(14b)이 고융점 금속 복합막으로 이루어진 국소배선(52)에 의해 접속된다. 예를 들면, 이 반도체 집적회로(50)이면, 고융점 금속막으로 형성된 국소배선(52)을 공통 소스선으로 하기 때문에, 이 반도체 집적회로(50)의 소스저항을 낮게 유지할 수 있어, 시정수의 증가에 의한 속도저하나 트랜지스터의 구동전류의 저하라고 하는 디바이스 특성의 저하를 방지할 수 있다.
따라서, 신뢰성이 높고 수율이 높은 반도체 집적회로를 구성할 수 있다.
또한, 이 실시예 3에서 서술한 제조방법에 의하면 신뢰성이 높고 수율이 높은 반도체 집적회로를 간단한 공정으로 제조할 수 있기 때문에, 신뢰성이 높고 수율이 높은 반도체 집적회로를 염가로 제공할 수 있다.
(실시예 4)
도 23은 이 실시예 4에 따른 집적회로장치의 단면도이다. 이 집적회로장치의 평면도는, 도 15의 일부 투과 평면도와 동일하고, 도 23에 대응한 단면위치도 도 15의 XVI-XVI 단면이 된다.
도 23에서, 도면부호 60은 반도체 집적회로, 예를 들면 DRAM으로, 여기서는그 일부의 NMOS를 보이고 있다. 도면부호 42는 제 3 절연막인 식각 스토퍼층으로, 실시예 2의 식각 스토퍼층(42)과 마찬가지의 구성이다.
또한, 하부 콘택홀(44) 및 상부 콘택홀(46)도 실시예 2와 마찬가지의 구성이다.
반도체 집적회로 60의 구성은, 대략 실시예 3의 반도체 집적회로 50과 같고 식각 스토퍼층(42)을 사용하는 것과 소스·드레인영역(14a) 및 게이트전극(14c)에의 콘택홀을 2층으로 한 구성이 다르다.
다음에 제조방법에 관해서 설명한다.
도 24, 도 25, 도 26, 도 27, 도 28 및 도 29는, 제조공정의 각 단계에서 나타낸 반도체 집적회로 60의 부분 단면도이다.
실리콘 기판(12)에의 NMOS(14)의 형성 및 하부 층간절연막(20)의 형성은, 실시예 3과 같고, 실시예 3의 도 17 및 도 18에서 설명한 대로이다.
다음에, 도 24를 참조하여, 사진제판과 식각을 사용하여, 제 1 하부 층간절연막(20a)을 식각 스토퍼층으로서, 소스·드레인영역(14a) 및 게이트전극(14c)의 일단의 표면상에 하부 관통구멍(44a)이, 제 2 하부 층간절연막(20b)을 관통하도록 천공된다. 이 공정의 결과가 도 24이다.
도 25를 참조하여, 다음에 NMOS(14)의 게이트전극(14c)에 병행하고 각 NMOS (14)의 한쪽의 소스·드레인영역(14b)을 경유하여 연장하는 관통구멍(54)이, 제 1 하부 층간절연막(20a)을 식각 스토퍼층으로 하여서, 사진제판과 식각을 사용하여 우선 제 2 하부 층간절연막(20b)이 관통하도록 천공된다. 이 공정의 결과가 도 25이다.
도 26을 참조하여, 다음에 제 1 하부 층간절연막(20a)을 제거하고, 소스·드레인영역(14a, 14b)의 실리콘 기판(12) 표면 및 게이트전극(14c) 표면을 노정시킨다.
이어서, 관통구멍(54) 및 하부 관통구멍(44a)을 통해 게이트전극(14c) 표면상, 실리콘 기판(12) 표면상 및 하부 층간절연막(20) 표면상에, 실리콘 기판(12)측으로부터 티타늄막/티타늄질화막/텅스텐막을 순차로 적층한 고융점 금속 복합막을 열 CVD나 플라즈마 CVD로 형성한다.
이 후, 하부 층간절연막(20) 표면이 노정될 때까지 잉여의 고융점 금속 복합막이 CMP 법으로 제거되어, 관통구멍(54) 및 하부 관통구멍(44a)에 고융점 금속 복합막이 매설된다. 이 단계에서 국부배선(52) 및 하부 접속도체(44b)가 형성된다. 이 공정의 결과가 도 26이다.
도 27을 참조하여, 다음에 국부배선(52) 및 하부 접속도체(44b)를 덮고, 하부 층간절연막(20) 표면상에, 식각 스토퍼층(42) 및 상부 층간절연막(26)이 순차로 형성된다. 이 공정의 결과가 도 27이다.
도 28을 참조하여, 다음에 사진제판과 식각을 사용하여, 하부 접속도체(44b) 및 국부배선(52)의 일단의 바로 위에, 상부 층간절연막(26) 표면으로부터 식각 스토퍼층(42)으로 식각이 정지할 때까지 천공되어, 상부 층간절연막(26)을 관통하는 상부 관통구멍(46a) 및 관통구멍(56a)이 형성된다. 이 공정의 결과가 도 28이다.
도 29를 참조하여, 상부 관통구멍(46a) 및 관통구멍(56a)으로 노정된 식각스토퍼층(42)을 제거하여, 하부 접속도체(44b) 및 국부배선(52)을 노정시킨다. 이 공정의 결과가 도 29이다.
이어서, 상부 층간절연막(26) 표면상으로부터, 티타늄막/티타늄질화막/텅스텐막을 순차로 적층하여, 관통구멍 46a 및 관통구멍 56a를 통해 하부 접속도체(44b), 국부배선(52) 및 상부 층간절연막(26) 표면상에, 티타늄막/티타늄질화막/텅스텐막의 고융점 금속 복합막을 형성하고, 사진제판과 식각을 사용하여 상부 전극층(28)과 상부 접속도체(46b) 및 접속도체(56b)를 동일 공정으로 형성한다. 이 공정의 결과가, 도 23의 반도체 집적회로 60이다.
또한, 알루미늄 재료막을 사용하여 상부 전극층(28)과 상부 접속도체(46b) 및 접속도체(56b)를 동일 공정으로 형성하여도 된다.
이 실시예 4에 따른 반도체 집적회로 60은, 실시예3의 반도체 집적회로 50의 구성과 대략 동일하지만, 하부 층간절연막(20)과 상부 층간절연막(26) 사이에 식각 스토퍼층(42)이 설치되고, 반도체 집적회로 50의 콘택홀(30)로 바꾸어, 하부 층간절연막(20)에 설치된 하부 콘택홀(44)과 상부 층간절연막(26) 및 식각 스토퍼층(42)에 설치된 상부 콘택홀(46)의 2층의 콘택홀이 설치되어 있다.
따라서, 실시예 4에 따른 반도체 집적회로 60은 실시예 3의 반도체 집적회로 50에 대하여, 실시예 2의 반도체 집적회로 20이 실시예 1의 반도체 집적회로 10에 대하여 가지면 동일한 효과를 갖는다.
요컨대, 반도체 집적회로 60은, 반도체 집적회로 50의 효과에 아울러, 콘택홀의 개구의 종횡비가 작게됨으로써, 식각에 의해 개구를 형성하는 것이 용이해져,하부 콘택홀(44)과 상부 콘택홀(46)을 확실히 형성할 수 있다. 나아가서는, 반도체 집적회로 60의 수율이 향상한다.
이때, 실시예 2 및 실시예 4에서는, 식각 스토퍼층(42)을 설치한 구성으로 하였지만, 프로세스를 간략하게 하기 위해서, 식각 스토퍼층(42)을 사용하지 않은 구성으로 하여도 된다.
본 발명에 따른 반도체장치 및 그 제조방법은, 이상에서 설명한 것과 같은 구성 또는 공정을 구비하고 있으므로, 아래와 같은 효과를 갖는다.
본 발명에 따른 반도체장치에 있어서는, 일 주표면을 갖는 반도체 기판과, 이 반도체 기판의 주표면에 설치된 소스영역 및 드레인영역 및 이 소스영역과 드레인영역 사이의 활성영역 상에 절연막을 통해 설치된 게이트전극을 갖는 제 1 반도체소자와, 이 제 1 반도체소자와 분리영역을 통해 설치되고, 반도체 기판의 주표면에 설치된 소스영역 및 드레인영역 및 이 소스영역과 드레인영역 사이의 활성영역상에 절연막을 통해 설치된 게이트전극을 갖는 제 2 반도체소자와, 제 1 및 제 2 반도체소자를 통해 반도체 기판 상에 설치됨과 동시에 제 1 반도체소자의 소스영역 또는 드레인영역과 제 2 반도체소자의 소스영역 또는 드레인영역을 경유하여 연장한 관통구멍을 갖는 제 1 절연막과, 이 제 1 절연막의 관통구멍에 매설되어, 제 1 반도체소자의 소스영역 또는 드레인영역과 제 2 반도체소자의 소스영역 또는 드레인영역을 접속한 제 1 배선층과, 이 제 1 배선층을 덮는 제 1 절연막 상에 설치됨과 동시에 표면상에 제 2 배선층이 설치된 제 2 절연막을 구비한 것으로, 이 구성에 의해 제 1 반도체소자의 소스영역 또는 드레인영역과 제 2 반도체소자의 소스영역 또는 드레인영역을 접속한 제 1 배선층이 제 2 배선층으로 덮이기 때문에, 제 2 배선층의 배선간 피치를 넓게 할 수 있다. 이 때문에, 제 2 배선층의 형성불량에 의한 수율 저하를 방지할 수 있다. 나아가서는, 염가로 신뢰성이 높은 반도체장치를 구성할 수 있다.
또한, 제 1 반도체소자와 제 2 반도체소자가 서로 다른 도전형인 반도체소자에서, 제 1 배선층이 제 1 및 제 2 반도체소자의 한쪽의 반도체소자의 소스영역과 다른쪽의 반도체소자의 드레인영역을 접속함과 동시에 또 한쪽의 반도체소자의 게이트전극과 접속된 것으로, 이 구성에 의해 CMOS 구성을 갖는 반도체장치에 있어서 제 2 배선층의 배선간 피치를 넓게 할 수 있다. 이 때문에, 제 2 배선층의 형성불량에 의한 수율 저하를 방지할 수 있다. 나아가서는, 염가로 신뢰성이 높은 CMOS 구성을 갖는 반도체장치를 구성할 수 있다.
또한, 제 1 및 제 2 반도체소자의 제 1 배선층과 접속되어 있지 않은 측의 소스영역 및 드레인영역 각각이 제 2 절연막상에 설치된 제 2 배선층과 콘택홀을 통해 제 1 및 제 2 절연막 계면 근방에서 재질이 연속된 도전체에 의해 접속된 것으로, 이 구성에 의해 제 2 배선층과 소스영역 및 드레인영역을 접속하는 도전체를 하나의 공정으로 형성할 수 있어, 콘택홀을 간단한 구성으로 할 수 있다. 나아가서는, 염가인 반도체장치를 제공할 수 있다.
또한, 제 1 절연막과 제 2 절연막 사이에, 제 2 절연막을 식각하는 식각 매체에 의한 식각속도가 제 2 절연막의 식각속도보다 작은 제 3 절연막이 더 설치됨과 동시에, 제 1 및 제 2 반도체소자의 제 1 배선층과 접속되어 있지 않은 측의 소스영역 및 드레인영역 각각이 제 2 절연막 상에 설치된 제 2 배선층과, 제 1 절연막에 설치된 제 1 콘택홀에 설치된 도전체 및 제 2 절연막과 제 3 절연막에 설치된 제 2 콘택홀에 설치된 도전체의 양자에 의해 접속된 것으로, 이 구성에 의해 제 1 콘택홀의 관통구멍의 깊이가 얕게 되므로, 이 관통구멍을 형성하는 식각의 제어가 용이해져, 소스영역 및 드레인영역의 식각시 손상을 적게 할 수 있다. 이 때문에, 제 1 콘택홀과 접속된 소스·드레인영역에서의 전류누설이 감소하여, 소자특성이 향상한다. 또한, 제 1 및 제 2 콘택홀의 관통구멍의 종횡비가 작아짐으로써 식각에 의한 개구가 용이해진다. 이 때문에, 제 1 및 제 2 콘택홀이 확실히 형성된다. 나아가서는, 수율이 높고 염가인 반도체장치를 제공할 수 있다.
또한, 제 1 반도체소자와 제 2 반도체소자가 같은 도전형인 반도체소자에서, 제 1 배선층이 제 1 및 제 2 반도체소자의 소스영역끼리 또는 드레인영역끼리에 접속된 것으로, 이 구성에 의해 같은 도전형의 소자가 인접되게 배열된 반도체장치에 있어서, 제 2 배선층의 배선간 피치를 넓게 할 수 있다. 또한, 소스영역끼리 또는 드레인영역끼리를 저저항의 공통배선으로 접속할 수 있다. 이 때문에, 시정수의 증가에 의한 속도저하와 트랜지스터의 구동전류의 저하라고 한 디바이스 특성의 저하를 방지할 수 있다. 나아가서는, 신뢰성이 높고 수율이 높은 반도체장치를 제공할 수 있다.
또한, 제 1 및 제 2 반도체소자의 제 1 배선층과 접속되어 있지 않은 측의소스영역 또는 드레인영역이 제 2 절연막 상에 설치된 제 2 배선층과 콘택홀을 통하여 제 1 및 제 2 절연막 계면 근방에서 재질이 연속된 도전체에 의해 접속된 것으로, 이 구성에 의해 제 2 배선층과 소스영역 또는 드레인영역을 접속하는 도전체를 하나의 공정으로 형성할 수 있어, 콘택홀을 간단한 구성으로 할 수 있다. 나아가서는, 염가인 반도체장치를 제공할 수 있다.
또한, 제 1 절연막과 제 2 절연막 사이에, 제 2 절연막을 식각하는 식각 매체에 의한 식각속도가 제 2 절연막의 식각속도보다 작은 제 3 절연막이 더 설치됨과 동시에, 제 1 및 제 2 반도체소자의 제 1 배선층과 접속되어 있지 않은 측의 소스영역 또는 드레인영역이 제 2 절연막 상에 설치된 제 2 배선층과, 제 1 절연막에 설치된 제 1 콘택홀에 설치된 도전체 및 제 2 절연막과 제 3 절연막에 설치된 제 2 콘택홀에 설치된 도전체의 양자에 의해 접속된 것으로, 이 구성에 의해 제 1 콘택홀의 관통구멍의 깊이가 얕게 되므로, 이 관통구멍을 형성하는 식각의 제어가 용이해져, 소스영역 또는 드레인영역의 식각시의 손상을 적게 할 수 있다. 이 때문에, 제 1 콘택홀과 접속된 소스·드레인영역에서의 전류누설이 감소하고, 소자 특성이 향상한다. 또한, 제 1 및 제 2 콘택홀의 관통구멍의 종횡비가 작아짐으로써 개구가 용이해진다. 이 때문에, 제 1 및 제 2 콘택홀이 확실히 형성된다. 나아가서는, 수율이 높고 염가인 반도체장치를 제공할 수 있다.
또한, 본 발명에 따른 반도체장치의 제조방법은, 반도체 기판의 일 주표면에, 제 1 반도체소자의 소스영역 및 드레인영역과 제 2 반도체소자의 소스영역 및 드레인영역을 분리영역을 통해 형성하고, 제 1 및 제 2 반도체소자의 소스영역과드레인영역 사이에 삽입하는 활성영역 각각의 위에 절연막을 통해 게이트전극을 형성하여 제 1 및 제 2 반도체소자를 형성하는 제 1 공정과, 제 1 및 제 2 반도체소자를 통해 반도체 기판 상에 제 1 절연막을 형성하는 제 2 공정과, 반도체 기판의 주표면에 대향하여 제 1 반도체소자의 소스영역 또는 드레인영역과 제 2 반도체소자의 소스영역 또는 드레인영역을 경유하여 연장하는 관통구멍을 제 1 절연막에 형성하는 제 3 공정과, 관통구멍에 제 1 배선층을 매설하여, 이 제 1 배선층에 의해 제 1 반도체소자의 소스영역 또는 드레인영역과 제 2 반도체소자의 소스영역 또는 드레인영역을 접속하는 제 4 공정과, 제 1 배선층 및 제 1 절연막 상에 제 2 절연막을 형성하고, 제 2 절연막의 표면상에 제 2 배선층을 형성하는 제 5 공정을 포함하기 때문에, 제 2 배선층의 배선간 피치를 넓게 할 수 있어, 제 2 배선층을 형성하는 식각시에 금속 찌꺼기를 남기지 않고 식각할 수 있다. 이 때문에, 제 2 배선층의 형성불량에 의한 수율 저하를 방지할 수 있다. 나아가서는, 염가로 신뢰성이 높은 반도체장치를 간단한 공정으로 제조할 수 있다.
또한, 제 1 반도체소자와 제 2 반도체소자가 서로 다른 도전형인 반도체소자에 있어서, 제 3 공정에서 관통구멍은, 제 1 및 제 2 반도체소자의 한쪽의 반도체소자의 소스영역과 다른쪽의 반도체소자의 드레인영역을 경유하여 연장됨과 동시에 관통구멍이 또 한쪽의 반도체소자의 게이트전극까지 연장되는 공정을 포함하기 때문에, CMOS 구성을 갖는 반도체장치의 제 2 배선층을 형성하는 식각시에 금속 찌꺼기를 남기지 않고 식각할 수 있다. 이 때문에, 제 2 배선층의 형성불량에 의한 수율 저하를 방지할 수 있다. 나아가서는, 염가로 신뢰성이 높은 CMOS 구성을 갖는반도체장치를 간단한 공정으로 제조할 수 있다.
또한, 제 5 공정에서, 제 1 및 제 2 반도체소자의 제 1 배선층과 접속되어 있지 않은 측의 소스영역 및 드레인영역 각각에 제 2 절연막 표면으로부터 콘택홀을 형성하고, 이 콘택홀을 통해 소스영역 및 드레인영역 각각이 도전체에 의해 제 2 절연막상의 제 2 배선층과 접속되는 공정을 포함하기 때문에, 제 2 배선층과 소스영역 및 드레인영역을 접속하는 도전체를 하나의 공정으로 형성할 수 있어, 콘택홀을 간단한 공정으로 형성할 수 있다. 나아가서는, 염가인 반도체장치를 간단한 공정으로 제조할 수 있다.
또한, 제 3 공정에서, 제 1 및 제 2 반도체소자의 관통구멍에 대향하지 않은 측의 소스영역 및 드레인영역 각각에 제 1 콘택홀을 형성하는 공정을, 제 4 공정에서 제 1 콘택홀에 도전체를 매설하는 공정을, 제 5 공정에서 제 1 절연막과 제 2 절연막 사이에 제 2 절연막을 식각하는 식각 매체에 의한 식각속도가 제 2 절연막의 식각속도보다 작은 제 3 절연막을 형성함과 동시에 제 2 절연막과 제 3 절연막에 제 1 콘택홀과 접속하는 제 2 콘택홀을 형성하고, 제 2 콘택홀을 통해 도전체에 의해 제 1 콘택홀에 매설된 도전체와 제 2 배선층을 접속하는 공정을, 더 포함하기 때문에, 제 1 콘택홀의 관통구멍의 깊이가 얕게 되어, 이 관통구멍을 형성하는 식각의 제어가 용이해진다. 이 때문에, 소스영역 및 드레인영역에 가해지는 손상이 적은 식각을 할 수 있다. 또한, 제 1 및 제 2 콘택홀의 관통구멍의 종횡비가 작아짐으로써 개구의 형성을 용이하게 할 수 있다. 이 때문에, 제 1 콘택홀과 접속된 소스·드레인영역에서의 전류누설이 감소하여, 뛰어난 소자특성을 가짐과 동시에,신뢰성이 높은 콘택홀을 갖는 반도체장치를 간단한 공정으로 제조할 수 있다. 나아가서는, 수율이 높고 염가인 반도체장치를 간단한 공정으로 제조할 수 있다.
또한, 제 1 반도체소자와 제 2 반도체소자가 같은 도전형인 반도체소자에 있어서, 제 3 공정에서 관통구멍은 제 1 및 제 2 반도체소자의 소스영역끼리 또는 드레인영역끼리를 접속하는 것으로 반도체장치의 제 2 배선층을 형성하는 식각시에 금속 찌꺼기를 남기지 않고 식각할 수 있다. 이 때문에, 제 2 배선층의 형성불량에 의한 수율 저하를 방지할 수 있다. 나아가서는, 염가로 신뢰성이 높고 같은 도전형의 소자가 인접되게 배열된 반도체장치를 간단한 공정으로 제조할 수 있다.
또한, 제 5 공정에서, 제 1 및 제 2 반도체소자의 제 1 배선층과 접속되어 있지 않은 측의 소스영역 또는 드레인영역 및 제 1 배선층에 제 2 절연막 표면으로부터 콘택홀을 형성하고, 이 콘택홀을 통해 도전체에 의해 소스영역 또는 드레인영역 및 제 1 배선층을 제 2 절연막상의 제 2 배선층과 접속하는 공정을 포함하기 때문에, 제 2 배선층과 소스영역 또는 드레인영역을 접속하는 도전체를 하나의 공정으로 형성할 수 있어, 콘택홀을 간단한 공정으로 형성할 수 있다. 나아가서는, 염가인 반도체장치를 간단한 공정으로 제조할 수 있다.
또한, 제 3 공정에서, 제 1 및 제 2 반도체소자의 관통구멍에 대향하지 않은 측의 소스영역 또는 드레인영역에 제 1 콘택홀을 형성하는 공정을, 제 4 공정에서 제 1 콘택홀에 도전체를 매설하는 공정을, 제 5 공정에서 제 1 절연막과 제 2 절연막 사이에 제 2 절연막을 식각하는 식각 매체에 의한 식각속도가 제 2 절연막의 식각속도보다 작은 제 3 절연막을 형성함과 동시에 제 2 절연막 및 제 3 절연막에 제1 콘택홀 및 관통구멍에 접속하는 제 2 콘택홀을 형성하고, 제 2 콘택홀을 통해 도전체에 의해 제 1 콘택홀에 매설된 도전체 및 제 1 배선층과 제 2 배선층을 접속하는 공정을, 더 포함하기 때문에, 제 1 콘택홀의 관통구멍의 깊이가 얕게 되고, 이 관통구멍을 형성하는 식각의 제어가 용이해진다. 이 때문에, 소스영역 또는 드레인영역에 가해지는 손상이 적은 식각을 할 수 있다. 또한, 제 1 및 제 2 콘택홀의 관통구멍의 종횡비가 작아짐으로써 개구의 형성을 용이하게 할 수 있다. 이 때문에, 제 1 콘택홀과 접속된 소스·드레인영역에서의 전류누설이 감소하여, 뛰어난 소자특성을 가짐과 동시에, 신뢰성이 높은 콘택홀을 갖는 반도체장치를 간단한 공정으로 제조할 수 있다. 나아가서는, 수율이 높고 염가인 반도체장치를 간단한 공정으로 제조할 수 있다.
Claims (3)
- 일 주표면을 갖는 반도체 기판과,이 반도체 기판의 주표면에 설치된 소스영역 및 드레인영역 및 이 소스영역과 드레인영역 사이의 활성영역 상에 절연막을 통해 설치된 게이트전극을 갖는 제 1 반도체소자와,이 제 1 반도체소자와 분리영역을 통해 설치되고, 상기 반도체 기판의 주표면에 설치된 소스영역 및 드레인영역 및 이 소스영역과 드레인영역 사이의 활성영역 상에 절연막을 통해 설치된 게이트전극을 갖는 제 2 반도체소자와,상기 제 1 및 제 2 반도체소자를 통해 상기 반도체 기판 상에 설치됨과 동시에 상기 제 1 반도체소자의 소스영역 또는 드레인영역과 상기 제 2 반도체소자의 소스영역 또는 드레인영역을 경유하여 연장한 관통구멍을 갖는 제 1 절연막과,이 제 1 절연막의 상기 관통구멍에 매설되고, 상기 제 1 반도체소자의 소스영역 또는 드레인영역과 상기 제 2 반도체소자의 소스영역 또는 드레인영역을 접속한 제 1 배선층과,이 제 1 배선층을 덮은 상기 제 1 절연막 상에 설치됨과 동시에 표면상에 제 2 배선층이 설치된 제 2 절연막을 구비한 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서,제 1 반도체소자와 제 2 반도체소자가 서로 다른 도전형인 반도체소자에서, 제 1 배선층이 상기 제 1 및 제 2 반도체소자의 한쪽의 반도체소자의 소스영역과 다른쪽의 반도체소자의 드레인영역을 접속함과 동시에 또 한쪽의 반도체소자의 게이트전극과 접속된 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서,제 1 반도체소자와 제 2 반도체소자가 같은 도전형인 반도체소자에서, 제 1 배선층이, 상기 제 1 및 제 2 반도체소자의 소스영역끼리 또는 드레인영역끼리에 접속된 것을 특징으로 하는 반도체장치.
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