KR20160011562A - 집적 회로, 상기 집적 회로에 따른 반도체 소자 및 표준 셀 라이브러리 - Google Patents

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Abstract

본 개시는 적어도 하나의 셀을 포함하는 집적 회로에 관한 것으로서, 적어도 하나의 셀은, 제1 방향으로 연장되고 제1 방향에 수직인 제2 방향을 따라 서로 평행하게 배치되는 복수의 도전 라인들, 복수의 도전 라인들 중 적어도 하나의 도전 라인의 양 옆에 각각 배치되는 제1 컨택들 및 적어도 하나의 도전 라인 및 제1 컨택들의 상부에 배치되고, 적어도 하나의 도전 라인 및 제1 컨택들에 전기적으로 연결되어 하나의 노드를 형성하는 제2 컨택을 포함한다.

Description

집적 회로, 상기 집적 회로에 따른 반도체 소자 및 표준 셀 라이브러리{Integrated circuit, Semiconductor device based on the integrated circuit and Standard cell library}
본 발명의 기술적 사상은 집적 회로에 관한 것으로, 더욱 상세하게는, 적어도 하나의 셀을 포함하는 집적 회로, 상기 집적 회로에 따라 구현된 반도체 소자 및 상기 적어도 하나의 셀에 대한 정보를 저장하는 표준 셀 라이브러리에 관한 것이다.
반도체 공정 기술의 발달에 따른 트랜지스터의 소형화로 인해, 보다 많은 수의 트랜지스터들이 반도체 소자에 집적되고 있다. 예컨대, 하나의 칩에 컴퓨터나 다른 전자 시스템의 모든 구성부품들을 집적하는 집적 회로(integrated circuit; IC)를 말하는 시스템-온-칩(System-On-Chip; SOC)은 다양한 어플리케이션에 널리 사용되고 있으며, 어플리케이션의 성능이 향상됨에 따라 보다 많은 구성부품들을 포함하는 반도체 소자가 요구되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 도전 라인들 사이의 쇼트 등으로 인한 동작 오류를 감소시킬 수 있는, 적어도 하나의 셀을 포함하는 집적 회로, 상기 집적 회로에 따라 구현된 반도체 소자 및 상기 적어도 하나의 셀에 대한 정보를 저장하는 표준 셀 라이브러리를 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 집적 회로는 적어도 하나의 셀을 포함하고, 상기 적어도 하나의 셀은, 제1 방향으로 연장되고 상기 제1 방향에 수직인 제2 방향을 따라 서로 평행하게 배치되는 복수의 도전 라인들, 상기 복수의 도전 라인들 중 적어도 하나의 도전 라인의 양 옆에 각각 배치되는 제1 컨택들, 및 상기 적어도 하나의 도전 라인 및 상기 제1 컨택들의 상부에 배치되고, 상기 적어도 하나의 도전 라인 및 상기 제1 컨택들에 전기적으로 연결되어 하나의 노드를 형성하는 제2 컨택을 포함한다.
일부 실시예들에 있어서, 상기 제1 컨택들은 상기 제1 방향으로 연장되고, 상기 제2 컨택은 상기 제2 방향으로 연장될 수 있다.
일부 실시예들에 있어서, 상기 제2 컨택은 상기 제1 컨택들에 대해 수직인 방향으로 배치될 수 있다.
일부 실시예들에 있어서, 상기 적어도 하나의 셀은, 서로 다른 도전형을 갖는 제1 및 제2 액티브 영역들을 더 포함하고, 상기 제2 콘택은 상기 제1 액티브 영역 및 상기 제2 액티브 영역 중 적어도 하나 상에 배치될 수 있다.
일부 실시예들에 있어서, 상기 복수의 도전 라인들은 복수의 게이트 전극들에 각각 대응하고, 상기 제1 액티브 영역 상에 형성되는 제1 트랜지스터들의 개수는 상기 제2 액티브 영역 상에 형성되는 제2 트랜지스터들의 개수보다 적을 수 있다.
일부 실시예들에 있어서, 상기 복수의 도전 라인들은 복수의 게이트 전극들에 각각 대응하고, 상기 제1 액티브 영역 상에 형성되는 제1 트랜지스터들의 개수는 상기 제2 액티브 영역 상에 형성되는 제2 트랜지스터들의 개수보다 크거나 같을 수 있다.
일부 실시예들에 있어서, 상기 적어도 하나의 셀은, 상기 제1 및 제2 액티브 영역들 상에서 상기 제2 방향으로 연장되고 상기 제1 방향을 따라 서로 평행하게 배치되는 복수의 핀들을 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 복수의 도전 라인들은 복수의 게이트 전극들에 각각 대응하고, 상기 제1 액티브 영역 상에 형성되는 제1 핀 트랜지스터들의 개수는 상기 제2 액티브 영역 상에 형성되는 제2 핀 트랜지스터들의 개수보다 적을 수 있다.
일부 실시예들에 있어서, 상기 복수의 도전 라인들은 복수의 게이트 전극들에 각각 대응하고, 상기 제1 액티브 영역 상에 형성되는 제1 핀 트랜지스터들의 개수는 상기 제2 액티브 영역 상에 형성되는 제2 핀 트랜지스터들의 개수보다 크거나 같을 수 있다.
일부 실시예들에 있어서, 상기 적어도 하나의 셀은, 상기 제1 및 제2 액티브 영역들 사이에 배치되어, 상기 제2 액티브 영역 상의 상기 적어도 하나의 도전 라인을 상기 하나의 노드와 절연시키는 절단 영역을 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 적어도 하나의 도전 라인은 제1 도전 라인 및 상기 제1 도전 라인의 우측에 배치되는 제2 도전 라인을 포함하고, 상기 제1 컨택들은, 상기 제1 도전 라인의 좌측에 배치되는 제1 좌측 컨택; 및 상기 제2 도전 라인의 우측에 배치되는 제1 우측 컨택을 포함할 수 있다.
일부 실시예들에 있어서, 상기 제2 컨택은 상기 제1 좌측 컨택, 상기 제1 우측 컨택, 상기 제1 도전 라인 및 상기 제2 도전 라인의 상부에 배치되고, 상기 제1 좌측 컨택, 상기 제1 우측 컨택, 상기 제1 도전 라인 및 상기 제2 도전 라인들에 전기적으로 연결될 수 있다.
일부 실시예들에 있어서, 상기 제1 컨택들은, 상기 제1 도전 라인과 상기 제2 도전 라인의 사이에 배치되는 제1 중앙 컨택을 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 제2 컨택은 상기 제1 좌측 컨택, 상기 제1 우측 컨택, 상기 제1 중앙 컨택, 상기 제1 도전 라인 및 상기 제2 도전 라인의 상부에 배치되고, 상기 제1 좌측 컨택, 상기 제1 우측 컨택, 상기 제1 중앙 컨택, 상기 제1 도전 라인 및 상기 제2 도전 라인에 전기적으로 연결될 수 있다.
일부 실시예들에 있어서, 상기 복수의 도전 라인들은 서로 인접하게 배치되는 제1 내지 제3 도전 라인들을 포함하고, 상기 제1 컨택들은 상기 제1 도전 라인과 상기 제2 도전 라인 사이에 배치되는 제1 좌측 컨택, 및 상기 제2 도전 라인과 상기 제3 도전 라인 사이에 배치되는 제1 우측 컨택을 포함하며, 상기 제2 컨택의 상기 제2 방향에 따른 길이는, 상기 제1 좌측 컨택과 상기 제1 우측 컨택 사이의 거리보다는 크고, 상기 제1 도전 라인과 상기 제3 도전 라인 사이의 거리보다는 작을 수 있다.
일부 실시예들에 있어서, 상기 제1 컨택들 각각의 상기 제2 방향에 따른 길이는, 상기 복수의 도전 라인들 중 인접한 두 개의 도전 라인들 사이의 스페이스보다 작을 수 있다.
일부 실시예들에 있어서, 상기 제1 컨택들의 상기 제1 방향에 따른 길이는 서로 동일하고, 상기 제1 컨택들 및 상기 제2 컨택은 H 형상의 점퍼를 형성할 수 있다.
일부 실시예들에 있어서, 상기 제1 컨택들의 상기 제1 방향에 따른 길이는 서로 다르고, 상기 제1 컨택들 및 상기 제2 컨택은 L 형상의 점퍼를 형성할 수 있다.
또한, 본 발명의 다른 기술적 사상에 따른 반도체 소자는 서로 다른 도전형을 갖는 제1 및 제2 액티브 영역들을 갖는 기판, 상기 기판의 상부에, 제1 방향으로 연장되고 상기 제1 방향에 수직인 제2 방향을 따라 서로 평행하게 배치되는 복수의 도전 라인들, 상기 복수의 도전 라인들 중 적어도 하나의 도전 라인의 양 옆에 각각 배치되는 제1 컨택들, 및 상기 제1 액티브 영역 및 상기 제2 액티브 영역 중 적어도 하나 상에서, 상기 적어도 하나의 도전 라인 및 상기 제1 컨택들의 상부에 배치되고, 상기 적어도 하나의 도전 라인 및 상기 제1 컨택들에 전기적으로 연결되어 하나의 노드를 형성하는 제2 컨택을 포함한다.
일부 실시예들에 있어서, 상기 복수의 도전 라인들은 복수의 게이트 전극들에 각각 대응하고, 상기 제1 액티브 영역 상에 형성되는 제1 트랜지스터들의 개수는 상기 제2 액티브 영역 상에 형성되는 제2 트랜지스터들의 개수보다 적을 수 있다.
일부 실시예들에 있어서, 상기 복수의 도전 라인들은 복수의 게이트 전극들에 각각 대응하고, 상기 제1 액티브 영역 상에 형성되는 제1 트랜지스터들의 개수는 상기 제2 액티브 영역 상에 형성되는 제2 트랜지스터들의 개수보다 크거나 같을 수 있다.
일부 실시예들에 있어서, 상기 기판 상에 상기 제2 방향으로 연장되고 상기 제1 방향을 따라 서로 평행하게 배치되는 복수의 핀들을 더 포함하고, 상기 복수의 도전 라인들은 상기 복수의 핀들의 상부에 배치될 수 있다.
일부 실시예들에 있어서, 상기 복수의 도전 라인들은 복수의 게이트 전극들에 각각 대응하고, 상기 제1 액티브 영역 상에 형성되는 제1 핀 트랜지스터들의 개수는 상기 제2 액티브 영역 상에 형성되는 제2 핀 트랜지스터들의 개수보다 적을 수 있다.
일부 실시예들에 있어서, 상기 복수의 도전 라인들은 복수의 게이트 전극들에 각각 대응하고, 상기 제1 액티브 영역 상에 형성되는 제1 핀 트랜지스터들의 개수는 상기 제2 액티브 영역 상에 형성되는 제2 핀 트랜지스터들의 개수보다 크거나 같을 수 있다.
일부 실시예들에 있어서, 상기 복수의 도전 라인들과 상기 제1 컨택들의 상면 레벨은 실질적으로 서로 동일할 수 있다.
또한, 본 발명의 다른 기술적 사상에 따른 표준 셀 라이브러리는 복수의 표준 셀들에 대한 정보를 포함하고, 컴퓨터로 읽을 수 있는 저장 매체에 저장된 표준 셀 라이브러리로서, 상기 복수의 표준 셀들 중 적어도 하나는, 서로 다른 도전형을 갖는 제1 및 제2 액티브 영역들, 상기 제1 및 제2 액티브 영역들 상에 서로 평행하게 배치되는 복수의 핀들, 상기 복수의 핀들의 상부에, 제1 방향으로 연장되고 상기 제1 방향에 수직인 제2 방향을 따라 서로 평행하게 배치되는 복수의 도전 라인들, 상기 복수의 도전 라인들 중 적어도 하나의 도전 라인의 양 옆에 각각 배치되는 제1 컨택들, 및 상기 제1 액티브 영역 및 상기 제2 액티브 영역 중 적어도 하나 상에서 상기 제1 컨택들 및 상기 적어도 하나의 도전 라인에 전기적으로 연결되어 하나의 노드를 형성하는 제2 컨택을 포함한다.
일부 실시예들에 있어서, 상기 복수의 핀들은 상기 제2 방향으로 연장될 수 있다.
일부 실시예들에 있어서, 상기 복수의 도전 라인들은 복수의 게이트 전극들에 각각 대응하고, 상기 제1 액티브 영역 상에 형성되는 제1 핀 트랜지스터들의 개수는 상기 제2 액티브 영역 상에 형성되는 제2 핀 트랜지스터들의 개수보다 적을 수 있다.
일부 실시예들에 있어서, 상기 복수의 도전 라인들은 복수의 게이트 전극들에 각각 대응하고, 상기 제1 액티브 영역 상에 형성되는 제1 핀 트랜지스터들의 개수는 상기 제2 액티브 영역 상에 형성되는 제2 핀 트랜지스터들의 개수보다 크거나 같을 수 있다.
본 발명의 기술적 사상에 따르면, 집적 회로에 포함된 하나의 셀에서 도전 라인, 상기 도전 라인의 양 옆에 각각 배치된 제1 컨택들, 및 상기 도전 라인 및 상기 제1 컨택들의 상부에서 상기 제1 컨택들에 수직으로 배치된 제2 컨택을 서로 전기적으로 연결하여 하나의 노드를 형성함으로써, 상기 노드에 연결된 상기 도전 라인이 스킵된 집적 회로를 설계할 수 있다. 이에 따라, 집적 회로에 포함된 하나의 셀에서 PMOS 트랜지스터들의 개수와 NMOS 트랜지스터들의 개수가 서로 다른 경우에도 용이하게 집적 회로를 설계할 수 있다.
도 1은 본 개시의 일 실시예에 따른 집적 회로의 일부에 대한 레이아웃이다.
도 2는 본 개시의 다른 실시예에 따른 집적 회로의 일부에 대한 레이아웃이다.
도 3은 도 1의 레이아웃을 가지는 반도체 소자의 일 예를 나타내는 단면도이다.
도 4는 도 1의 실시예와 실질적으로 등가적인 집적 회로의 일부에 대한 레이아웃이다.
도 5는 본 개시의 다른 실시예에 따른 집적 회로의 일부에 대한 레이아웃이다.
도 6은 도 5의 레이아웃을 가지는 반도체 소자의 일 예를 나타내는 단면도이다.
도 7은 본 개시의 다른 실시예에 따른 집적 회로의 일부에 대한 레이아웃이다.
도 8은 도 5의 레이아웃을 가지는 반도체 소자의 일 예를 나타내는 단면도이다.
도 9는 도 5의 실시예와 실질적으로 등가적인 집적 회로의 일부에 대한 레이아웃이다.
도 10은 본 개시의 다른 실시예에 따른 집적 회로에 대한 레이아웃이다.
도 11은 도 10의 실시예와 실질적으로 등가적인 집적 회로에 대한 레이아웃이다.
도 12는 도 10의 레이아웃을 가지는 반도체 소자의 일 예를 나타내는 사시도이다.
도 13은 도 12의 XII-XII' 선에 따른 단면도이다.
도 14은 도 10의 레이아웃을 가지는 반도체 소자의 다른 예를 나타내는 사시도이다.
도 15는 도 14의 XIV-XIV' 선에 따른 단면도이다.
도 16은 도 10의 XVI-XVI' 선에 따른 단면도이다.
도 17은 본 개시의 다른 실시예에 따른 집적 회로에 대한 레이아웃이다.
도 18은 도 17의 실시예와 실질적으로 등가적인 집적 회로에 대한 레이아웃이다.
도 19는 도 17의 집적 회로를 나타내는 회로도이다.
도 20은 도 19의 제3 노드 영역을 더욱 상세하게 나타내는 회로도이다.
도 21은 본 개시의 다른 실시예에 따른 집적 회로에 대한 레이아웃이다.
도 22는 도 21의 실시예와 실질적으로 등가적인 집적 회로에 대한 레이아웃이다.
도 23은 본 개시의 일 실시예에 따른 저장 매체를 나타내는 블록도이다.
도 24는 본 개시의 일 실시예에 따른 집적 회로를 포함하는 메모리 카드를 나타내는 블록도이다.
도 25는 본 개시의 일 실시예에 따른 집적 회로를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 개시의 일 실시예에 따른 집적 회로(100A)의 일부에 대한 레이아웃이다.
도 1을 참조하면, 집적 회로(100A)는 굵은 실선으로 표시된 셀 바운더리(cell boundary)에 의해 한정되는 적어도 하나의 셀(CELL)을 포함할 수 있다. 셀(CELL)은 제1 내지 제3 도전 라인들(140a 내지 140c), 제1 컨택들(150a, 150b) 및 제2 컨택(160a)을 포함할 수 있다. 도시되지는 않았으나, 셀(CELL)의 상부에는 복수의 전도성 라인들, 예를 들어, 금속 라인들이 더 배치될 수 있다.
본 실시예에서, 셀(CELL)은 표준(standard) 셀일 수 있다. 이러한 표준 셀 기반의 레이아웃 설계 기법은, 반복적으로 쓰이는 논리합(OR) 게이트 또는 논리곱(AND) 게이트 등과 같은 소자들을 표준 셀로서 미리 설계하여 컴퓨터 시스템에 저장한 후, 레이아웃 설계 시 표준 셀을 필요한 곳에 배치 및 배선함으로써 레이아웃 설계에 소요되는 시간을 단축할 수 있다.
제1 내지 제3 도전 라인들(140a 내지 140c)은 제1 방향(예를 들어, Y 방향)으로 연장될 수 있다. 또한, 제1 내지 제3 도전 라인들(140a 내지 140c)은 제1 방향에 실질적으로 수직인 제2 방향(예를 들어, X 방향)을 따라 서로 평행하게 배치될 수 있다. 이때, 제1 내지 제3 도전 라인들(140a 내지 140c)은 전기 전도성을 갖는 임의의 물질로 구성될 수 있으며, 예를 들어, 폴리 실리콘, 금속, 금속 합금 등을 포함할 수 있다.
일 실시예에서, 제1 내지 제3 도전 라인들(140a 내지 140c)는 게이트 전극들에 대응될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 내지 제3 도전 라인들(140a 내지 140c)은 임의의 전도성을 갖는 트레이스(trace) 등일 수 있다. 또한, 도 1에서는 셀(CELL)이 제1 내지 제3 도전 라인들(140a 내지 140c)을 포함하는 것으로 도시되었으나, 이는 일 실시예에 불과하고, 셀(CELL)은 제1 방향으로 연장되고 제2 방향을 따라 서로 평행하게 배치되는 4개 이상의 도전 라인들을 포함할 수 있다.
제1 컨택들(150a, 150b)은 제1 방향으로 연장될 수 있다. 또한, 제1 컨택들(150a, 150b)은 제1 방향에 실질적으로 수직인 제2 방향을 따라 서로 평행하게 배치될 수 있다. 이때, 제1 컨택들(150a, 150b)은 전기 전도성을 갖는 임의의 물질로 구성될 수 있으며, 예를 들어, 폴리 실리콘, 금속, 금속 합금 등을 포함할 수 있다. 이로써, 제1 컨택들(150a, 150b)은 제1 내지 제3 도전 라인들(140a 내지 140c) 사이의 스페이스들의 하부에 배치되는 영역에 예를 들어, 전원 전압 또는 접지 전압을 제공할 수 있다.
본 실시예에서, 제1 컨택들(150a, 150b)은 제2 도전 라인(140b)의 양 옆에 각각 배치될 수 있다. 구체적으로, 제1 컨택들(150a, 150b)은 제2 도전 라인(140b)의 좌측에 배치되는 제1 좌측 컨택(150a) 및 제2 도전 라인(140b)의 우측에 배치되는 제1 우측 컨택(150b)을 포함할 수 있다. 다시 말해, 제1 좌측 컨택(150a)은 제1 도전 라인(140a)과 제2 도전 라인(140b) 사이에 배치되고, 제1 우측 컨택(150b)는 제2 도전 라인(140b)과 제3 도전 라인(140c) 사이에 배치될 수 있다.
본 실시예에서, 제1 좌측 컨택(150a)의 제2 방향에 따른 길이, 즉, 너비(W1a)는 제1 도전 라인(140a)과 제2 도전 라인(140b) 사이의 스페이스(S1)보다 작을 수 있다. 마찬가지로, 제1 우측 컨택(150b)의 제2 방향에 따른 길이, 즉, 너비(W1b)는 제2 도전 라인(140b)과 제3 도전 라인(140c) 사이의 스페이스(S1)보다 작을 수 있다. 일 실시예에서, 제1 좌측 컨택(150a)의 너비(W1a)와 제1 우측 컨택(150b)의 너비(W1b)는 실질적으로 서로 동일할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 제1 좌측 컨택(150a)의 너비(W1a)와 제1 우측 컨택(150b)의 너비(W1b)는 서로 다를 수도 있다.
제2 컨택(160a)은 제2 도전 라인(140b) 및 제1 컨택들(150a, 150b)의 상부에 배치되고, 제2 도전 라인(140b) 및 제1 컨택들(150a, 150b)과 전기적으로 연결되어 하나의 노드를 형성할 수 있다. 또한, 제2 컨택(160a)은 제2 방향으로 연장될 수 있고, 이로써, 제2 도전 라인(140b) 및 제1 컨택들(150a, 150b)을 가로지르는 방향으로 배치될 수 있다. 이때, 제2 컨택(160a)은 전기 전도성을 갖는 임의의 물질로 구성될 수 있으며, 예를 들어, 폴리 실리콘, 금속, 금속 합금 등을 포함할 수 있다. 이로써, 제2 컨택(160a)은 제2 도전 라인(140b) 및 제1 컨택들(150a, 150b)에 예를 들어, 동일한 전원 전압 또는 접지 전압을 제공할 수 있다.
본 실시예에서, 제2 컨택(160a)의 제2 방향에 따른 길이, 즉, 너비(W1c)는 제1 좌측 컨택(150a)과 제1 우측 컨택(150b) 사이의 거리(D1a)보다는 크고, 제1 도전 라인(140a)과 제3 도전 라인(140c) 사이의 거리(D1b)보다는 작을 수 있다. 이로써, 제2 컨택(160a)은 제2 도전 라인(140b), 제1 좌측 컨택(150a) 및 제1 우측 컨택(150b)에 전기적으로 연결될 수 있고, 제1 및 제3 도전 라인들(140a, 140c)에는 전기적으로 연결되지 않을 수 있다.
본 실시예에서, 제1 좌측 컨택(150a)의 제1 방향에 따른 길이, 즉, 높이(H1a)와 제1 우측 컨택(150b)의 제1 방향에 따른 길이, 즉, 높이(H1b)는 실질적으로 동일할 수 있다. 이로써, 제1 좌측 컨택(150a), 제1 우측 컨택(150b) 및 제2 컨택(160a)은 H 형상의 점퍼(jumper)를 형성할 수 있다. 여기서, 점퍼는 집적 회로(100A) 내의 임의의 두 점 또는 두 단자 간을 접속하기 위한 길이가 상대적으로 짧은 도선이다.
상술한 바와 같이, 본 실시예에 따르면, 제2 도전 라인(140b), 제1 컨택들(150a, 150b), 제2 컨택(160a)을 전기적으로 연결함으로써 하나의 노드를 형성할 수 있다. 따라서, 도 1에 예시된 레이아웃을 따라 구현된 집적 회로(100A)는 제2 도전 라인(140b)이 스킵(skp) 또는 스크리닝된 구성을 가질 수 있다. 그러므로, 본 실시예에 따른 H 형상의 점퍼는 스킵 디바이스라고 지칭할 수 있다.
이와 같이, 본 실시예에 따르면, 제2 도전 라인(140b), 제1 컨택들(150a, 150b), 제2 컨택(160a)을 처음부터 전기적으로 연결함으로써, 제2 도전 라인(140b)이 스킵된 셀을 설계할 수 있다. 이에 따라, 제2 도전 라인(140b)으로부터 이격되도록 제1 컨택들(150a, 150b) 및 제2 컨택(160a)을 배치하여 점퍼를 형성할 경우에 발생할 수 있는 전기적 쇼트 가능성을 제거할 수 있다
표준 셀에 대한 상술한 레이아웃 정보는 표준 셀 라이브러리에 저장될 수 있다. 구체적으로, 표준 셀 라이브러리는 복수의 표준 셀들에 대한 정보를 포함하고, 컴퓨터로 읽을 수 있는 저장 매체에 저장될 수 있다. 표준 셀 라이브러리에 포함된 정보에 대응하는 표준 셀은 그 레이아웃의 크기가 미리 정해진 규칙을 만족하는 집적 회로의 단위를 말하는 것으로서, 예컨대 표준 셀의 레이아웃의 높이(예컨대, 도 1에서 Y방향 길이)는 일정할 수 있고, 표준 셀의 너비(예컨대, 도 1에서 X방향 길이)는 표준 셀에 따라 상이할 수 있다. 표준 셀은 입력 핀 및 출력 핀을 포함할 수 있으며, 입력 핀으로 수신되는 입력신호를 처리할 수 있고, 출력 핀을 통해서 출력신호를 출력할 수 있다.
집적 회로는 복수개의 표준 셀들로서 정의될 수 있고, 집적 회로를 설계하기 위한 툴은 복수개의 표준 셀들에 대한 정보를 포함하는 표준 셀 라이브러리를 사용하여 집적 회로를 설계, 즉 집적 회로의 레이아웃을 완성할 수 있다. 집적 회로를 설계하기 위한 툴은 표준 셀에 포함된 핀(즉, 입력 핀 및 출력 핀)에 비아(via)를 배치함으로써, 반도체 공정에서 표준 셀의 핀이 형성된 후에 형성되는 층에 형성되는 패턴과 연결할 수 있다. 즉, 표준 셀의 핀에 추후 비아가 배치됨으로써 표준 셀의 입력 신호 또는 출력 신호가 이동할 수 있다.
도 2는 본 개시의 다른 실시예에 따른 집적 회로(100B)의 일부에 대한 레이아웃이다.
도 2를 참조하면, 집적 회로(100B)는 제1 내지 제3 도전 라인들(140a 내지 140c), 제1 컨택들(150a, 150b') 및 제2 컨택(160a)을 포함할 수 있다. 본 실시예에 따른 집적 회로(100B)는 도 1에 예시된 집적 회로(100A)에 대한 변형 실시예로서, 도 1을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 따라서, 이하에서는 중복되는 설명은 생략하기로 한다.
본 실시예에서, 제1 좌측 컨택(150a)의 제1 방향에 따른 길이, 즉, 높이(H1a)와 제1 우측 컨택(150b')의 제1 방향에 따른 길이, 즉, 높이(H1b')와 서로 다를 수 있다. 이로써, 제1 좌측 컨택(150a), 제1 우측 컨택(150b') 및 제2 컨택(160a)은 L 형상의 점퍼를 형성할 수 있다.
일 실시예에서, 제1 우측 컨택(150b')의 높이(H1b')는 제1 좌측 컨택(150a)의 높이(H1a)보다 클 수 있다. 다른 실시예에서, 제1 좌측 컨택(150a)의 높이(H1a)는 제1 우측 컨택(150b')의 높이(H1b')보다 클 수 있다. 이와 같이, 실시예들에 따라, 제1 좌측 컨택(150a)의 높이(H1a)와 제1 우측 컨택(150b')의 높이(H1b')는 다양하게 변경될 수 있다.
도 3은 도 1의 레이아웃을 가지는 반도체 소자의 일 예(100a)의 III-III' 선에 따른 단면도이다.
도 3을 참조하면, 반도체 소자(100a)는 기판(110), 제2 도전 라인(140b), 제1 컨택들(150a, 150b) 및 제2 컨택(160a)을 포함할 수 있다. 도시되지는 않았으나, 제2 컨택(160a)의 상부에는 예를 들어, 전원 전압 또는 접지 전압을 제공하는 전압 단자 등이 더 배치될 수 있다.
기판(110)은 반도체 기판일 수 있는데, 예를 들어, 반도체 기판은 실리콘, 실리콘-온-절연체(Silicon-On-Insulator, SOI), 실리콘-온-사파이어(Silicon-On-Sapphire), 게르마늄, 실리콘-게르마늄 및 갈륨 비소(gallium-arsenide) 중 어느 하나를 포함할 수 있다. 예를 들어, 기판(110)은 P형 기판일 수 있다. 또한, 도시되지는 않았지만, 기판(110)은 불순물이 도핑된 액티브 영역을 포함할 수 있다.
제2 도전 라인(140b)은 기판(110) 상에 배치될 수 있다. 일 실시예에서, 제2 도전 라인(140b)은 게이트 전극으로 이용될 수 있고, 이 경우, 제2 도전 라인(140b)과 기판(110) 내의 액티브 영역 사이에는 게이트 절연층이 더 배치될 수 있다.
제1 컨택들(150a, 150b)은 기판(110) 상에 배치될 수 있다. 이로써, 제1 컨택들(150a, 150b)은 기판(110) 내의 액티브 영역에 예를 들어, 전원 전압 또는 접지 전압을 제공할 수 있다. 본 실시예에서, 제1 컨택들(150a, 150b)은 제2 도전 라인(140b)의 양 옆에 각각 배치될 수 있다. 본 실시예에서, 제1 컨택들(150a, 150b)과 제2 도전 라인(140b)의 상부 레벨은 실질적으로 서로 동일할 수 있다.
제2 컨택(160a)은 제2 도전 라인(140b) 및 제1 컨택들(150a, 150b) 상에 배치될 수 있고, 제2 도전 라인(140b) 및 제1 컨택들(150a, 150b)과 전기적으로 연결될 수 있다. 이로써, 제2 도전 라인(140b), 제1 컨택들(150a, 150b) 및 제2 컨택(160a)은 하나의 노드를 형성할 수 있다.
도 4는 도 1의 실시예와 실질적으로 등가적인 집적 회로(100A')의 일부에 대한 레이아웃이다.
도 4를 참조하면, 집적 회로(100A')는 제1 및 제3 도전 라인들(140a, 140c) 및 제1 컨택들(150a, 150b)을 포함할 수 있다. 여기서, 제1 컨택들(150a, 150b)은 상부에 배치되는 동일한 금속 라인과 연결될 수 있다. 다른 실시예에서, 집적 회로(100A')는 제1 컨택들(150a, 150b) 중 하나만 포함할 수도 있다.
도 1에 예시된 레이아웃에 포함된 제1 컨택들(150a. 150b) 및 제2 컨택(160a)은 H 형상의 점퍼를 형성함으로써, 실제 구현된 집적 회로(100A)는 도 4에 예시된 레이아웃에 대응하는 집적 회로(100A')와 실질적으로 동일할 수 있다. 다시 말해, 도 1에 예시된 레이아웃에 포함된 H 형상의 점퍼로 인하여 제2 도전 라인(140b)은 스킵될 수 있다.
마찬가지로, 도 2에 예시된 레이아웃에 포함된 제1 컨택들(150a, 150b') 및 제2 컨택(160a)는 L 형상의 점퍼를 형성함으로써, 실제 구현된 집적 회로(100B)는 도 4에 예시된 레이아웃에 대응하는 집적 회로(100A')와 실질적으로 동일할 수 있다. 다시 말해, 도 2에 예시된 레이아웃에 포함된 L 형상의 점퍼로 인하여 제2 도전 라인(140b)은 스킵될 수 있다.
도 5는 본 개시의 다른 실시예에 따른 집적 회로(100C)의 일부에 대한 레이아웃이다.
도 5를 참조하면, 집적 회로(100C)는 굵은 실선으로 표시된 셀 바운더리에 의해 한정되는 적어도 하나의 셀을 포함할 수 있다. 셀은 제1 내지 제4 도전 라인들(140e 내지 140h), 제1 컨택들(150c, 150d) 및 제2 컨택(160b)을 포함할 수 있다.
제1 내지 제4 도전 라인들(140e 내지 140h)은 제1 방향(예를 들어, Y 방향)으로 연장될 수 있다. 또한, 제1 내지 제4 도전 라인들(140e 내지 140h)은 제1 방향에 실질적으로 수직인 제2 방향(예를 들어, X 방향)을 따라 서로 평행하게 배치될 수 있다. 이때, 제1 내지 제4 도전 라인들(140e 내지 140h)은 전기 전도성을 갖는 임의의 물질로 구성될 수 있으며, 예를 들어, 폴리 실리콘, 금속, 금속 합금 등을 포함할 수 있다.
일 실시예에서, 제1 내지 제4 도전 라인들(140e 내지 140h)는 게이트 전극들에 대응될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 내지 제4 도전 라인들(140e 내지 140h)은 임의의 전도성을 갖는 트레이스 등일 수 있다. 또한, 도 5에서는 집적 회로(100C)는 제1 내지 제4 도전 라인들(140e 내지 140h)을 포함하는 것으로 도시되었으나, 이는 일 실시예에 불과하고, 집적 회로(100C)는 제1 방향으로 연장되고 제2 방향을 따라 서로 평행하게 배치되는 5개 이상의 도전 라인들을 포함할 수 있다.
제1 컨택들(150c, 150d)은 제1 방향으로 연장될 수 있다. 또한, 제1 컨택들(150c, 150d)은 제1 방향에 실질적으로 수직인 제2 방향을 따라 서로 평행하게 배치될 수 있다. 이때, 제1 컨택들(150c, 150d)은 전기 전도성을 갖는 임의의 물질로 구성될 수 있으며, 예를 들어, 폴리 실리콘, 금속, 금속 합금 등을 포함할 수 있다. 이로써, 제1 컨택들(150c, 150d)은 제1 내지 제4 도전 라인들(140e 내지 140h) 사이의 스페이스들의 하부에 배치되는 영역에 예를 들어, 전원 전압 또는 접지 전압을 제공할 수 있다.
본 실시예에서, 제1 컨택들(150c, 150d)은 제2 도전 라인(140f)의 좌측에 배치되는 제1 좌측 컨택(150c) 및 제3 도전 라인(140g)의 우측에 배치되는 제1 우측 컨택(150d)을 포함할 수 있다. 다시 말해, 제1 좌측 컨택(150c)은 제1 도전 라인(140e)과 제2 도전 라인(140f) 사이에 배치되고, 제1 우측 컨택(150d)는 제3 도전 라인(140g)과 제4 도전 라인(140h) 사이에 배치될 수 있다.
본 실시예에서, 제1 좌측 컨택(150c)의 제2 방향에 따른 길이, 즉, 너비(W2a)는 제1 도전 라인(140e)과 제2 도전 라인(140f) 사이의 스페이스(S2)보다 작을 수 있다. 마찬가지로, 제1 우측 컨택(150d)의 제2 방향에 따른 길이, 즉, 너비(W2b)는 제3 도전 라인(140g)과 제4 도전 라인(140h) 사이의 스페이스(S2)보다 작을 수 있다. 일 실시예에서, 제1 좌측 컨택(150c)의 너비(W2a)와 제1 우측 컨택(150d)의 너비(W2b)는 실질적으로 서로 동일할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 제1 좌측 컨택(150c)의 너비(W2a)와 제1 우측 컨택(150d)의 너비(W2b)는 서로 다를 수도 있다.
제2 컨택(160b)은 제2 및 제3 도전 라인들(140f, 140g) 및 제1 컨택들(150c, 150d)의 상부에 배치되고, 제2 및 제3 도전 라인들(140f, 140g) 및 제1 컨택들(150c, 150d)과 전기적으로 연결되어 하나의 노드를 형성할 수 있다. 또한, 제2 컨택(160b)은 제2 방향으로 연장될 수 있고, 이로써, 제2 및 제3 도전 라인들(140f, 140g) 및 제1 컨택들(150c, 150d)을 가로지르는 방향으로 배치될 수 있다. 이때, 제2 컨택(160b)은 전기 전도성을 갖는 임의의 물질로 구성될 수 있으며, 예를 들어, 폴리 실리콘, 금속, 금속 합금 등을 포함할 수 있다. 이로써, 제2 컨택(160b)은 제2 및 제3 도전 라인들(140f, 140g) 및 제1 컨택들(150c, 150d)에 예를 들어, 동일한 전원 전압 또는 접지 전압을 제공할 수 있다.
본 실시예에서, 제2 컨택(160b)의 제2 방향에 따른 길이, 즉, 너비(W2c)는 제1 좌측 컨택(150c)과 제1 우측 컨택(150d) 사이의 거리(D2a)보다는 크고, 제1 도전 라인(140e)과 제4 도전 라인(140h) 사이의 거리(D2b)보다는 작을 수 있다. 이로써, 제2 컨택(160b)은 제2 및 제3 도전 라인들(140f, 140g), 제1 좌측 컨택(150c) 및 제1 우측 컨택(150d)에 전기적으로 연결될 수 있고, 제1 및 제4 도전 라인들(140e, 140h)에는 전기적으로 연결되지 않을 수 있다.
본 실시예에서, 제1 좌측 컨택(150c)의 제1 방향에 따른 길이, 즉, 높이(H2a)와 제1 우측 컨택(150d)의 제1 방향에 따른 길이, 즉, 높이(H2b)는 실질적으로 동일할 수 있다. 이로써, 제1 좌측 컨택(150c), 제1 우측 컨택(150d) 및 제2 컨택(160b)은 H 형상의 점퍼를 형성할 수 있다. 여기서, 점퍼는 집적 회로(100C) 내의 임의의 두 점 또는 두 단자 간을 접속하기 위한 길이가 상대적으로 짧은 도선이다.
도시되지는 않았지만, 다른 실시예에서 제1 좌측 컨택(150c)의 제1 방향에 따른 길이, 즉, 높이(H2a)와 제1 우측 컨택(150d)의 제1 방향에 따른 길이, 즉, 높이(H2b)는 서로 다를 수 있다. 이로써, 제1 좌측 컨택(150c), 제1 우측 컨택(150d) 및 제2 컨택(160b)은 L 형상의 점퍼를 형성할 수 있다.
상술한 바와 같이, 본 실시예에 따르면, 제2 및 제3 도전 라인들(140f, 140g), 제1 컨택들(150c, 150d), 제2 컨택(160b)을 전기적으로 쇼트시켜서 하나의 노드를 형성할 수 있다. 따라서, 도 5에 예시된 레이아웃을 따라 구현된 집적 회로(100C)는 제2 및 제3 도전 라인들(140f, 140g)이 스킵된 구성을 가질 수 있다. 그러므로, 본 실시예에 따른 H 형상의 점퍼는 스킵 디바이스라고 지칭할 수 있다.
도 6은 도 5의 레이아웃을 가지는 반도체 소자의 일 예(100c)의 VI-VI' 선에 따른 단면도이다.
도 6을 참조하면, 반도체 소자(100c)는 기판(110), 제2 및 제3 도전 라인들(140f, 140g), 제1 컨택들(150c, 150d) 및 제2 컨택(160b)을 포함할 수 있다. 도시되지는 않았으나, 제2 컨택(160b)의 상부에는 예를 들어, 전원 전압 또는 접지 전압을 제공하는 전압 단자 등이 더 배치될 수 있다.
기판(110)은 반도체 기판일 수 있는데, 예를 들어, 반도체 기판은 실리콘, 실리콘-온-절연체, 실리콘-온-사파이어, 게르마늄, 실리콘-게르마늄 및 갈륨 비소 중 어느 하나를 포함할 수 있다. 예를 들어, 기판(110)은 P형 기판일 수 있다. 또한, 도시되지는 않았지만, 기판(110)은 불순물이 도핑된 액티브 영역을 포함할 수 있다.
제2 및 제3 도전 라인들(140f, 140g)은 기판(110) 상에 배치될 수 있다. 일 실시예에서, 제2 및 제3 도전 라인들(140f, 140g)은 게이트 전극으로 이용될 수 있고, 이 경우, 제2 및 제3 도전 라인들(140f, 140g)과 기판(110) 내의 액티브 영역 사이에는 게이트 절연층이 더 배치될 수 있다.
제1 컨택들(150c, 150d)은 기판(110) 상에 배치될 수 있다. 이로써, 제1 컨택들(150c, 150d)은 기판(110) 내의 액티브 영역에 예를 들어, 전원 전압 또는 접지 전압을 제공할 수 있다. 본 실시예에서, 제1 컨택들(150c, 150d)은 제2 도전 라인(140f)의 좌측 및 제3 도전 라인(140g)의 우측에 각각 배치될 수 있다. 본 실시예에서, 제1 컨택들(150c, 150d)과 제2 및 제3 도전 라인들(140f, 140g)의 상부 레벨은 실질적으로 서로 동일할 수 있다.
제2 컨택(160b)은 제2 및 제3 도전 라인들(140f, 140g) 및 제1 컨택들(150c, 150d) 상에 배치될 수 있고, 제2 및 제3 도전 라인(140f) 및 제1 컨택들(150c, 150d)과 전기적으로 연결될 수 있다. 이로써, 제2 및 제3 도전 라인들(140f, 140g), 제1 컨택들(150c, 150d) 및 제2 컨택(160b)은 하나의 노드를 형성할 수 있다.
도 7은 본 개시의 다른 실시예에 따른 집적 회로(100D)의 일부에 대한 레이아웃이다.
도 7을 참조하면, 집적 회로(100D)는 굵은 실선으로 표시된 셀 바운더리(cell boundary)에 의해 한정되는 적어도 하나의 셀을 포함할 수 있다. 셀은 제 제1 내지 제4 도전 라인들(140e 내지 140h), 제1 컨택들(150c, 150d, 150e) 및 제2 컨택(160c)을 포함할 수 있다. 본 실시예에 따른 집적 회로(100D)는 도 5에 예시된 집적 회로(100C)에 대한 변형 실시예로서, 도 5를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 따라서, 이하에서는 중복되는 설명은 생략하기로 한다.
본 실시예에 따른 집적 회로(100D)는 도 5에 예시된 집적 회로(100C)에 비해, 제1 중심 컨택(150e)를 더 포함할 수 있다. 제1 중심 컨택(150e)는 제2 도전 라인(140f)과 제3 도전 라인(140g) 사이에 배치될 수 있다. 본 실시예에서, 제2 컨택(160c)는 제2 및 제3 도전 라인들(140f, 140g) 및 제1 컨택들(150c, 150d, 150e)에 전기적으로 연결되어 하나의 노드를 형성할 수 있다.
도 8은 도 7의 레이아웃을 가지는 반도체 소자의 일 예(100d)의 VIII-VIII' 선에 따른 단면도이다.
도 8을 참조하면, 반도체 소자(100d)는 기판(110), 제2 및 제3 도전 라인들(140f, 140g), 제1 컨택들(150c, 150d, 150e) 및 제2 컨택(160c)을 포함할 수 있다. 본 실시예에 따른 반도체 소자(100d)는 도 6에 예시된 반도체 소자(100c)에 대한 변형 실시예로서, 도 6을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 따라서, 중복된 설명은 생략하기로 한다.
제1 컨택들(150c, 150d, 150e)은 기판(110) 상에 배치될 수 있다. 이로써, 제1 컨택들(150c, 150d, 150e)은 기판(110) 내의 액티브 영역에 예를 들어, 전원 전압 또는 접지 전압을 제공할 수 있다. 본 실시예에서, 제1 중심 컨택(150e)은 제2 및 제3 도전 라인들(140f, 140g)의 사이에 배치될 수 있다. 본 실시예에서, 제1 컨택들(150c, 150d, 150e)과 제2 및 제3 도전 라인들(140f, 140g)의 상부 레벨은 실질적으로 서로 동일할 수 있다.
제2 컨택(160c)은 제2 및 제3 도전 라인들(140f, 140g) 및 제1 컨택들(150c, 150d, 150e) 상에 배치될 수 있고, 제2 및 제3 도전 라인들(140f, 140g) 및 제1 컨택들(150c, 150d, 150e)과 전기적으로 연결될 수 있다. 이로써, 제2 및 제3 도전 라인들(140f, 140g), 제1 컨택들(150c, 150d, 150e) 및 제2 컨택(160b)은 하나의 노드를 형성할 수 있다.
도 9는 도 5의 실시예와 실질적으로 등가적인 집적 회로(100C')의 일부에 대한 레이아웃이다.
도 9를 참조하면, 집적 회로(100C')는 제1 및 제4 도전 라인들(140e, 140h) 및 제1 컨택들(150c, 150d)을 포함할 수 있다. 여기서, 제1 컨택들(150c, 150d)은 상부에 배치되는 동일한 금속 라인과 연결될 수 있다. 다른 실시예에서, 집적 회로(100C')는 제1 컨택들(150c, 150d) 중 하나만 포함할 수도 있다.
도 5에 예시된 레이아웃에 포함된 제1 컨택들(150c. 150d) 및 제2 컨택(160b)은 H 형상의 점퍼를 형성함으로써, 실제 구현된 집적 회로(100C)는 도 9에 예시된 레이아웃에 대응하는 집적 회로(100C')와 실질적으로 동일할 수 있다. 다시 말해, 도 5에 예시된 레이아웃에 포함된 H 형상의 점퍼로 인하여 제2 및 제3 도전 라인들(140f, 140g)은 스킵될 수 있다.
마찬가지로, 도 7에 예시된 레이아웃에 포함된 제1 컨택들(150c, 150d, 150e) 및 제2 컨택(160c)는 점퍼를 형성함으로써, 실제 구현된 집적 회로(100D)는 도 9에 예시된 레이아웃에 대응하는 집적 회로(100C')와 실질적으로 동일할 수 있다. 다시 말해, 도 7에 예시된 레이아웃에 포함된 점퍼로 인하여 제2 및 제3 도전 라인들(140f, 140g)은 스킵될 수 있다.
도 10은 본 개시의 다른 실시예에 따른 집적 회로(200)에 대한 레이아웃이다.
도 10을 참조하면, 집적 회로(200)는 굵은 실선으로 표시된 셀 바운더리에 의해 한정되는 적어도 하나의 셀을 포함할 수 있다. 구체적으로, 도 10은 집적 회로(200)에 포함된 표준 셀의 일 예를 나타낸다. 표준 셀은 제1 및 제2 액티브 영역들(220a, 220b), 복수의 핀들(230), 복수의 도전 라인들(240), 제1 컨택들(250a 내지 250d), 제2 컨택(260) 및 절단 영역(270)을 포함할 수 있다. 본 실시예에서, 복수의 핀들(230)은 제1 내지 제6 핀들(230a 내지 230f)을 포함하고, 복수의 도전 라인들(240)은 제1 내지 제3 도전 라인들(240a 내지 240c)을 포함하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 복수의 핀들(230)에 포함되는 핀들의 개수 및 복수의 도전 라인들(240)에 포함되는 도전 라인들의 개수는 다양하게 변경될 수 있다.
제1 액티브 영역(220a)은 제1 내지 제3 핀들(230a 내지 230c)이 배치되는 영역으로, 예를 들어, NMOS 한정 층일 수 있다. 예를 들어, 제1 액티브 영역(220a)은 P형 기판 내의 임의의 영역일 수 있다. 제2 액티브 영역(220b)은 제4 내지 제6 핀들(230d 내지 230f)이 배치되는 영역으로, 예를 들어, PMOS 한정 층일 수 있다. 예를 들어, 제2 액티브 영역(220b)은 N 웰(well) 영역일 수 있다. 도시되지는 않았으나, 제1 액티브 영역(220a)과 제2 액티브 영역(220b)의 사이에는 소자 분리 영역이 배치될 수 있다.
제1 내지 제6 핀들(230a 내지 230f)은 제1 방향(예를 들어, Y 방향)을 따라 서로 평행하게 배치될 수 있고, 제1 방향에 실질적으로 수직인 제2 방향(예를 들어, X 방향)으로 연장될 수 있다. 본 실시예에서, 제1 내지 제6 핀들(230a 내지 230f)은 액티브 핀들(active fins)일 수 있다. 이러한 핀들로 구현되는 핀 트랜지스터의 전체 채널 너비는 액티브 핀들의 개수에 비례하여 증가할 수 있고, 이에 따라, 핀 트랜지스터에 흐르는 전류량이 증가할 수 있다. 도시되지는 않았지만, 집적 회로(200)는 소자 분리 영역 상에 배치되는 더미 핀(dummy fin)을 더 포함할 수 있다.
본 실시예에 따르면, 집적 회로(200)에 대한 레이아웃에서 제1 내지 제6 핀들(230a 내지 230f) 각각의 제1 방향에 따른 길이, 즉, 너비는 동일하게 결정될 수 있다. 이때, 제1 내지 제6 핀들(230a 내지 230f) 각각의 너비는 도 10에 도시된 이차원 레이아웃에 표시된 너비를 나타낸다. 도 10은 이차원 레이아웃이므로, 제1 내지 제6 핀들(230a 내지 230f)의 높이 정보는 표시되지 않는다.
제1 내지 제3 도전 라인들(240a 내지 240c)은 제1 방향(예를 들어, Y 방향)으로 연장될 수 있다. 또한, 제1 내지 제3 도전 라인들(240a 내지 240c)은 제1 방향에 실질적으로 수직인 제2 방향(예를 들어, X 방향)을 따라 서로 평행하게 배치될 수 있다. 이때, 제1 내지 제3 도전 라인들(240a 내지 240c)은 전기 전도성을 갖는 임의의 물질로 구성될 수 있으며, 예를 들어, 폴리 실리콘, 금속, 금속 합금 등을 포함할 수 있다. 본 실시예에서, 제1 내지 제3 도전 라인들(240a 내지 240c)는 게이트 전극들에 대응될 수 있다.
제1 컨택들(250a 내지 250d)은 제1 방향(예를 들어, Y 방향)으로 연장될 수 있다. 또한, 제1 컨택들(250a 내지 250d)은 제1 방향에 실질적으로 수직인 제2 방향(예를 들어, X 방향)을 따라 서로 평행하게 배치될 수 있다. 이때, 제1 컨택들(250a 내지 250d)은 전기 전도성을 갖는 임의의 물질로 구성될 수 있으며, 예를 들어, 폴리 실리콘, 금속, 금속 합금 등을 포함할 수 있다.
본 실시예에서, 제1 컨택들(250a 내지 250d)은 제1 액티브 영역(220a) 상의 제1 하부 컨택들(250a, 250b) 및 제2 액티브 영역(220b) 상의 제1 상부 컨택들(250c, 250d)을 포함할 수 있다. 제1 하부 컨택들(250a, 250b)은 제1 액티브 영역(220a)에 대한 컨택들, 예를 들어, 소스/드레인 컨택들일 수 있다. 이로써, 제1 하부 컨택들(250a, 250b)은 제1 액티브 영역(220a)에 예를 들어, 전원 전압 또는 접지 전압을 제공할 수 있다. 제1 상부 컨택들(250c, 250d)은 제2 액티브 영역(220b)에 대한 컨택들, 예를 들어, 소스/드레인 컨택들일 수 있다. 이로써, 제1 상부 컨택들(250c, 250d)은 제2 액티브 영역(220b)에 예를 들어, 전원 전압 또는 접지 전압을 제공할 수 있다.
본 실시예에서, 제1 하부 컨택들(250a, 250b)은 제2 도전 라인(240b)의 양 옆에 각각 배치될 수 있다. 구체적으로, 제1 하부 컨택들(250a, 250b)은 제2 도전 라인(240b)의 좌측에 배치되는 제1 하부 좌측 컨택(250a) 및 제2 도전 라인(240b)의 우측에 배치되는 제1 하부 우측 컨택(250b)을 포함할 수 있다. 다시 말해, 제1 하부 좌측 컨택(250a)은 제1 도전 라인(240a)과 제2 도전 라인(240b) 사이에 배치되고, 제1 하부 우측 컨택(250b)는 제2 도전 라인(240b)과 제3 도전 라인(240c) 사이에 배치될 수 있다.
제2 컨택(260)은 제2 도전 라인(240b) 및 제1 하부 컨택들(250a, 250b)의 상부에 배치되고, 제2 도전 라인(240b) 및 제1 하부 컨택들(250a, 250b)과 전기적으로 연결되어 하나의 노드를 형성할 수 있다. 또한, 제2 컨택(260)은 제2 방향으로 연장될 수 있고, 이로써, 제2 도전 라인(240b) 및 제1 하부 컨택들(250a, 250b)을 가로지르는 방향으로 배치될 수 있다. 이때, 제2 컨택(260)은 전기 전도성을 갖는 임의의 물질로 구성될 수 있으며, 예를 들어, 폴리 실리콘, 금속, 금속 합금 등을 포함할 수 있다. 이로써, 제2 컨택(260)은 제2 도전 라인(240b) 및 제1 하부 컨택들(250a, 250b)에 예를 들어, 동일한 전원 전압 또는 접지 전압을 제공할 수 있다.
본 실시예에서, 제1 액티브 영역(220a) 상에 배치되는 제1 내지 제3 도전 라인들(240a 내지 240c), 제1 하부 컨택들(250a, 250b) 및 제2 컨택(260)은 도 1에 예시된 집적 회로(100A)와 실질적으로 동일할 수 있다. 따라서, 도 1을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있으며, 이에 따라, 중복된 설명은 생략하기로 한다.
상술한 바와 같이, 본 실시예에 따르면, 제1 액티브 영역(220a) 상에서 제2 도전 라인(240b), 제1 하부 컨택들(250a, 250b), 제2 컨택(260)을 전기적으로 쇼트시켜서 하나의 노드를 형성할 수 있다. 따라서, 도 10에 예시된 레이아웃을 따라 구현된 집적 회로(200)는 제1 액티브 영역(220a)에서 제2 도전 라인(240b)이 스킵되고, 제2 액티브 영역(220b)에서 제2 도전 라인(240b)이 스킵되지 않는 구성을 가질 수 있다. 이로써, 집적 회로(200)는 제1 액티브 영역(220a) 상에는 2개의 트랜지스터들, 예를 들어, 2개의 NMOS 핀 트랜지스터들을 포함할 수 있고, 제2 액티브 영역(220b) 상에는 3개의 트랜지스터들, 예를 들어, 3개의 PMOS 핀 트랜지스터들을 포함할 수 있다.
도 10에서는 제2 컨택(260)이 제1 액티브 영역(220a) 상에 배치되는 실시예에 대해 예시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 제2 컨택(260)은 제1 및 제2 액티브 영역들(220a, 220b) 상에 모두 배치될 수도 있다. 이에 따라, 제1 액티브 영역(220a) 상에 배치되는 트랜지스터들의 개수는 제2 액티브 영역(220b) 상에 배치되는 트랜지스터들의 개수와 같을 수 있다. 또 다른 실시예에서, 제2 컨택(260)은 제2 액티브 영역(220b) 상에만 배치될 수도 있다. 이에 따라, 제1 액티브 영역(220a) 상에 배치되는 트랜지스터들의 개수는 제2 액티브 영역(220b) 상에 배치되는 트랜지스터들의 개수보다 클 수 있다.
도 11은 도 10의 실시예와 실질적으로 등가적인 집적 회로(200')에 대한 레이아웃이다.
도 11을 참조하면, 집적 회로(200')는 제1 및 제3 도전 라인들(240a 내지 240c) 및 제1 컨택들(250a 내지 250d)을 포함할 수 있다. 여기서, 제1 액티브 영역(220a) 상의 제1 하부 컨택들(250a, 250b)은 상부에 배치되는 동일한 금속 라인과 연결될 수 있다. 다른 실시예에서, 집적 회로(200')는 제1 하부 컨택들(250a, 250b) 중 하나만 포함할 수도 있다.
도 10에 예시된 레이아웃에 포함된 제1 하부 컨택들(250a. 250b) 및 제2 컨택(260)은 H 형상의 점퍼를 형성함으로써, 실제 구현된 집적 회로(200)는 도 11에 예시된 레이아웃에 대응하는 집적 회로(200')와 실질적으로 동일할 수 있다. 다시 말해, 도 10에 예시된 레이아웃에 포함된 H 형상의 점퍼로 인하여 제1 액티브 영역(220a) 상의 제2 도전 라인(240b)은 스킵될 수 있다. 이로써, 집적 회로(200)는 제1 액티브 영역(220a) 상에 2개의 NMOS 핀 트랜지스터들을 포함할 수 있고, 제2 액티브 영역(220b) 상에 3개의 PMOS 핀 트랜지스터들을 포함할 수 있다.
도 12는 도 10의 레이아웃을 가지는 반도체 소자의 일 예(200A)를 나타내는 사시도이다. 도 13은 도 12의 XII-XII' 선에 따른 단면도이다.
도 12 및 도 13을 참조하면, 반도체 소자(200A)는 벌크 형(bulk type) 핀 트랜지스터일 수 있다. 반도체 장치(200A)는 기판(210), 제1 절연층(233), 제2 절연층(236), 제1 내지 제3 핀들(230a 내지 230c) 및 제1 도전 라인(이하 '게이트 전극'이라고 지칭함)(240a)을 포함할 수 있다.
기판(210)은 반도체 기판일 수 있는데, 예를 들어, 반도체 기판은 실리콘, 실리콘-온-절연체, 실리콘-온-사파이어, 게르마늄, 실리콘-게르마늄 및 갈륨 비소 중 어느 하나를 포함할 수 있다. 여기서, 기판(210)은 P형 기판일 수 있고, 제1 액티브 영역(220a)으로 이용될 수 있다.
제1 내지 제3 핀들(230a 내지 230c)은 기판(210)과 연결되게 배치될 수 있다. 일 실시예에서, 제1 내지 제3 핀들(230a 내지 230c)은 기판(210)에서 수직 부분으로 돌출된 부분을 n+ 또는 p+로 도핑한 활성 영역일 수 있다.
제1 및 제2 절연층들(233, 236)은 절연 물질을 포함할 수 있는데, 예를 들어, 절연 물질은 산화막, 질화막 또는 산질화막 중 어느 하나를 포함할 수 있다. 제1 절연층(233)은 제1 내지 제3 핀들(230a 내지 230c) 상에 배치될 수 있다. 제1 절연층(233)은 제1 내지 제3 핀들(230a 내지 230c)과 게이트 전극(240a) 사이에 배치됨으로써, 게이트 절연막으로써 이용될 수 있다. 제2 절연층(236)은 제1 내지 제3 핀들(230a 내지 230c) 사이의 스페이스에서 소정 높이를 가지도록 배치될 수 있다. 제2 절연층(236)은 제1 내지 제3 핀들(230a 내지 230c) 사이에 배치됨으로써, 소자 분리막으로써 이용될 수 있다.
게이트 전극(240a)은 제1 및 제2 절연층들(233, 236)의 상부에 배치될 수 있다. 이로써, 게이트 전극(240a)은 제1 내지 제3 핀들(230a 내지 230c), 제1 절연층(233) 및 제2 절연층(236)을 둘러싸는 구조를 가질 수 있다. 다시 말해, 제1 내지 제3 핀들(230a 내지 230c)은 게이트 전극(240a)의 내부에 배치되는 구조를 가질 수 있다. 게이트 전극(240a)은 W, Ta 등과 같은 금속 물질, 이들의 질화물, 이들의 실리사이드, 도핑된 폴리실리콘 등을 포함할 수 있고, 증착 공정을 이용하여 형성될 수 있다.
도 14은 도 10의 레이아웃을 가지는 반도체 소자의 다른 예(200B)를 나타내는 사시도이다. 도 15는 도 14의 XIV-XIV' 선에 따른 단면도이다.
도 14 및 도 15를 참조하면, 반도체 소자(200B)는 SOI 형 핀 트랜지스터일 수 있다. 반도체 소자(200B)는 기판(210'), 제1 절연층(215), 제2 절연층(233'), 제1 내지 제3 핀들(230a' 내지 230c') 및 제1 도전 라인(이하에서는 '게이트 전극'으로 지칭함)(240a')을 포함할 수 있다. 본 실시예에 따른 반도체 소자(200B)는 도 12 및 도 13에 도시된 반도체 소자(200A)의 변형 실시예이므로, 이하에서는, 반도체 소자(200A)와의 차이점을 중심으로 설명하고, 중복된 부분에 대한 설명은 생략하기로 한다.
제1 절연층(215)은 기판(210') 상에 배치될 수 있다. 제2 절연층(233')은 제1 내지 제3 핀들(230a' 내지 230c')과 게이트 전극(240a') 사이에 배치됨으로써, 게이트 절연막으로써 이용될 수 있다. 제1 내지 제3 핀들(230a' 내지 230c')은 반도체 물질, 예를 들어, 실리콘 또는 도핑된 실리콘 일 수 있다.
게이트 전극(240a')은 제2 절연층(233')의 상부에 배치될 수 있다. 이로써, 게이트 전극(240a')은 제1 내지 제3 핀들(230a' 내지 230c') 및 제2 절연층(233')을 둘러싸는 구조를 가질 수 있다. 다시 말해, 제1 및 제2 핀들(230a' 내지 230c')은 게이트 전극(240a')의 내부에 배치되는 구조를 가질 수 있다.
도 16은 도 10의 레이아웃을 가지는 반도체 소자의 일 예(200a)의 XVI-XVI' 선에 따른 단면도이다.
도 16을 참조하면, 반도체 소자(200a)는 제2 핀(230b), 제2 도전 라인(240b), 제1 하부 컨택들(250a, 250b) 및 제2 컨택(260)을 포함할 수 있다. 도시되지는 않았으나, 제2 컨택(260)의 상부에는 예를 들어, 전원 전압 또는 접지 전압을 제공하는 전압 단자 등이 더 배치될 수 있다.
제2 도전 라인(240b)은 제2 핀(230b) 상에 배치될 수 있다. 본 실시예에서, 제2 도전 라인(240b)은 게이트 전극으로 이용될 수 있고, 제2 도전 라인(240b)과 제2 핀(230b) 사이에는 게이트 절연층이 더 배치될 수 있다.
제1 하부 컨택들(250a, 250b)은 제2 핀(230b) 상에 배치될 수 있다. 이로써, 제1 하부 컨택들(250a, 250b)은 제2 핀(230b)에 예를 들어, 전원 전압 또는 접지 전압을 제공할 수 있다. 본 실시예에서, 제1 하부 컨택들(250a, 250b)은 제2 도전 라인(240b)의 양 옆에 각각 배치될 수 있다. 본 실시예에서, 제1 하부 컨택들(250a, 250b)과 제2 도전 라인(240b)의 상부 레벨은 실질적으로 서로 동일할 수 있다.
제2 컨택(260)은 제2 도전 라인(240b) 및 제1 하부 컨택들(250a, 250b) 상에 배치될 수 있고, 제2 도전 라인(240b) 및 제1 하부 컨택들(250a, 250b)과 전기적으로 연결될 수 있다. 이로써, 제2 도전 라인(240b), 제1 하부 컨택들(250a, 250b) 및 제2 컨택(260)은 하나의 노드를 형성할 수 있다.
도 17은 본 개시의 다른 실시예에 따른 집적 회로(300)에 대한 레이아웃이다.
도 17을 참조하면, 집적 회로(300)는 굵은 실선으로 표시된 셀 바운더리에 의해 한정되는 적어도 하나의 셀을 포함할 수 있다. 구체적으로, 도 17은 집적 회로(300)에 포함된 표준 셀의 일 예를 나타낸다. 표준 셀은 제1 및 제2 액티브 영역들(220a, 220b), 복수의 핀들(230), 복수의 도전 라인들(240), 제1 컨택들(250a 내지 250d), 제2 컨택(260), 절단 영역(270) 및 제3 컨택들(280a 내지 280c)을 포함할 수 있다. 본 실시예에 따른 집적 회로(300)는 도 10에 예시된 집적 회로(200)에 대한 변형 실시예로서, 도 10을 참조하여 상술된 설명은 본 실시예에 대해서도 적용될 수 있다. 따라서, 중복된 설명은 생략하기로 한다.
도 10에 예시된 집적 회로(200)에 비해 본 실시예에 따른 집적 회로(300)는 제3 컨택들(280a 내지 280c)을 더 포함할 수 있다. 제3 컨택(280a)은 제1 도전 라인(240a)의 상부에 배치되어, 제1 도전 라인(240a)과 전기적으로 연결될 수 있다. 제3 컨택(280c)은 제3 도전 라인(240c)의 상부에 배치되어, 제3 도전 라인(240c)과 전기적으로 연결될 수 있다.
제3 컨택(280b)은 제2 도전 라인(240b)의 상부에 배치되어, 제2 도전 라인(240b)과 전기적으로 연결될 수 있다. 이때, 제2 도전 라인(240b)의 중간에 절단 영역(270)이 배치되므로, 제3 컨택(280b)은 제2 액티브 영역(220b) 상의 제2 도전 라인(240b)에만 전기적으로 연결되고, 제1 액티브 영역(220b) 상의 제2 도전 라인(240b)에는 전기적으로 연결되지 않는다.
본 실시예에 따르면, 제1 액티브 영역(220a) 상에서 제2 도전 라인(240b), 제1 하부 컨택들(250a, 250b), 제2 컨택(260)을 전기적으로 쇼트시켜서 하나의 노드를 형성할 수 있다. 따라서, 도 17에 예시된 레이아웃을 따라 구현된 집적 회로(300)는 제1 액티브 영역(220a)에서 제2 도전 라인(240b)이 스킵되고, 제2 액티브 영역(220b)에서 제2 도전 라인(240b)이 스킵되지 않는 구성을 가질 수 있다. 이로써, 집적 회로(300)는 제1 액티브 영역(220a) 상에는 2개의 트랜지스터들, 예를 들어, 2개의 NMOS 핀 트랜지스터들을 포함할 수 있고, 제2 액티브 영역(220b) 상에는 3개의 트랜지스터들, 예를 들어, 3개의 PMOS 핀 트랜지스터들을 포함할 수 있다.
도 17에서는 제2 컨택(260)이 제1 액티브 영역(220a) 상에 배치되는 실시예에 대해 예시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 제2 컨택(260)은 제1 및 제2 액티브 영역들(220a, 220b) 상에 모두 배치될 수도 있다. 이에 따라, 제1 액티브 영역(220a) 상에 배치되는 트랜지스터들의 개수는 제2 액티브 영역(220b) 상에 배치되는 트랜지스터들의 개수와 같을 수 있다. 또 다른 실시예에서, 제2 컨택(260)은 제2 액티브 영역(220b) 상에만 배치될 수도 있다. 이에 따라, 제1 액티브 영역(220a) 상에 배치되는 트랜지스터들의 개수는 제2 액티브 영역(220b) 상에 배치되는 트랜지스터들의 개수보다 클 수 있다.
도 18은 도 17의 실시예와 실질적으로 등가적인 집적 회로(300')에 대한 레이아웃이다.
도 18을 참조하면, 집적 회로(300')는 제1 및 제3 도전 라인들(240a 내지 240c), 제1 컨택들(250a 내지 250d) 및 제3 컨택들(380a 내지 380c)을 포함할 수 있다. 여기서, 제1 액티브 영역(220a) 상의 제1 하부 컨택들(250a, 250b)은 상부에 배치되는 동일한 금속 라인과 연결될 수 있다. 다른 실시예에서, 집적 회로(300')는 제1 하부 컨택들(250a, 250b) 중 하나만 포함할 수도 있다.
도 17에 예시된 레이아웃에 포함된 제1 하부 컨택들(250a. 250b) 및 제2 컨택(260)은 H 형상의 점퍼를 형성함으로써, 실제 구현된 집적 회로(300)는 도 18에 예시된 레이아웃에 대응하는 집적 회로(300')와 실질적으로 동일할 수 있다. 다시 말해, 도 17에 예시된 레이아웃에 포함된 H 형상의 점퍼로 인하여 제1 액티브 영역(220a) 상의 제2 도전 라인(240b)은 스킵될 수 있다. 이로써, 집적 회로(200)는 제1 액티브 영역(220a) 상에 2개의 NMOS 핀 트랜지스터들을 포함할 수 있고, 제2 액티브 영역(220b) 상에 3개의 PMOS 핀 트랜지스터들을 포함할 수 있다.
도 19는 도 17의 집적 회로(300)를 나타내는 회로도이다.
도 17 및 도 19를 참조하면, 집적 회로(300)는 제1 내지 제3 PMOS 핀 트랜지스터들(PM1 내지 PM3) 및 제1 및 제2 NMOS 핀 트랜지스터들(NM1, NM2)을 포함할 수 있다. 제1 내지 제3 PMOS 핀 트랜지스터들(PM1 내지 PM3)은 제2 액티브 영역(220b) 상에 형성되고, 제1 및 제2 NMOS 핀 트랜지스터들(NM1, NM2)은 제1 액티브 영역(220a) 상에 형성될 수 있다.
제1 PMOS 핀 트랜지스터(PM1) 및 제1 NMOS 핀 트랜지스터(NM1)의 게이트는 공통으로 노드 A에 연결되고, 노드 A는 제3 컨택(380a)에 대응할 수 있다. 또한, 제2 PMOS 핀 트랜지스터(PM2)의 게이트는 노드 B에 연결되고, 노드 B는 제3 컨택(380b)에 대응할 수 있다. 또한, 제3 PMOS 핀 트랜지스터(PM3) 및 제2 NMOS 핀 트랜지스터(NM2)의 게이트는 공통으로 노드 C에 연결되고, 노드 C는 제3 컨택(380c)에 대응할 수 있다.
구체적으로, 제1 PMOS 핀 트랜지스터(PM1)의 게이트는 제3 컨택(380a)에 연결되고, 제1 PMOS 핀 트랜지스터(PM1)의 드레인은 제1 노드 영역(NA1)에 연결될 수 있고, 제1 노드 영역(NA1)는 제1 좌측 상부 컨택(250c)에 대응될 수 있다. 제2 PMOS 트랜지스터(PM2) 의 게이트는 제3 컨택(380b)에 연결되고, 제2 PMOS 핀 트랜지스터(PM2)의 드레인은 제2 노드 영역(NA2)에 연결될 수 있고, 제2 노드 영역(NA2)는 제1 우측 상부 컨택(250d)에 대응될 수 있다. 제3 PMOS 트랜지스터(PM3)의 게이트는 제3 컨택(380c)에 연결될 수 있다.
제1 NMOS 핀 트랜지스터(NM1)의 게이트는 제3 컨택(380a)에 연결되고, 제2 NMOS 핀 트랜지스터(NM2)의 게이트는 제3 컨택(380c)에 연결될 수 있다. 제1 및 제2 NMOS 핀 트랜지스터들(NM1, NM2)은 제3 노드 영역(NA3)에서 서로 연결될 수 있고, 제3 노드 영역(NA3)은 도 17에서 제1 하부 컨택들(250a, 250b) 및 제2 컨택(260)으로 형성된 점퍼에 대응될 수 있다.
도 20은 도 19의 제3 노드 영역(NA3)를 더욱 상세하게 나타내는 회로도이다.
도 17 및 도 20을 참조하면, 제2 핀(230b)과 제1 하부 좌측 컨택(250a) 사이의 제1 노드(N1), 제2 핀(230b)과 제1 하부 우측 컨택(250b) 사이의 제2 노드(N2) 및 제2 컨택(260)과 제2 도전 라인(240b) 사이의 제3 노드(N3)가 하나로 연결됨으로써, 하나의 노드 영역, 즉 제3 노드 영역(NA3)을 형성할 수 있다.
도 21은 본 개시의 다른 실시예에 따른 집적 회로(400)에 대한 레이아웃이다.
도 21을 참조하면, 집적 회로(400)는 굵은 실선으로 표시된 셀 바운더리에 의해 한정되는 적어도 하나의 셀을 포함할 수 있다. 구체적으로, 도 21은 집적 회로(400)에 포함된 표준 셀의 일 예를 나타낸다. 표준 셀은 제1 내지 제10 핀들(430a 내지 430j), 복수의 게이트 전극들(440b, 440c, 440d), 복수의 더미 게이트 전극들(440a, 440e), 복수의 소스/드레인 컨택들(450a, 450b), 제2 컨택(460), 절단 영역(470), 두 입력 단자들(480), 두 입력 콘택들(485) 및 출력 단자(490)를 포함할 수 있다.
본 실시예에서, 제1, 제5, 제6, 제10 핀들(430a, 430e, 430f, 430j)은 더미 핀이고, 제2 내지 제4, 제7 내지 제9 핀들(430b 내지 430d, 430g 내지 430i)은 활성 핀일 수 있다. 구체적으로, 제2 내지 제4 핀들(430b 내지 430d)은 제1 액티브 영역(420a)에 배치되고, 제7 내지 제9 핀들(430g 내지 430i)은 제2 액티브 영역(420b)에 배치될 수 있다. 제1 핀(430a)은 제1 소자 분리 영역(425a)에 배치되고, 제5 및 제6 핀들(430e, 430f)은 제2 소자 분리 영역(425b)에 배치되며, 제10 핀(430j)은 제3 소자 분리 영역(425c)에 배치될 수 있다.
먼저, 제1 내지 제10 핀들(430a 내지 430j)은 단일 공정을 통해 반도체 기판(미도시) 상에 미리 형성될 수 있다. 이어서, 복수의 게이트 전극들(440b, 440c, 440d) 및 복수의 더미 게이트 전극들(440a, 440e)을 포함하는 게이트 전극들, 그리고 복수의 소스/드레인 컨택들(450a, 450b)이 형성될 수 있다. 이어서, 게이트 전극(440c) 및 소스/드레인 컨택들(450a, 450b)의 상부에 제2 컨택(460)이 형성될 수 있다. 이어서, 두 입력 단자들(480) 및 출력 단자(490)가 형성될 수 있다.
제1 영역(R1)은 도 1에 도시된 레이아웃과 유사하며, 도 1 내지 도 9를 참조하여 상술된 실시예들이 적용될 수 있다. 제2 영역(R2)은 도 10에 도시된 레이아웃과 유사하며, 도 10 내지 도 20을 참조하여 상술된 실시예들이 적용될 수 있다. 본 실시예에서, 제2 내지 제4 핀들(430b 내지 430d)은 NMOS 트랜지스터를 구성하고, 제7 내지 제9 핀들(430g 내지 430i)은 PMOS 트랜지스터를 구성할 수 있다.
도 21에서는 제2 컨택(460)이 제1 액티브 영역(420a) 상에 배치되는 실시예에 대해 예시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 제2 컨택(460)은 제1 및 제2 액티브 영역들(420a, 420b) 상에 모두 배치될 수도 있다. 이에 따라, 제1 액티브 영역(420a) 상에 배치되는 트랜지스터들의 개수는 제2 액티브 영역(420b) 상에 배치되는 트랜지스터들의 개수와 같을 수 있다. 또 다른 실시예에서, 제2 컨택(460)은 제2 액티브 영역(420b) 상에만 배치될 수도 있다. 이에 따라, 제1 액티브 영역(220a) 상에 배치되는 트랜지스터들의 개수는 제2 액티브 영역(220b) 상에 배치되는 트랜지스터들의 개수보다 클 수 있다.
도 22는 도 21의 실시예와 실질적으로 등가적인 집적 회로(400')에 대한 레이아웃이다.
도 22를 참조하면, 집적 회로(400')는 제1 내지 제10 핀들(430a 내지 430j), 복수의 게이트 전극들(440b, 440c, 440d), 복수의 더미 게이트 전극들(440a, 440e), 복수의 소스/드레인 컨택들(450a, 450b), 제2 컨택(460), 두 입력 단자들(480), 두 입력 콘택들(485) 및 출력 단자(490)를 포함할 수 있다. 여기서, 제1 액티브 영역(420a) 상의 소스/드레인 컨택들(450a, 450b)은 상부에 배치되는 동일한 금속 라인과 연결될 수 있다. 다른 실시예에서, 집적 회로(400')는 제1 액티브 영역(420a) 상의 소스/드레인 컨택들(450a, 450b) 중 하나만 포함할 수도 있다.
도 21에 예시된 레이아웃에 포함된 소스/드레인 컨택들(450a. 450b) 및 제2 컨택(460)은 H 형상의 점퍼를 형성함으로써, 실제 구현된 집적 회로(400)는 도 22에 예시된 레이아웃에 대응하는 집적 회로(400')와 실질적으로 동일할 수 있다. 다시 말해, 도 21에 예시된 레이아웃에 포함된 H 형상의 점퍼로 인하여 도 22의 제1 액티브 영역(420a) 상의 게이트 전극(440c)은 스킵될 수 있다. 이로써, 집적 회로(400, 400')는 제1 액티브 영역(420a) 상에 2개의 NMOS 핀 트랜지스터들을 포함할 수 있고, 제2 액티브 영역(420b) 상에 3개의 PMOS 핀 트랜지스터들을 포함할 수 있다.
도 23은 본 개시의 일 실시예에 따른 저장 매체(500)를 나타내는 블록도이다.
도 23을 참조하면, 저장 매체(500)는 컴퓨터로 읽을 수 있는 저장 매체로서, 컴퓨터에 명령어들 및/또는 데이터를 제공하는데 사용되는 동안 컴퓨터에 의해 읽혀질 수 있는 임의의 저장 매체를 포함할 수 있다. 예를 들면, 컴퓨터로 읽을 수 있는 저장 매체(500)는 디스크, 테이프, CD-ROM, DVD-ROM, CD-R, CD-RW, DVD-R, DVD-RW 등과 같은 자기 또는 광학 매체, RAM, ROM, 플래시 메모리 등과 같은 휘발성 또는 비휘발성 메모리, USB 인터페이스를 통해서 엑세스 가능한 비휘발성 메모리, 그리고 MEMS(microelectromechanical systems) 등을 포함할 수 있다. 컴퓨터로 읽을 수 있는 저장 매체는 컴퓨터에 삽입 가능하거나, 컴퓨터 내에 집적되거나, 네트워크 및/또는 무선 링크와 같은 통신 매개체를 통해서 컴퓨터와 결합될 수 있다.
도 23에 도시된 바와 같이, 컴퓨터로 읽을 수 있는 저장 매체(500)는 위치 및 배선 프로그램(510), 라이브러리(520), 분석 프로그램(530), 데이터 구조(540)를 포함할 수 있다. 위치 및 배선 프로그램(510)은 본 발명의 예시적 실시예에 따른 표준 셀 라이브러리를 사용하는 방법 또는 집적 회로를 설계하는 방법을 수행하기 위하여 복수개의 명령어들을 포함할 수 있다. 예를 들면, 컴퓨터로 읽을 수 있는 저장 매체(500)는 선행하는 도면들 중 하나 이상에서 도시된 순서도들의 일부나 전부를 수행하는 임의의 명령들을 포함하는 위치 및 배선 프로그램(510)을 저장할 수 있다. 라이브러리(520)는 집적 회로를 구성하는 단위인 표준 셀에 대한 정보를 포함할 수 있다.
분석 프로그램(530)은 집적 회로를 정의하는 데이터에 기초하여 집적 회로를 분석하는 방법을 수행하는 복수개의 명령들을 포함할 수 있다. 예를 들면, 컴퓨터로 읽을 수 있는 저장 매체(500)는 제1 영역(고저항 영역) 및 제2 영역(저저항 영역)에 각각 배치된 비아들의 저항치들에 기초하여 집적 회로의 타이밍 특성을 분석하는 방법을 수행하는 임의의 명령어들을 포함하는 분석 프로그램(530)을 저장할 수 있다. 데이터 구조(540)는 라이브러리(520)에 포함된 표준 셀 라이브러리를 사용하거나, 라이브러리(520)에 포함된 일반 표준 셀 라이브러리로부터 마커 정보를 추출하거나, 또는 분석 프로그램(530)에 의해서 집적 회로의 타이밍 특성을 분석하는 과정에서 생성된 데이터를 관리하기 위한 저장 공간 등을 포함할 수 있다.
도 24는 본 개시의 일 실시예에 따른 집적 회로를 포함하는 메모리 카드(1000)를 나타내는 블록도이다.
도 24를 참조하면, 메모리 카드(1000)는 제어기(1100)와 메모리(1200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(1100)에서 명령을 내리면, 메모리(1200)는 데이터를 전송할 수 있다.
제어기(1100) 및 메모리(1200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적 회로를 포함할 수 있다. 구체적으로, 제어기(1100) 및 메모리(1200)에 포함된 복수의 반도체 소자들 중 적어도 하나의 반도체 소자에서, 반도체 소자 또는 반도체 소자에 포함된 핀 트랜지스터는 제1 방향(예를 들어, Y 방향)으로 연장되는 적어도 두 개의 제1 컨택들, 제1 방향에 수직인 제2 방향(예를 들어, X 방향)으로 연장되는 제2 컨택 및 제1 방향으로 연장되는 적어도 하나의 도전 라인들을 전기적으로 연결하여 하나의 노드를 형성함으로써, 적어도 하나의 도전 라인이 스킵되는 구조를 가질 수 있다.
메모리 카드(1000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티미디어 카드 (multimedia card: MMC) 등와 같은 다양한 메모리 카드를 구성할 수 있다.
도 25는 본 개시의 일 실시예에 따른 집적 회로를 포함하는 컴퓨팅 시스템(2000)을 나타내는 블록도이다.
도 25를 참조하면, 컴퓨팅 시스템(2000)은 프로세서(2100), 메모리 장치(2200), 스토리지 장치(2300), 파워 서플라이(2400) 및 입출력 장치(2500)를 포함할 수 있다. 한편, 도 25에는 도시되지 않았지만, 컴퓨팅 시스템(2000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
이와 같이, 컴퓨팅 시스템(2000)에 포함된 프로세서(2100), 메모리 장치(2200), 스토리지 장치(2300), 파워 서플라이(2400) 및 입출력 장치(2500)는, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적 회로를 포함할 수 있다. 구체적으로, 프로세서(2100), 메모리 장치(2200), 스토리지 장치(2300), 파워 서플라이(2400) 및 입출력 장치(2500)에 포함된 복수의 반도체 소자들 중 적어도 하나의 반도체 소자에서, 반도체 소자 또는 반도체 소자에 포함된 핀 트랜지스터는 제1 방향(예를 들어, Y 방향)으로 연장되는 적어도 두 개의 제1 컨택들, 제1 방향에 수직인 제2 방향(예를 들어, X 방향)으로 연장되는 제2 컨택 및 제1 방향으로 연장되는 적어도 하나의 도전 라인들을 전기적으로 연결하여 하나의 노드를 형성함으로써, 적어도 하나의 도전 라인이 스킵되는 구조를 가질 수 있다.
프로세서(2100)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(2100)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(2100)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(2600)를 통하여 메모리 장치(2200), 스토리지 장치(2300) 및 입출력 장치(2500)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(2100)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(2200)는 컴퓨팅 시스템(2000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(2200)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 스토리지 장치(2300)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다.
입출력 장치(2500)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(2400)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.
상술한 본 발명의 실시예들에 따른 집적 회로는 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 집적 회로의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10, 20, 30: 보호 소자
100, 100', 100a, 100b, 100c: 반도체 소자

Claims (20)

  1. 적어도 하나의 셀을 포함하는 집적 회로로서, 상기 적어도 하나의 셀은,
    제1 방향으로 연장되고 상기 제1 방향에 수직인 제2 방향을 따라 서로 평행하게 배치되는 복수의 도전 라인들;
    상기 복수의 도전 라인들 중 적어도 하나의 도전 라인의 양 옆에 각각 배치되는 제1 컨택들; 및
    상기 적어도 하나의 도전 라인 및 상기 제1 컨택들의 상부에 배치되고, 상기 적어도 하나의 도전 라인 및 상기 제1 컨택들에 전기적으로 연결되어 하나의 노드를 형성하는 제2 컨택을 포함하는 집적 회로.
  2. 제1항에 있어서,
    상기 제1 컨택들은 상기 제1 방향으로 연장되고, 상기 제2 컨택은 상기 제2 방향으로 연장되는 것을 특징으로 하는 집적 회로.
  3. 제1항에 있어서,
    상기 제2 컨택은 상기 제1 컨택들에 대해 수직인 방향으로 배치되는 것을 특징으로 하는 집적 회로.
  4. 제1항에 있어서,
    상기 적어도 하나의 셀은, 서로 다른 도전형을 갖는 제1 및 제2 액티브 영역들을 더 포함하고,
    상기 제2 콘택은 상기 제1 액티브 영역 및 상기 제2 액티브 영역 중 적어도 하나 상에 배치되는 것을 특징으로 하는 집적 회로.
  5. 제4항에 있어서,
    상기 복수의 도전 라인들은 복수의 게이트 전극들에 각각 대응하고,
    상기 제1 액티브 영역 상에 형성되는 제1 트랜지스터들의 개수는 상기 제2 액티브 영역 상에 형성되는 제2 트랜지스터들의 개수보다 적은 것을 특징으로 하는 집적 회로.
  6. 제4항에 있어서,
    상기 복수의 도전 라인들은 복수의 게이트 전극들에 각각 대응하고,
    상기 제1 액티브 영역 상에 형성되는 제1 트랜지스터들의 개수는 상기 제2 액티브 영역 상에 형성되는 제2 트랜지스터들의 개수보다 크거나 같은 것을 특징으로 하는 집적 회로.
  7. 제4항에 있어서,
    상기 적어도 하나의 셀은, 상기 제1 및 제2 액티브 영역들 상에서 상기 제2 방향으로 연장되고 상기 제1 방향을 따라 서로 평행하게 배치되는 복수의 핀들을 더 포함하는 것을 특징으로 하는 집적 회로.
  8. 제7항에 있어서,
    상기 복수의 도전 라인들은 복수의 게이트 전극들에 각각 대응하고,
    상기 제1 액티브 영역 상에 형성되는 제1 핀 트랜지스터들의 개수는 상기 제2 액티브 영역 상에 형성되는 제2 핀 트랜지스터들의 개수보다 적은 것을 특징으로 하는 집적 회로.
  9. 제7항에 있어서,
    상기 복수의 도전 라인들은 복수의 게이트 전극들에 각각 대응하고,
    상기 제1 액티브 영역 상에 형성되는 제1 핀 트랜지스터들의 개수는 상기 제2 액티브 영역 상에 형성되는 제2 핀 트랜지스터들의 개수보다 크거나 같은 것을 특징으로 하는 집적 회로.
  10. 제4항에 있어서,
    상기 제1 및 제2 액티브 영역들 사이에 배치되어, 상기 제2 액티브 영역 상의 상기 적어도 하나의 도전 라인을 상기 하나의 노드와 절연시키는 절단 영역을 더 포함하는 것을 특징으로 하는 집적 회로.
  11. 제1항에 있어서,
    상기 적어도 하나의 도전 라인은 제1 도전 라인 및 상기 제1 도전 라인의 우측에 배치되는 제2 도전 라인을 포함하고,
    상기 제1 컨택들은,
    상기 제1 도전 라인의 좌측에 배치되는 제1 좌측 컨택; 및
    상기 제2 도전 라인의 우측에 배치되는 제1 우측 컨택을 포함하는 것을 특징으로 하는 집적 회로.
  12. 제11항에 있어서,
    상기 제2 컨택은 상기 제1 좌측 컨택, 상기 제1 우측 컨택, 상기 제1 도전 라인 및 상기 제2 도전 라인의 상부에 배치되고, 상기 제1 좌측 컨택, 상기 제1 우측 컨택, 상기 제1 도전 라인 및 상기 제2 도전 라인들에 전기적으로 연결되는 것을 특징으로 하는 집적 회로.
  13. 제11항에 있어서,
    상기 제1 컨택들은, 상기 제1 도전 라인과 상기 제2 도전 라인의 사이에 배치되는 제1 중앙 컨택을 더 포함하는 것을 특징으로 하는 집적 회로.
  14. 제13항에 있어서,
    상기 제2 컨택은 상기 제1 좌측 컨택, 상기 제1 우측 컨택, 상기 제1 중앙 컨택, 상기 제1 도전 라인 및 상기 제2 도전 라인의 상부에 배치되고, 상기 제1 좌측 컨택, 상기 제1 우측 컨택, 상기 제1 중앙 컨택, 상기 제1 도전 라인 및 상기 제2 도전 라인에 전기적으로 연결되는 것을 특징으로 하는 집적 회로.
  15. 제1항에 있어서,
    상기 복수의 도전 라인들은 서로 인접하게 배치되는 제1 내지 제3 도전 라인들을 포함하고,
    상기 제1 컨택들은 상기 제1 도전 라인과 상기 제2 도전 라인 사이에 배치되는 제1 좌측 컨택, 및 상기 제2 도전 라인과 상기 제3 도전 라인 사이에 배치되는 제1 우측 컨택을 포함하며,
    상기 제2 컨택의 상기 제2 방향에 따른 길이는, 상기 제1 좌측 컨택과 상기 제1 우측 컨택 사이의 거리보다는 크고, 상기 제1 도전 라인과 상기 제3 도전 라인 사이의 거리보다는 작은 것을 특징으로 하는 집적 회로.
  16. 제1항에 있어서,
    상기 제1 컨택들 각각의 상기 제2 방향에 따른 길이는, 상기 복수의 도전 라인들 중 인접한 두 개의 도전 라인들 사이의 스페이스보다 작은 것을 특징으로 하는 집적 회로.
  17. 제1항에 있어서,
    상기 제1 컨택들의 상기 제1 방향에 따른 길이는 서로 동일하고,
    상기 제1 컨택들 및 상기 제2 컨택은 H 형상의 점퍼를 형성하는 것을 특징으로 하는 집적 회로.
  18. 제1항에 있어서,
    상기 제1 컨택들의 상기 제1 방향에 따른 길이는 서로 다르고,
    상기 제1 컨택들 및 상기 제2 컨택은 L 형상의 점퍼를 형성하는 것을 특징으로 하는 집적 회로.
  19. 서로 다른 도전형을 갖는 제1 및 제2 액티브 영역들을 갖는 기판;
    상기 기판의 상부에, 제1 방향으로 연장되고 상기 제1 방향에 수직인 제2 방향을 따라 서로 평행하게 배치되는 복수의 도전 라인들;
    상기 복수의 도전 라인들 중 적어도 하나의 도전 라인의 양 옆에 각각 배치되는 제1 컨택들; 및
    상기 제1 액티브 영역 및 상기 제2 액티브 영역 중 적어도 하나 상에서, 상기 적어도 하나의 도전 라인 및 상기 제1 컨택들의 상부에 배치되고, 상기 적어도 하나의 도전 라인 및 상기 제1 컨택들에 전기적으로 연결되어 하나의 노드를 형성하는 제2 컨택을 포함하는 반도체 소자.
  20. 복수의 표준 셀들에 대한 정보를 포함하고, 컴퓨터로 읽을 수 있는 저장 매체에 저장된 표준 셀 라이브러리로서,
    상기 복수의 표준 셀들 중 적어도 하나는,
    서로 다른 도전형을 갖는 제1 및 제2 액티브 영역들;
    상기 제1 및 제2 액티브 영역들 상에 서로 평행하게 배치되는 복수의 핀들;
    상기 복수의 핀들의 상부에, 제1 방향으로 연장되고 상기 제1 방향에 수직인 제2 방향을 따라 서로 평행하게 배치되는 복수의 도전 라인들;
    상기 복수의 도전 라인들 중 적어도 하나의 도전 라인의 양 옆에 각각 배치되는 제1 컨택들; 및
    상기 제1 액티브 영역 및 상기 제2 액티브 영역 중 적어도 하나 상에서 상기 제1 컨택들 및 상기 적어도 하나의 도전 라인에 전기적으로 연결되어 하나의 노드를 형성하는 제2 컨택을 포함하는 표준 셀 라이브러리.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180015399A (ko) * 2016-08-03 2018-02-13 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20180092253A (ko) * 2017-02-08 2018-08-17 삼성전자주식회사 컨택 점퍼를 포함하는 집적 회로
KR20190058369A (ko) * 2017-11-21 2019-05-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 표준 셀 구조물들을 위한 집적 회로 및 레이아웃 방법
US11626348B2 (en) 2017-02-08 2023-04-11 Samsung Electronics Co., Ltd. Integrated circuit having contact jumper
US11636249B2 (en) 2017-11-21 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and layout method for standard cell structures

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812324B1 (en) * 2017-01-13 2017-11-07 Globalfoundries Inc. Methods to control fin tip placement
CN111916443A (zh) * 2020-08-10 2020-11-10 泉芯集成电路制造(济南)有限公司 一种鳍式场效应晶体管及其版图结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030038336A (ko) * 2001-11-01 2003-05-16 미쓰비시덴키 가부시키가이샤 반도체장치
JP2004200688A (ja) * 2002-12-16 2004-07-15 Hynix Semiconductor Inc Ｍｏｓキャパシターを有するｄｒａｍセル及びその製造方法
JP2008182083A (ja) * 2007-01-25 2008-08-07 Toshiba Corp 半導体記憶装置及びその製造方法
KR20110092194A (ko) * 2010-02-08 2011-08-17 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리 셀 레이아웃

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6662350B2 (en) * 2002-01-28 2003-12-09 International Business Machines Corporation FinFET layout generation
JP4036688B2 (ja) * 2002-06-18 2008-01-23 松下電器産業株式会社 自動配置配線用スタンダードセルライブラリ及び半導体集積装置
US6943405B2 (en) * 2003-07-01 2005-09-13 International Business Machines Corporation Integrated circuit having pairs of parallel complementary FinFETs
KR100702552B1 (ko) * 2003-12-22 2007-04-04 인터내셔널 비지네스 머신즈 코포레이션 이중 게이트 ＦｉｎＦＥＴ 디자인을 위한 자동화 레이어생성 방법 및 장치
JP2007012855A (ja) * 2005-06-30 2007-01-18 Matsushita Electric Ind Co Ltd 半導体集積回路、標準セル、標準セルライブラリ、半導体集積回路の設計方法および半導体集積回路の設計装置
FR2968128B1 (fr) * 2010-11-26 2013-01-04 St Microelectronics Sa Cellule precaracterisee pour circuit intégré
JP2012222151A (ja) * 2011-04-08 2012-11-12 Panasonic Corp 半導体集積回路装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030038336A (ko) * 2001-11-01 2003-05-16 미쓰비시덴키 가부시키가이샤 반도체장치
JP2004200688A (ja) * 2002-12-16 2004-07-15 Hynix Semiconductor Inc Ｍｏｓキャパシターを有するｄｒａｍセル及びその製造方法
JP2008182083A (ja) * 2007-01-25 2008-08-07 Toshiba Corp 半導体記憶装置及びその製造方法
KR20110092194A (ko) * 2010-02-08 2011-08-17 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리 셀 레이아웃

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180015399A (ko) * 2016-08-03 2018-02-13 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20180092253A (ko) * 2017-02-08 2018-08-17 삼성전자주식회사 컨택 점퍼를 포함하는 집적 회로
US11626348B2 (en) 2017-02-08 2023-04-11 Samsung Electronics Co., Ltd. Integrated circuit having contact jumper
US11887914B2 (en) 2017-02-08 2024-01-30 Samsung Electronics Co., Ltd. Integrated circuit having contact jumper
KR20190058369A (ko) * 2017-11-21 2019-05-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 표준 셀 구조물들을 위한 집적 회로 및 레이아웃 방법
US10733352B2 (en) 2017-11-21 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and layout method for standard cell structures
US11170152B2 (en) 2017-11-21 2021-11-09 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and layout method for standard cell structures
US11636249B2 (en) 2017-11-21 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and layout method for standard cell structures

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