KR20180015399A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

반도체 장치 및 이의 제조 방법이 제공된다. 반도체 장치는, 기판, 상기 기판 상에 형성되고, 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되어 형성되는 제1 액티브 핀 내지 제4 액티브 핀, 상기 제2 방향으로 연장되는 제1 게이트 전극으로, 상기 제1 액티브 핀 상에 상기 제1 액티브 핀과 중첩(overlapped) 되도록 형성되고, 상기 제2 내지 제4 액티브 핀과 비중첩(non-overlapped) 되도록 형성되는 제1 게이트 전극, 상기 제2 방향으로 연장되는 제2 게이트 전극으로, 상기 제2 및 제3 액티브 핀 상에, 상기 제2 및 제3 액티브 핀과 중첩되도록 형성되고, 상기 제1 및 제4 액티브 핀과 비중첩되도록 형성되는 제2 게이트 전극, 상기 제2 방향으로 연장되고, 상기 제1 내지 제4 액티브 핀 상에, 상기 제1 및 제2 게이트 전극과 상기 제1 방향으로 이격되고 상기 제1 내지 제4 액티브 핀과 중첩되도록 형성되는 제3 게이트 전극, 상기 제1 게이트 전극 상에 형성되고, 제1 워드 라인과 연결되는 제1 컨택 및 상기 제2 게이트 전극 상에 형성되고, 상기 제1 워드 라인과 다른 제2 워드 라인과 연결되는 제2 컨택을 포함하고, 상기 제3 액티브 핀은, 상기 제1 및 제2 액티브 핀과 상기 제4 액티브 핀 사이에 형성되고, 상기 제1 및 제2 액티브 핀의 상기 제1 방향으로의 길이는, 상기 제3 및 제4 액티브 핀의 상기 제1 방향으로의 길이 보다 길고, 상기 제1 내지 제3 액티브 핀은, 상기 제1 컨택과 상기 제2 컨택 사이에 형성된다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
최근, 반도체 장치는 소형화 되고, 고성능화 되고 있다. 이에 따라, 반도체 장치의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다. 나아가, 빠른 접근 속도 등의 이유로 SRAM의 사용이 증가되고 있다. 한편, 반도체 장치 소형화에 따라, 반도체 공정의 스케일은 점차 감소되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 워드 라인 컨택과 액티브 핀 간의 배치를 통해 반도체 장치의 수율을 향상시킬 수 있는 반도체 장치 및 이의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 금속 배선들의 배치를 통해 반도체 공정의 마진을 확보하고 반도체 장치의 수율을 향상시킬 수 있는 반도체 장치 및 이의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기판, 기판 상에 형성되고, 제1 방향으로 연장되고, 제1 방향과 교차하는 제2 방향으로 서로 이격되어 형성되는 제1 액티브 핀 내지 제4 액티브 핀, 제2 방향으로 연장되는 제1 게이트 전극으로, 제1 액티브 핀 상에 제1 액티브 핀과 중첩(overlapped) 되도록 형성되고, 제2 내지 제4 액티브 핀과 비중첩(non-overlapped) 되도록 형성되는 제1 게이트 전극, 제2 방향으로 연장되는 제2 게이트 전극으로, 제2 및 제3 액티브 핀 상에, 제2 및 제3 액티브 핀과 중첩되도록 형성되고, 제1 및 제4 액티브 핀과 비중첩되도록 형성되는 제2 게이트 전극, 제2 방향으로 연장되고, 제1 내지 제4 액티브 핀 상에, 제1 및 제2 게이트 전극과 제1 방향으로 이격되고 제1 내지 제4 액티브 핀과 중첩되도록 형성되는 제3 게이트 전극, 제1 게이트 전극 상에 형성되고, 제1 워드 라인과 연결되는 제1 컨택 및 제2 게이트 전극 상에 형성되고, 제1 워드 라인과 다른 제2 워드 라인과 연결되는 제2 컨택을 포함하고, 제3 액티브 핀은, 제1 및 제2 액티브 핀과 제4 액티브 핀 사이에 형성되고, 제1 및 제2 액티브 핀의 제1 방향으로의 길이는, 제3 및 제4 액티브 핀의 제1 방향으로의 길이 보다 길고, 제1 내지 제3 액티브 핀은, 제1 컨택과 제2 컨택 사이에 형성된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 워드 라인에 제공되는 제1 워드 라인 신호에 게이팅(gating)되어 제1 비트 라인에 제공되는 제1 비트 라인 신호를 제1 인버터에 제공하고, 제1 방향으로 연장된 제1 액티브 핀 상에 형성된 제1 트랜지스터, 제2 워드 라인에 제공되는 제2 워드 라인 신호에 게이팅되어 제2 비트 라인에 제공되는 제2 비트 라인 신호를 상기 제1 인버터에 제공하고, 상기 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 상기 제1 액티브 핀으로부터 이격된 제2 액티브 핀 상에 형성된 제2 트랜지스터, 상기 제1 액티브 핀의 일 측에 형성되어 상기 제1 워드 라인에 상기 제1 워드 라인 신호를 제공하는 제1 워드 라인 컨택, 상기 제2 액티브 핀의 타 측에 형성되어 상기 제2 워드 라인에 상기 제2 워드 라인 신호를 제공하는 제2 워드 라인 컨택을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기판, 상기 기판 상에 형성되고, 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되어 형성되는 제1 액티브 핀 내지 제4 액티브 핀, 상기 제2 방향으로 연장되는 제1 게이트 전극으로, 상기 제1 액티브 핀 상에 상기 제1 액티브 핀과 중첩(overlapped) 되도록 형성되고, 상기 제2 내지 제4 액티브 핀과 비중첩(non-overlapped) 되도록 형성되는 제1 게이트 전극, 상기 제2 방향으로 연장되는 제2 게이트 전극으로, 상기 제2 및 제3 액티브 핀 상에, 상기 제2 액티브 핀과 중첩되도록 형성되고, 상기 제1 및 제4 액티브 핀과 비중첩되도록 형성되는 제2 게이트 전극, 상기 제1 게이트 전극 상에 형성되고, 제1 워드 라인과 연결되는 제1 컨택 및 상기 제2 게이트 전극 상에 형성되고, 제2 워드 라인과 연결되는 제2 컨택을 포함하고, 상기 제1 내지 제3 액티브 핀은, 상기 제1 컨택과 상기 제2 컨택 사이에 형성될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 개념도이다.
도 2는 도 1의 제1 SRAM 메모리 셀의 레이아웃도이다.
도 3은 도 2의 K 영역의 확대도이다.
도 4는 도 2에서 제1 금속 배선, 제2 금속 배선, 제3 금속 배선, 제4 금속 배선, 제5 금속 배선, 제1 비트 라인, 제2 비트 라인, 제1 워드 라인 및 제2 워드 라인만 도시한 레이아웃도이다.
도 5는 도 2의 J 영역의 확대도이다.
도 6은 도 2의 레이아웃도에서 제1 및 제2 워드 라인을 제외하고 도시한 레이아웃도이다.
도 7은 도 6의 A-A'선을 따라 절단한 단면도이다.
도 8은 도 6의 B-B' 선을 따라 절단한 단면도이다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 10 및 도 11은 도 2 및 도 9의 레이아웃도에 대한 회로도이다.
도 12 내지 도 17은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 18은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 개념도이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 8을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 개념도이다. 도 2는 도 1의 제1 SRAM 메모리 셀의 레이아웃도이다. 도 3은 도 2의 K 영역의 확대도이다. 도 4는 도 2에서 제1 금속 배선(181), 제2 금속 배선(182), 제3 금속 배선(151), 제4 금속 배선(152), 제5 금속 배선(191), 제1 비트 라인(141), 제2 비트 라인(142), 제1 워드 라인(281) 및 제2 워드 라인(282)만 도시한 레이아웃도이다. 도 5는 도 2의 J 영역의 확대도이다. 도 6은 도 2에서 제1 및 제2 워드 라인(281 및 282)을 제외하고 도시한 레이아웃도이다. 도 7은 도 6의 A-A'선을 따라 절단한 단면도이다. 도 8은 도 6의 B-B' 선을 따라 절단한 단면도이다.
도면에서, 명확성을 위해 층간 절연막 등의 도시는 생략하였다. 또한, 이하에서는 각 메모리 셀 어레이 영역(MR)에 SRAM 소자가 배치된 것을 예로 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다. 또한, 이하에서는 각 메모리 셀 어레이 영역(MR)에 8개의 트랜지스터로 구성된 8T SRAM 소자가 배치된 것을 예로 들어 설명할 것이나, 역시 본 발명이 이에 제한되는 것은 아니다.
도 1을 참조하면, 반도체 장치의 메모리 셀 어레이 영역(MR)에는 복수의 SRAM 메모리 셀 영역(SMC1, SMC2, SMC3, SMC4)이 배치될 수 있다. 이러한 복수의 SRAM 메모리 셀 영역(SMC1, SMC2, SMC3, SMC4)은 도시된 것과 같이 격자 형상으로 정렬되어 어레이 형태를 가질 수 있다.
도 2 및 도 3을 참조하면, 본 발명의 몇몇 실시예들에 반도체 장치의 기판(100)은, 제1 영역(region I), 제2 영역(region II) 및 제3 영역(region III)을 포함할 수 있다.
기판(100)의 제1 영역(region I), 제2 영역(region II) 및 제3 영역(region III)은 서로 인접하도록 형성될 수 있다. 제2 영역(region II)은, 예를 들어, 제1 영역(region I)과 제3 영역(reion III) 사이에 배치된 영역일 수 있다. 몇몇 실시예에서, 제1 영역(region I) 및 제3 영역(region III)은 NMOS 영역이고, 제2 영역(region II)은 PMOS 영역일 수 있으나, 이에 제한되는 것은 아니다.
기판(100)의 제1 영역(region I)과 제3 영역(region II)은 동일한 구성요소를 포함할 수 있으나, 배치 방향이 180도 차이날 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 액티브 핀 내지 제4 액티브 핀(111 내지 114)은, 기판(100) 상에 제1 방향(D1)으로 연장되도록 형성될 수 있다. 제1 액티브 핀 내지 제4 액티브 핀(111 내지 114)은 기판(100)의 상면으로부터 돌출되어 있을 수 있다. 제1 액티브 핀 내지 제4 액티브 핀(111 내지 114)은, 제2 방향(D2)으로 서로 이격되도록 형성될 수 있다.
도면에서, 제1 방향(D1)과 제2 방향(D2)이 직각을 이루는 것으로 도시하였으나, 이는 설명의 편의를 위한 것일 뿐, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 방향(D2)은, 제1 방향(D1)과 교차하는 방향일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
제1 방향(D1)은, 제2 방향(D2)과 교차할 수 있다. 예를 들어, 제1 방향(D1)과 제2 방향(D2)은 서로 직각을 이룰 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 방향(D1)과 제2 방향(D2)은, 서로 예각을 이룰 수도 있다.
제3 액티브 핀(113)은, 제1 및 제2 액티브 핀(111, 112)과 제4 액티브 핀(114) 사이에 형성될 수 있다. 제1 및 제2 액티브 핀(111, 112)의 길이와, 제3 및 제4 액티브 핀(113, 114)의 길이는 서로 다를 수 있다. 이에 대한 자세한 사항은 후술한다.
몇몇 실시예에서, 제1 내지 제3 액티브 핀(111 내지 113)은 기판(100)의 제1 영역(region I)에 형성될 수 있다. 제4 액티브 핀(114)은, 기판(100)의 제2 영역(region II)에 형성될 수 있다. 제1 및 제2 액티브 핀(111, 112) 각각은, 예를 들어, 복수개의 액티브 핀을 포함할 수 있다.
제1 액티브 핀 내지 제4 액티브 핀(111 내지 114)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또는, 제1 액티브 핀 내지 제4 액티브 핀(111 내지 114)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 에피층은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 에피층은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티몬(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
필드 절연막은, 기판(100) 상에, 제1 내지 제4 액티브 핀(111 내지 114)의 측벽의 적어도 일부를 감싸도록 형성될 수 있다.
필드 절연막은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
제1 게이트 전극(121)은 제2 방향(D2)으로 연장될 수 있다. 제1 게이트 전극(121)은, 제1 액티브 핀(111) 상에, 제1 액티브 핀(111)과 중첩되도록 형성될 수 있다. 제1 게이트 전극(121)은, 제2 내지 제4 액티브 핀(112 내지 114)과는 비중첩(non-overlapped), 즉, 중첩되지 않도록 형성될 수 있다.
제2 게이트 전극(122)은 제2 방향(D2)으로 연장될 수 있다. 제2 게이트 전극(122)은 제2 액티브 핀(112) 및 제3 액티브 핀(113) 상에, 제2 액티브 핀(112) 및 제3 액티브 핀(113)과 중첩되도록 형성될 수 있다. 제2 게이트 전극(122)은, 제1 및 제4 액티브 핀(111 및 114)과는 비중첩(non-overlapped)되도록 형성될 수 있다.
그러나 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 게이트 전극(122)은, 제2 액티브 핀(112) 상에, 제2 액티브 핀(112)과 중첩되도록 형성될 수 있다. 다시 말해서, 제2 게이트 전극(122)은, 제3 액티브 핀(113)과 비중첩되도록 형성될 수 있음은 물론이다.
제3 게이트 전극(123)은 제2 방향(D2)으로 연장될 수 있다. 제3 게이트 전극(123)은, 제1 내지 제4 액티브 핀(111 내지 114) 상에, 제1 내지 제4 액티브 핀(111 내지 114)과 중첩되도록 형성될 수 있다. 제3 게이트 전극(123)은 제1 및 제2 게이트 전극(121 및 122)과 제1 방향(D1)으로 이격되도록 형성될 수 있다.
제4 게이트 전극(124)은 제2 방향(D2)으로 연장될 수 있다. 제4 게이트 전극(124)은, 제4 액티브 핀(114) 상에, 제4 액티브 핀(114)과 중첩되도록 형성될 수 있다. 그러나 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제4 게이트 전극(124)은, 제4 액티브 핀(114)과 비중첩되도록 형성될 수 있음은 물론이다.
제4 게이트 전극(124)은, 제1 내지 제3 액티브 핀(111 내지 113)과는 비중첩되도록 형성될 수 있다. 제4 게이트 전극(124)은 제1 및 제2 게이트 전극(121 및 122)과 제2 방향(D2)으로 이격되고, 제3 게이트 전극(123)과는 제1 방향(D1)으로 이격되도록 형성될 수 있다.
제1 내지 제4 게이트 전극(121 내지 124)은 도전성 물질을 포함할 수 있다. 제1 내지 제4 게이트 전극(121 내지 124)은 단일층으로 도시하였지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 내지 제4 게이트 전극(121 내지 124)은 일함수 조절을 하는 일함수 도전층과, 일함수 조절을 하는 일함수 도전층에 의해 형성된 공간을 채우는 필링(filling) 도전층을 포함할 수 있다.
제1 내지 제4 게이트 전극(121 내지 124)은 예를 들어, TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W, Al 중 적어도 하나를 포함할 수 있다. 또는, 제1 내지 제4 게이트 전극(121 내지 124)은 각각 금속이 아닌 Si, SiGe 등으로 이루어질 수도 있다. 이러한 제1 내지 제4 게이트 전극(121 내지 124)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
도면에서, 편의성을 위해 게이트 절연막, 스페이서 등의 도시를 생략하였다.
제1 내지 제4 액티브 핀(111 내지 114) 및 제1 내지 제4 게이트 전극(121 내지 124)과, 제1 비트 라인(141), 제2 비트 라인(142), 제1 금속 배선(181), 제2 금속 배선(182), 제3 금속 배선(151), 제4 금속 배선(152), 제5 금속 배선(191), 제1 워드 라인(281) 및 제2 워드 라인(282)은 제3 방향(D3)으로 중첩되는 다른 레이어에 형성될 수 있다.
여기서 제3 방향(D3)은, 제1 방향(D1) 및 제2 방향(D2)과 교차하는 방향일 수 있다. 예를 들어, 제3 방향(D3)은, 기판(100) 상면에 대해 수직인 방향일 수 있다.
예를 들어, 제1 비트 라인(141), 제2 비트 라인(142), 제1 금속 배선(181), 제2 금속 배선(182), 제3 금속 배선(151), 제4 금속 배선(152), 제5 금속 배선(191), 제1 워드 라인(281) 및 제2 워드 라인(282)은, 제1 내지 제4 액티브 핀(111 내지 114) 및 제1 내지 제4 게이트 전극(121 내지 124) 상에 형성될 수 있다.
서로 다른 레이어들은, 후술할 실리사이드, 컨택 및 비아 등을 통해 연결될 수 있다.
도 2 내지 도 4를 참조하면, 제1 내지 제4 실리사이드(161 내지 164)는 기판(100) 상에 제2 방향(D2)으로 연장되도록 형성될 수 있다.
제1 실리사이드(161)는 제1 액티브 핀(111) 상에, 제1 게이트 전극(121)과 비중첩되도록 형성될 수 있다. 제1 액티브 핀(111)이 복수개의 액티브 핀을 포함하는 경우, 복수개의 액티브 핀들은 제1 실리사이드(161)에 의해 서로 연결될 수 있다.
제2 실리사이드(162)는 제2 액티브 핀(112) 상에, 제2 게이트 전극(122)과 비중첩되도록 형성될 수 있다. 제2 액티브 핀(112)이 복수개의 액티브 핀을 포함하는 경우, 복수개의 액티브 핀들은 제2 실리사이드(162)에 의해 서로 연결될 수 있다.
제3 실리사이드(163)는 제1 내지 제3 액티브 핀(111 내지 113) 상에, 제1 내지 제4 게이트 전극(121 내지 124)과 비중첩되도록 형성될 수 있다. 제1 내지 제3 액티브 핀(111 내지 113)은, 제3 실리사이드(163)에 의해 서로 연결될 수 있다.
제4 실리사이드(164)는 제1 내지 제3 액티브 핀(111 내지 113) 상에, 제3 실리사이드(163)와 제1 방향(D1)으로 이격되어 형성될 수 있다. 제4 실리사이드(164)는, 제1 내지 제4 게이트 전극(121 내지 124)과 비중첩되도록 형성될 수 있다.
제1 내지 제4 실리사이드(161 내지 164)는, 제2 방향(D2)으로 연장되도록 형성될 수 있다.
도면에서, 제1 내지 제4 실리사이드(161 내지 164)가 복수개의 액티브 핀(111 내지 114) 각각 또는 그들의 조합을 전기적으로 서로 연결시키는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 복수개의 액티브 핀(111 내지 114) 각각 또는 그들의 조합은, 제1 내지 제4 실리사이드(161 내지 164) 대신 컨택을 통해 전기적으로 서로 연결될 수도 있다. 다시 말해서, 제1 내지 제4 실리사이드(161 내지 164) 중 적어도 어느 하나는, 컨택으로 대체될 수도 있음은 물론이다. 이 경우, 복수개의 액티브 핀(111 내지 114) 각각 또는 그들의 조합은, 컨택을 통해 전기적으로 서로 연결될 수 있다.
제1 컨택(131)은 제1 게이트 전극(121) 상에 형성될 수 있다. 제2 컨택(132)은 제2 게이트 전극(122) 상에 형성될 수 있다.
제1 컨택(131)은 제1 액티브 핀(111)의 일 측에 형성될 수 있다. 제2 컨택(132)은 제2 액티브 핀(112)의 타 측에 형성될 수 있다.
제1 컨택(131)과 제2 컨택(132)은, 제2 방향(D2)으로 서로 이격될 수 있다. 도면에서 제1 컨택(131)은 제1 액티브 핀(111)과 비중첩되도록 형성되고, 제2 컨택(132)은 제2 및 제3 액티브 핀(112 및 113)과 비중첩되도록 형성되는 것으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 공정에 따라 제1 컨택(131) 및 제2 컨택(132)은, 액티브 핀의 적어도 일부와 제3 방향(D3)으로 중첩되도록 형성될 수 있다.
제1 컨택(131)은 후술할 제1 워드 라인(281)에 제1 워드 라인 신호를 제공할 수 있다. 제2 컨택(132)은 후술할 제2 워드 라인(282)에 제2 워드 라인 신호를 제공할 수 있다.
몇몇 실시예에서, 제1 컨택(131) 및 제2 컨택(132)은, 제1 방향(D1)으로 연장되는 직사각형 형상을 가질 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니고, 예를 들어, 제1 컨택(131) 및 제2 컨택(132)은 공정에 따라 다양한 형상을 가질 수 있다.
몇몇 실시예에서, 제1 내지 제3 액티브 핀(111 내지 113)은, 제1 컨택(131)과 제2 컨택(132) 사이에 형성될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 제1 내지 제3 액티브 핀(111 내지 113)을 제1 컨택(131)과 제2 컨택(132) 사이에 형성시킴으로써, 후술할 워드 라인 컨택(예를 들어, 제1 컨택(131))과 노드 컨택(135, 163)들 간의 스페이스 마진(space margine)을 확보할 수 있다.
나아가, 스페이스 마진을 확보함으로써, 반도체 장치의 수율을 향상시킬 수 있다.
제3 컨택(133)은 제1 액티브 핀(111) 상에 형성될 수 있다. 제1 실리사이드(161)는, 제3 컨택(133)과 제1 액티브 핀(111) 사이에 형성될 수 있다. 제3 컨택(133)은, 후술할 제1 비트 라인(141)과 제1 액티브 핀(111)을 전기적으로 연결하는 역할을 할 수 있다.
제4 컨택(134)은 제2 액티브 핀(112) 상에 형성될 수 있다. 제2 실리사이드(162)는, 제4 컨택(134)과 제2 액티브 핀(112) 사이에 형성될 수 있다. 제4 컨택(134)은, 후술할 제2 비트 라인(142)과 제2 액티브 핀(112)을 전기적으로 연결하는 역할을 할 수 있다.
제5 컨택(135)은 제3 실리사이드(163) 상에 형성될 수 있다. 제6 컨택(136)은 제4 액티브 핀(114) 상에 형성될 수 있다. 제4 액티브 핀(114)과 제6 컨택(136) 사이에는, 예를 들어, 실리사이드가 형성되어 있을 수 있다.
몇몇 실시예에서, 제5 컨택(135)과 제6 컨택(136)은 제5 금속 배선(191)으로 연결될 수 있다. 이에 대한 자세한 사항은 후술한다.
제7 컨택(137)은 제4 실리사이드(164) 상에 형성될 수 있다. 제8 컨택(138)은 제4 액티브 핀(114) 상에 형성될 수 있다. 제4 액티브 핀(114)과 제8 컨택(138) 사이에는, 실리사이드가 형성되어 있을 수 있다. 제7 컨택(137)은 후술할 제3 금속 배선(151)과 제1 풀 다운 트랜지스터(도 9의 PD1)의 타 측(예를 들어, 소오스)을 전기적으로 연결하는 역할을 할 수 있다.
도면에서, 제3 내지 제8 컨택(133 내지 138)이 직사각형 혹은 정사각형의 형상인 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제3 내지 제8 컨택(133 내지 138)은 공정에 따라 다양한 형상을 가질 수 있음은 물론이다.
제1 금속 배선(181)은, 제1 비아(171)를 통해 제1 컨택(131)과 연결될 수 있다. 즉, 제1 금속 배선(181)은 제1 게이트 전극(121)과 제1 컨택(131) 및 제1 비아(171)를 통해 연결될 수 있다. 제1 금속 배선(181)은 제1 컨택(131) 상에 형성될 수 있다. 제1 금속 배선(181)은, 후술할 제1 워드 라인(281)과 전기적으로 연결되어, 제1 컨택(131)에 제1 워드 라인 신호를 제공하는 역할을 할 수 있다.
제2 금속 배선(182)은, 제2 비아(172)를 통해 제2 컨택(132)과 연결될 수 있다. 즉, 제2 금속 배선(182)은, 제2 컨택(132) 상에 형성될 수 있다. 제2 금속 배선(182)은, 후술할 제2 워드 라인(282)과 전기적으로 연결되어, 제2 컨택(132)에 제2 워드 라인 신호를 제공하는 역할을 할 수 있다.
제1 비트 라인(141)은, 제3 비아(173)를 통해 제3 컨택(133)과 연결될 수 있다. 즉, 제1 비트 라인(141)은 제1 실리사이드(161), 제3 컨택(133) 및 제3 비아(173)를 통해 제1 액티브 핀(111)과 연결될 수 있다. 제1 비트 라인(141)은 제3 컨택(133) 상에 형성될 수 있다.
제2 비트 라인(142)은 제4 비아(174)를 통해 제4 컨택(134)과 연결될 수 있다. 즉, 제2 비트 라인(142)은 제2 실리사이드(162), 제4 컨택(134) 및 제4 비아(174)를 통해 제2 액티브 핀(112)과 연결될 수 있다. 제2 비트 라인(142)은 제4 컨택(134) 상에 형성될 수 있다. 제1 비트 라인(141)과 제2 비트 라인(142)은, 서로 다른 신호를 전달하는 서로 다른 경로일 수 있다.
제3 금속 배선(151)은 제7 비아(177)를 통해 제7 컨택(137)과 연결될 수 있다. 즉, 제3 금속 배선(151)은 제7 비아(177) 및 제7 컨택(137)을 통해 제4 실리사이드(164)와 연결될 수 있다. 제3 금속 배선(151)은 제7 컨택(137) 상에 형성될 수 있다. 제3 금속 배선(151)은, 예를 들어, 접지 전압과 연결될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제3 금속 배선(151)은, 제1 비트 라인(141)과 제2 비트 라인(142) 사이에 제1 방향(D1)으로 연장되도록 형성될 수 있다. 제1 및 제2 비트 라인(141 및 142)과 제3 금속 배선(151)은, 예를 들어, 제1 컨택(131) 및 제2 컨택(132) 사이에 형성될 수 있다. 몇몇 실시예에서, 제1 비트 라인(141)과 제3 금속 배선(151) 사이 및 제3 금속 배선(151)과 제2 비트 라인(142) 사이에 다른 구성 요소가 배치되지 않을 수 있다.
본 발명의 기술적 사상에 따른 반도체 장치는, 제1 비트 라인(141), 제2 비트 라인(142) 및 제3 금속 배선(151)을, 제1 컨택(131)과 제2 컨택(132) 사이에 형성시킴으로써, 비트 라인들 사이의 환경 차이를 감소시킬 수 있다. 환경 차이의 감소는, 리드 전류 불일치를 최소화시켜, 설계 마진을 확보하고 수율을 향상시킬 수 있다.
제4 금속 배선(152)은 제8 비아(178)를 통해, 제8 컨택(138)과 연결될 수 있다. 즉, 제4 금속 배선(152)은 제4 액티브 핀(114)과 연결될 수 있다. 제4 금속 배선(152)은 제8 컨택(178) 상에 형성될 수 있다. 제4 금속 배선(152)은, 예를 들어, 기준 전압(혹은 전원 전압)과 연결될 수 있다. 다시 말해서, 제4 액티브 핀(114)은 예를 들어, 기준 전압과 연결될 수 있다.
제5 금속 배선(191)은 제5 컨택(135)과 제6 컨택(136)을 연결할 수 있다. 예를 들어, 제5 금속 배선(191)은, 기판(100)의 제1 영역(region I)과 제2 영역(region II)에 걸쳐, 제5 컨택(135) 및 제6 컨택(136)을 서로 연결시킬 수 있다. 제5 금속 배선(191)은, 제5 컨택(135) 및 제6 컨택(136) 상에 형성될 수 있다.
도 5를 추가로 참조하면, 제5 금속 배선(191)은, 제5 컨택(135)과 중첩되는 부분(301)을 포함하는 제1 부분(191-1), 제6 컨택(136)과 중첩되는 부분(302)을 포함하는 제2 부분(191-2) 및 제3 부분(191-3)을 포함할 수 있다. 제5 금속 배선(191)의 제3 부분(191-3)은, 제1 부분(191-1)의 말단(191-1e) 및 제2 부분(191-2)의 말단(191-2e)과 접할 수 있다.
여기서 "접한다"는 것은, 제5 금속 배선(191)의 제1 부분(191-1)의 말단(191-1e)과 제3 부분(191-3)이 접하는 부분 사이 및 제2 부분(191-2)의 말단(191-2e)과 제3 부분(191-3)이 접하는 부분에 다른 소자가 개재되지 않음을 의미할 수 있다.
제1 부분(191-1) 및 제2 부분(191-2)은 제1 방향(D1)으로 연장될 수 있다. 제3 부분(191-3)은 제1 부분의 말단(191-1e) 및 제2 부분의 말단(191-2e)과 접하면서 제2 방향(D2)으로 연장될 수 있다.
도면에서 제5 금속 배선(191)의 형상이 디귿자 모양을 갖는 것으로 도시하였으나, 이는 설명의 편의를 위한 것일 뿐, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제5 금속 배선(191)은, 제5 컨택(135) 및 제6 컨택(136)을 연결시킬 수 있다면, 공정에 따라 다양한 형상을 가질 수 있다.
다시 도 2 내지 도 4를 참조하면, 제1 워드 라인(281)은 제1 워드라인 비아(271)를 통해 제1 금속 배선(181)과 전기적으로 연결될 수 있다. 다시 말해서, 제1 컨택(131)은 제1 워드 라인(281)과 전기적으로 연결될 수 있다. 제1 워드 라인(281)은, 제1 금속 배선(181) 상에 형성될 수 있다.
제2 워드 라인(282)은 제2 워드라인 비아(272)를 통해 제2 금속 배선(182)과 전기적으로 연결될 수 있다. 다시 말해서, 제2 컨택(132)은 제2 워드 라인(282)과 전기적으로 연결될 수 있다. 제2 워드 라인(282)은, 제2 금속 배선(182) 상에 형성될 수 있다.
제1 워드 라인(281)과 제2 워드 라인(282)은, 각각 제2 방향(D2)으로 연장될 수 있다. 또한, 제1 워드 라인(281)과 제2 워드 라인(282)은 제1 방향(D1)으로 서로 이격될 수 있다. 제1 워드 라인(281)과 제2 워드 라인(282)은 서로 다른 워드 라인 신호를 전달하는 서로 다른 경로일 수 있다.
이하에서 도 6 내지 도 8을 참조하여 각 구성요소들의 상하관계 및 연결관계에 대해, 일정 영역의 단면도를 예로 들어 보다 자세히 설명한다. 도면에서, 필드 절연막, 각 레이어의 절연층의 도시는, 편의를 위해 생략하였다.
먼저 도 6 및 도 7을 참조하면, 제1 액티브 핀(111)은, 제1 액티브 핀(111) 상에 형성되는 제1 실리사이드(161), 제3 컨택(133) 및 제3 비아(173)를 통해 제1 비트 라인(141)과 전기적으로 연결될 수 있다.
제1 실리사이드(161)는, 제1 액티브 핀(111) 상에 형성되는 반도체 패턴(301)과 연결될 수 있다. 앞서 설명한 바와 같이, 몇몇 실시예에서, 제1 실리사이드(161)는, 반도체 패턴(301) 및 제3 컨택(133)과 접하는 컨택으로 대체될 수도 있다.
형성되는 트랜지스터가 PMOS 트랜지스터인 경우, 반도체 패턴(301)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 반도체 패턴(301)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
형성되는 트랜지스터가 NMOS 트랜지스터인 경우, 반도체 패턴(301)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 반도체 패턴(301)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
필요에 따라, 반도체 패턴(301)을 형성 하기 위한 에피 공정 시, 반도체 패턴(301) 내에 불순물을 인시츄 도핑할 수도 있다.
반도체 패턴(301)은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도면에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였으나, 본 발명이 이에 제한되는 것은 아니다.
제1 실리사이드(161) 상에는, 제3 컨택(133)이 형성될 수 있다. 제3 컨택 상에는, 제1 비트 라인(141)이 형성될 수 있다. 제3 비아(173)는 제3 컨택(133)과 제1 비트 라인(141)을 연결하기 위해, 제3 컨택(133) 상에 형성될 수 있다. 즉, 제3 비아(173)는 제3 컨택(133)과 제1 비트 라인(141) 사이에 형성될 수 있다.
제1 실리사이드(161), 제3 컨택(133), 제3 비아(173) 및 제1 비트 라인(141)은, 제3 방향(D3)으로 중첩될 수 있다.
도면에서, 제3 컨택(133)의 측벽은 기판(100)에 대해 임의의 기울기를 갖고, 제3 비아(173)의 측벽은 기판(100)에 대해 수직인 기울기를 갖는 것으로 도시하였으나, 이에 제한되는 것은 아니다. 제3 컨택(133)의 측벽 및 제3 비아(173)의 측벽은, 공정에 따라 다양한 기울기를 가질 수 있다.
도 6 및 도 8을 참조하면, 제1 컨택(131)은 제1 게이트 전극(121) 상에 형성될 수 있다. 제1 금속 배선(181)은 제1 컨택(131) 상에 형성될 수 있다. 제1 컨택(131)과 제1 금속 배선(181)은, 제1 비아(171)를 통해 연결될 수 있다. 다시 말해서, 제1 금속 배선(181)과 제1 게이트 전극(121)은, 제1 비아(171)를 통해 전기적으로 연결될 수 있다.
제1 비트 라인(141), 제3 금속 배선(151) 및 제2 비트 라인(142)이 형성되는 위치는, 기판(100) 상면을 기준으로, 제1 및 제2 게이트 전극(121 및 122)이 형성되는 위치 보다 높을 수 있다.
제2 컨택(132)은 제2 게이트 전극(122) 상에 형성될 수 있다. 제2 금속 배선(182)은 제2 컨택(132) 상에 형성될 수 있다. 제2 컨택(132)과 제2 금속 배선(182)은, 제2 비아(172)를 통해 연결될 수 있다. 다시 말해서, 제2 금속 배선(182)과 제2 게이트 전극(122)은, 제2 비아(172)를 통해 전기적으로 연결될 수 있다.
도면에서, 제1 게이트 전극(121)과 제2 게이트 전극(122) 사이, 제1 컨택(131)과 제2 컨택(132) 사이에는 층간 절연막이 형성될 수 있다. 또한, 제1 금속 배선(181), 제1 비트 라인(141), 제3 금속 배선(151), 제2 비트 라인(142) 및 제2 금속 배선(182)들 사이의 공간에도 층간 절연막이 형성될 수 있다. 나아가, 제1 및 제2 컨택(131 및 132)이 형성되는 레이어와 제1 금속 배선(181) 등이 형성되는 레이어 사이에도, 층간 절연막이 형성될 수 있다.
층간 절연막은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합으로 이뤄질 수 있으나, 이에 제한되는 것은 아니다.
이하에서 도 2, 도 9 내지 도 11을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 명확성을 위해, 앞서 설명한 것과 중복되는 사항은 생략한다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 10 및 도 11은 도 2 및 도 9의 레이아웃도에 대한 회로도이다. 도 9에서는 명확성을 위해 도 10 및 도 11의 워드 라인(WLa, WLb) 및 비트 라인(BLTa, BLCa, BLTb, BLCb)을 생략하였다.
도 2, 도 9 내지 도 11을 참조하면, 제1 트랜지스터(411)는 제1 게이트 전극(121)과 제1 액티브 핀(111)이 교차하는 영역에 형성될 수 있다. 즉, 제1 트랜지스터(411)는 제1 액티브 핀(111) 상에 형성될 수 있다.
제1 트랜지스터(411)는, 제1 워드 라인(WLa)에 제공되는 제1 워드 라인 신호에 게이팅(gating) 될 수 있다. 회로도 상의 제1 워드 라인(WLa)은, 도 2의 레이아웃도의 제1 워드 라인(281)일 수 있다. 제1 트랜지스터(411)는, 제1 비트 라인(BLTa)에 제공되는 제1 비트 라인 신호를 제1 인버터(401)에 제공할 수 있다. 회로도 상의 제1 비트 라인(BLTa)은 도 2의 레이아웃도의 제1 비트 라인(141)일 수 있다.
제2 트랜지스터(412)는 제2 게이트 전극(122)과 제2 액티브 핀(112)이 교차하는 영역에 형성될 수 있다. 즉, 제2 트랜지스터(412)는 제2 액티브 핀(112) 상에 형성될 수 있다.
제2 트랜지스터(412)는, 제2 워드 라인(WLb)에 제공되는 제2 워드 라인 신호에 게이팅(gating) 될 수 있다. 회로도 상의 제2 워드 라인(WLb)은, 도 2의 레이아웃도의 제2 워드 라인(282)일 수 있다. 제2 트랜지스터(412)는, 제2 비트 라인(BLTb)에 제공되는 제2 비트 라인 신호를 제1 인버터(401)에 제공할 수 있다. 회로도 상의 제2 비트 라인(BLTb)은 도 2의 레이아웃도의 제2 비트 라인(142)일 수 있다.
제1 워드 라인 신호와 제2 워드 라인 신호는 상보 신호를 포함할 수 있다.
제1 트랜지스터(411)의 일 측은, 제3 컨택(133)을 통해 제1 비트 라인(BLTa, 141)과 연결될 수 있다. 제1 트랜지스터(411)의 타 측은 제1 노드(node 1)와 연결될 수 있다. 제1 트랜지스터(411)의 게이트는, 제1 컨택(131)을 통해 제1 워드 라인(WLa, 281)과 연결될 수 있다.
제2 트랜지스터(412)의 일 측은, 제4 컨택(134)을 통해 제2 비트 라인(BLTb, 142)과 연결될 수 있다. 제2 트랜지스터(412)의 타 측은 제1 노드(node 1)와 연결될 수 있다. 제2 트랜지스터(412)의 게이트는, 제2 컨택(132)을 통해 제2 워드 라인(WLb, 282)과 연결될 수 있다.
다시 말해서, 제1 트랜지스터(411)의 타 측과 제2 트랜지스터(412)의 타 측은, 제3 실리사이드(163)를 통해 서로 연결될 수 있다. 여기서 트랜지스터의 일 측은 드레인일 수 있고, 타 측은 트랜지스터의 소오스일 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 트랜지스터(411)와 제2 트랜지스터(412)는 패스 게이트 역할을 할 수 있다.
제3 트랜지스터(413)의 일 측은 제3 비트 라인(BLCa)과 연결되고, 타 측은 제2 노드(node 2)와 연결될 수 있다. 제3 트랜지스터(413)는, 제1 워드 라인(WLa, 281)에 제공되는 제1 워드 라인 신호에 의해 게이팅될 수 있다. 제3 트랜지스터(413)는 제3 비트 라인(BLCa)에 제공되는 제3 비트 라인 신호를 제2 인버터(402)에 제공할 수 있다.
제4 트랜지스터(414)의 일 측은 제4 비트 라인(BLCb)과 연결되고, 타 측은 제2 노드(node 2)와 연결될 수 있다. 제4 트랜지스터(414)는, 제2 워드 라인(WLb, 282)에 제공되는 제2 워드 라인 신호에 의해 게이팅될 수 있다. 제4 트랜지스터(414)는 제4 비트 라인(BLCb)에 제공되는 제4 비트 라인 신호를 제2 인버터(402)에 제공할 수 있다.
제1 비트 라인 신호와 제3 비트 라인 신호는 상보 신호를 포함할 수 있고, 제2 비트 라인 신호와 제4 비트 라인 신호도 상보 신호를 포함할 수 있다. 또한, 제1 비트 라인 신호와 제2 비트 라인 신호는 상보 신호를 포함할 수 있다.
제1 인버터(401)와 제2 인버터(402)는 직렬 접속될 수 있다. 제1 인버터(401)와 제2 인버터(402)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(401)의 입력 노드가 제2 인버터(402)의 출력 노드와 연결되고, 제2 인버터(402)의 입력 노드는 제1 인버터(401)의 출력 노드와 연결될 수 있다.
다시 말해서, 제1 인버터(401)의 입력과 제2 인버터(402)의 출력은 제1 노드(node 1)와 연결되어 있고, 제1 인버터(401)의 출력과 제2 인버터(402)의 입력은 제2 노드(node 2)와 연결되어 있을 수 있다. 제1 인버터(401)와 제2 인버터(402)는 하나의 SRAM 셀을 구성할 수 있다.
제1 인버터(401)는 직렬로 연결된 제1 풀 업 트랜지스터(PU1)와 제1 풀 다운 트랜지스터(PD1)를 포함할 수 있다. 제2 인버터(402)는 직렬로 연결된 제2 풀 업 트랜지스터(PU2)와 제2 풀 다운 트랜지스터(PD2)를 포함할 수 있다.
제1 풀 업 트랜지스터(PU1)와 제2 풀 업 트랜지스터(PU2)는 PFET 트랜지스터이고, 제1 풀 다운 트랜지스터(PD1)와 제2 풀 다운 트랜지스터(PD2)는 NFET 트랜지스터일 수 있다.
제1 풀 업 트랜지스터(PU1)의 일 측은 제4 금속 배선(152)과 연결될 수 있다. 예를 들어, 제1 풀 업 트랜지스터(PU1)의 일 측은, 기준 전압과 연결될 수 있다. 제1 풀 업 트랜지스터(PU1)의 타 측은, 제5 금속 배선(191)을 통해 제1 풀 다운 트랜지스터(PD1)의 일 측과 연결될 수 있다. 제1 풀 다운 트랜지스터(PD1)의 타 측은 제3 금속 배선(151)과 연결될 수 있다. 예를 들어, 제1 풀 다운 트랜지스터(PD1)의 타 측은 접지 전압과 연결될 수 있다.
또한, 제1 풀 업 트랜지스터(PU1)의 타 측 및 제1 풀 다운 트랜지스터(PD1)의 일 측은, 제3 실리사이드(163)에 의해, 제1 트랜지스터(411)의 타 측 및 제2 트랜지스터(412)의 타 측과 연결될 수 있다.
제1 풀 업 트랜지스터(PU1)의 게이트와 제1 풀 다운 트랜지스터(PD1)의 게이트는, 제3 게이트 전극(123)에 의해 서로 연결되는 것으로 회로도 상에 나타날 수 있다.
이와 같은 회로 구성에 의해, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서는, 두 개의 포트(예를 들어, 더블 포트)를 통해 SRAM 소자에 저장된 데이터에 접근이 가능하다. 먼저, 제1 워드 라인(WLa), 제1 비트 라인(BLTa) 및 제3 비트 라인(BLCa)을 선택함으로써 제1 인버터(401) 및 제2 인버터(402)로 구성된 래치회로에 대헤 데이터를 라이트하거나, 래치회로에 저장된 데이터를 리드하는 것이 가능하다. 즉, 이 경로가 첫 번째 포트로 이용될 수 있다. 그리고, 제2 워드 라인(WLb), 제2 비트 라인(BLTb) 및 제4 비트 라인(BLCb)을 선택함으로써 역시 제1 인버터(401) 및 제2 인버터(402)로 구성된 래치회로에 저장된 데이터를 리드하는 것이 가능하다. 즉, 이 경로가 두 번째 포트로 이용될 수 있다.
이러한 SRAM 소자에서는 두 번째 포트에 기초하여 데이터를 읽는 동작이 첫 번째 포트의 동작과는 독립적으로 수행될 수 있기 때문에, 래치회로에 저장된 데이터에는 아무런 영향을 끼치지 않게 된다. 다시 말해, 래치회로에 저장된 데이터를 리드하는 동작과 래치회로에 데이터를 라이트하는 동작이 독립적으로 수행될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치는, 제1 컨택(131)과 제2 컨택(132) 사이에 제1 내지 제3 액티브 핀(111 내지 113)을 배치시키고, 제5 컨택(135)과 제6 컨택(136)을 제5 금속 배선(191)으로 연결시킴으로써, 리드 전류의 편차를 현저히 감소시킬 수 있다.
구체적으로, 리드 동작 시 제1 영역(region I)에서, 제1 트랜지스터(411), 제3 트랜지스터(413) 및 제1 풀 다운 트랜지스터(PD1)가 하이(high) 상태일 경우, 리드 전류가 리드 전류 패스(CP)의 경로로 흘러 제3 금속 배선(151)으로 흘러나가게 된다. 리드 전류 패스(CP)는, 제1 비트 라인(141)에서 제1 트랜지스터(411), 제3 실리사이드(163), 제1 풀 다운 트랜지스터(PD1)를 거쳐 제3 금속 배선(151)으로 전류가 흘러나가는 경로를 가질 수 있다.
또한, 제3 영역(region III)에서도, 리드 동작 시 제1 트랜지스터(411), 제3 트랜지스터(413) 및 제2 풀 다운 트랜지스터(PD2)가 하이(high) 상태일 경우, 리드 전류가 제3 비트 라인(BLCa)에서 제3 트랜지스터(413) 및 제2 풀 다운 트랜지스터(PD2)를 거쳐 Vss로 흘러나가게 된다.
즉, 리드 동작 시, 본 발명의 몇몇 실시예들에 따른 반도체 장치에는 리드 전류가 저항이 높은 게이트 전극으로 흐르지 않을 수 있다. 나아가, 같은 워드 라인에 묶인 트랜지스터(예를 들어, WLa에 묶인 제1 트랜지스터(411)와 제3 트랜지스터(413))의 리드 전류가 모두 게이트 전극을 거치지 않아, 전류의 편차가 현저히 감소될 수 있다.
이하에서 도 2, 도 12 내지 도 17을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다. 명확성을 위해, 앞서 설명한 것과 중복되는 사항은 생략한다.
도 12 내지 도 17은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 12를 참조하면, 기판(100) 상에 제1 액티브 핀(111), 제2 액티브 핀(112), 제3' 액티브 핀(113') 및 제4' 액티브 핀(114')이 서로 이격되어 형성될 수 있다.
제1 액티브 핀(111), 제2 액티브 핀(112), 제3' 액티브 핀(113') 및 제4' 액티브 핀(114')은, 베이스 기판 상에 형성된 에피층을 이용하여 형성될 수 있다. 이 때, 에피층은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또는, 에피층은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 에피층은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 에피층은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티몬(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
도 13을 참조하면, 기판(100) 상에 개구부(401)를 포함하는 마스크 패턴(400)이 형성될 수 있다. 마스크 패턴(400)은 제1 액티브 핀(111) 및 제2 액티브 핀(112)을 완전히 덮도록 형성될 수 있다. 반면, 마스크 패턴(400)의 개구부(401)로 인해, 제3' 액티브 핀(113')의 일부 및 제4' 액티브 핀(114')의 일부가 노출될 수 있다. 마스크 패턴(400)은, 필요에 따라서, 개구부를 더 포함할 수 있다.
도 14를 참조하면, 마스크 패턴(400)의 개구부(401)에 의해 노출된 제3' 액티브 핀(113') 및 제4' 액티브 핀(114') 부분이 식각되어, 제3 액티브 핀(113) 및 제4 액티브 핀(114)이 각각 형성될 수 있다.
제1 액티브 핀(111)의 길이(L1) 및 제2 액티브 핀(112)의 길이(L2)는, 제3 액티브 핀(113)의 길이(L3) 및 제4 액티브 핀(114)의 길이(L4)와 다를 수 있다. 예를 들어, 제1 액티브 핀(111)의 길이(L1) 및 제2 액티브 핀(112)의 길이(L2)는, 제3 액티브 핀(113)의 길이(L3) 및 제4 액티브 핀(114)의 길이(L4) 보다 길 수 있다.
몇몇 실시예에서, 제3 액티브 핀(113)과 제4 액티브 핀(114)은, 마스크 패턴(400)의 동일한 개구부(401)에 의해 식각되기 때문에, 제3 액티브 핀(113)의 길이(L3)는, 예를 들어, 제4 액티브 핀(114)의 길이(L4)와 같을 수 있다. 여기서, 액티브 핀의 길이는, 액티브 핀이 연장되는 방향으로의 길이일 수 있다.
제3 및 제4 액티브 핀(113 및 114) 형성 후, 마스크 패턴(400)은 제거될 수 있다.
도 15를 참조하면, 제1 내지 제4 게이트 전극(121 내지 124)이 형성될 수 있다. 제1 내지 제4 게이트 전극(121 내지 124)은, 게이트 퍼스트(gate first) 또는 게이트 라스트(gate last) 공정에 의해 형성될 수 있다. 도면에서, 게이트 스페이서, 게이트 절연막의 도시는 편의 및 명확성을 위해 생략하였다.
도 16을 참조하면, 제1 내지 제4 액티브 핀(111 내지 114) 각각의 소오스/드레인 영역을 연결시킬 수 있는 제1 내지 제4 실리사이드(161 내지 164)가 형성될 수 있다.
도 17을 참조하면, 제1 내지 제4 실리사이드(161 내지 164) 상과 제1 및 제2 게이트 전극(121 및 122) 상에 컨택들(131 내지 138)이 형성될 수 있다.
도 2를 참조하면, 컨택들과 연결되는 비아 및 금속 배선들이 형성될 수 있다.
이하에서 도 18을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 명확성을 위해, 앞서 설명한 것과 중복되는 사항은 생략한다.
도 18은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 개념도이다.
도 18을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 로직 영역(1000)과 SRAM 형성 영역(1100)을 포함할 수 있다. 로직 영역(1000)에는 반도체 장치의 동작에 필요한 로직 소자들이 형성되고, SRAM 형성 영역(1100)에는 SRAM 소자가 형성될 수 있다.
본 발명의 몇몇 실시예에서, SRAM 형성 영역(1100)에는 전술한 본 발명의 몇몇 실시예들에 따른 반도체 장치가 배치될 수 있다.
도 18에서는, 예시적으로 로직 영역(1000)과 SRAM형성 영역(1100)을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 로직 영역(1000)과 다른 메모리가 형성되는 영역(예를 들어, DRAM, MRAM, RRAM, PRAM 등)에도 본 발명을 적용할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 111: 제1 액티브 핀
121: 제1 게이트 전극 131: 제1 컨택
141: 제1 비트 라인 161: 제1 실리사이드
171: 제1 비아 181: 제1 금속 배선
281: 제1 워드 라인

Claims (10)

  1. 기판;
    상기 기판 상에 형성되고, 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되어 형성되는 제1 액티브 핀 내지 제4 액티브 핀;
    상기 제2 방향으로 연장되는 제1 게이트 전극으로, 상기 제1 액티브 핀 상에 상기 제1 액티브 핀과 중첩(overlapped) 되도록 형성되고, 상기 제2 내지 제4 액티브 핀과 비중첩(non-overlapped) 되도록 형성되는 제1 게이트 전극;
    상기 제2 방향으로 연장되는 제2 게이트 전극으로, 상기 제2 및 제3 액티브 핀 상에, 상기 제2 및 제3 액티브 핀과 중첩되도록 형성되고, 상기 제1 및 제4 액티브 핀과 비중첩되도록 형성되는 제2 게이트 전극;
    상기 제2 방향으로 연장되고, 상기 제1 내지 제4 액티브 핀 상에, 상기 제1 및 제2 게이트 전극과 상기 제1 방향으로 이격되고 상기 제1 내지 제4 액티브 핀과 중첩되도록 형성되는 제3 게이트 전극;
    상기 제1 게이트 전극 상에 형성되고, 제1 워드 라인과 연결되는 제1 컨택; 및
    상기 제2 게이트 전극 상에 형성되고, 제2 워드 라인과 연결되는 제2 컨택을 포함하고,
    상기 제3 액티브 핀은, 상기 제1 및 제2 액티브 핀과 상기 제4 액티브 핀 사이에 형성되고,
    상기 제1 및 제2 액티브 핀의 상기 제1 방향으로의 길이는, 상기 제3 및 제4 액티브 핀의 상기 제1 방향으로의 길이 보다 길고,
    상기 제1 내지 제3 액티브 핀은, 상기 제1 컨택과 상기 제2 컨택 사이에 형성되는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제3 액티브 핀의 상기 제1 방향으로의 길이는, 상기 제4 액티브 핀의 상기 제1 방향으로의 길이와 같은 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 액티브 핀 상에 형성되고, 제1 비트 라인과 연결되는 제3 컨택 및
    상기 제2 액티브 핀 상에 형성되고, 상기 제1 비트 라인과 다른 제2 비트 라인과 연결되는 제4 컨택을 더 포함하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 제1 비트 라인은, 상기 제3 컨택 상에 상기 제1 방향으로 연장되도록 형성되고,
    상기 제2 비트 라인은, 상기 제4 컨택 상에 상기 제1 방향으로 연장되도록 형성되고,
    상기 제1 비트 라인과 상기 제2 비트 라인 사이에, 상기 제1 방향으로 연장되고 접지 전압과 연결되는 제1 금속 배선을 더 포함하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 제1 및 제2 비트 라인과 상기 제1 금속 배선은, 상기 제1 컨택과 상기 제2 컨택 사이에 형성되는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 비트 라인과 연결되고, 상기 제1 액티브 핀과 상기 제3 컨택 사이에 형성되는 제1 실리사이드 및
    상기 제2 비트 라인과 연결되고, 상기 제2 액티브 핀과 상기 제4 컨택 사이에 형성되는 제2 실리사이드를 더 포함하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 내지 제3 액티브 핀 상에, 상기 제2 방향으로 연장되도록 형성되는 제3 실리사이드,
    상기 제3 실리사이드 상에 형성되는 제5 컨택 및
    상기 제4 액티브 핀 상에 형성되고 상기 제5 컨택과 연결되는 제6 컨택을 더 포함하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제5 및 제6 컨택 상에 형성되고, 상기 제5 컨택과 상기 제6 컨택을 연결하는 제2 금속 배선을 더 포함하고,
    상기 제2 금속 배선은, 상기 제5 컨택과 중첩되는 부분을 포함하고 상기 제1 방향으로 연장되는 제1 부분, 상기 제6 컨택과 중첩되는 부분을 포함하고 상기 제1 방향으로 연장되는 제2 부분과, 상기 제1 부분의 말단 및 상기 제2 부분의 말단과 접하고 상기 제2 방향으로 연장되는 제3 부분을 포함하는 반도체 장치.
  9. 제1 워드 라인에 제공되는 제1 워드 라인 신호에 게이팅(gating)되어 제1 비트 라인에 제공되는 제1 비트 라인 신호를 제1 인버터에 제공하고, 제1 방향으로 연장된 제1 액티브 핀 상에 형성된 제1 트랜지스터;
    제2 워드 라인에 제공되는 제2 워드 라인 신호에 게이팅되어 제2 비트 라인에 제공되는 제2 비트 라인 신호를 상기 제1 인버터에 제공하고, 상기 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 상기 제1 액티브 핀으로부터 이격된 제2 액티브 핀 상에 형성된 제2 트랜지스터;
    상기 제1 액티브 핀의 일 측에 형성되어 상기 제1 워드 라인에 상기 제1 워드 라인 신호를 제공하는 제1 워드 라인 컨택;
    상기 제2 액티브 핀의 타 측에 형성되어 상기 제2 워드 라인에 상기 제2 워드 라인 신호를 제공하는 제2 워드 라인 컨택을 포함하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 제2 액티브 핀은, 상기 제2 방향으로 서로 이격되는 제1 핀 및 제2 핀을 포함하고,
    상기 제1 핀의 길이는 상기 제2 핀의 길이 보다 길고,
    상기 제2 핀은, 상기 제1 핀과 상기 제2 워드 라인 컨택 사이에 배치되는 반도체 장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110544498B (zh) * 2018-05-28 2021-03-16 上海磁宇信息科技有限公司 一种使用弓形字线的磁性随机存储器
CN112018042B (zh) * 2019-05-30 2023-10-24 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN113658915B (zh) * 2020-05-12 2023-05-12 中芯国际集成电路制造(上海)有限公司 一种半导体器件的形成方法
CN111968978B (zh) * 2020-08-27 2024-03-12 上海华力集成电路制造有限公司 一种双通道静态随机存储器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080075405A (ko) * 2007-02-12 2008-08-18 삼성전자주식회사 폴리 실리콘 핀을 갖는 비휘발성 메모리 트랜지스터, 상기트랜지스터를 구비하는 적층형 비휘발성 메모리 장치, 상기트랜지스터의 제조방법 및 상기 장치의 제조방법
KR20140062404A (ko) * 2012-11-14 2014-05-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｓｒａｍ ｆⅰｎｆｅｔ 트랜지스터들을 위한 셀 레이아웃
KR20160011562A (ko) * 2014-07-22 2016-02-01 삼성전자주식회사 집적 회로, 상기 집적 회로에 따른 반도체 소자 및 표준 셀 라이브러리

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100406760B1 (ko) 2001-11-16 2003-11-21 신코엠 주식회사 반도체 메모리 장치
JP4408610B2 (ja) 2002-08-09 2010-02-03 株式会社ルネサステクノロジ スタティック型半導体記憶装置
US7405994B2 (en) 2005-07-29 2008-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Dual port cell structure
US7385864B2 (en) 2006-09-12 2008-06-10 Texas Instruments Incorporated SRAM static noise margin test structure suitable for on chip parametric measurements
US8261138B2 (en) 2006-10-24 2012-09-04 International Business Machines Corporation Test structure for characterizing multi-port static random access memory and register file arrays
US7525868B2 (en) 2006-11-29 2009-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple-port SRAM device
US7965564B2 (en) 2007-09-18 2011-06-21 Zikbit Ltd. Processor arrays made of standard memory cells
US7894280B2 (en) 2007-10-31 2011-02-22 Texas Instruments Incorporated Asymmetrical SRAM cell with separate word lines
US7848172B2 (en) 2008-11-24 2010-12-07 Agere Systems Inc. Memory circuit having reduced power consumption
US8339876B2 (en) 2009-10-08 2012-12-25 Arm Limited Memory with improved read stability
US8315084B2 (en) 2010-03-10 2012-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fully balanced dual-port memory cell
US8183639B2 (en) 2010-10-07 2012-05-22 Freescale Semiconductor, Inc. Dual port static random access memory cell layout
US20120120703A1 (en) 2010-11-15 2012-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device with asymmetrical bit cell arrays and balanced resistance and capacitance
US8409956B1 (en) * 2011-10-27 2013-04-02 Samsung Electronics Co., Ltd. Methods of forming integrated circuit devices using self-aligned contact formation techniques
US9041115B2 (en) * 2012-05-03 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for FinFETs
KR102227128B1 (ko) * 2014-09-03 2021-03-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102199851B1 (ko) * 2014-10-21 2021-01-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
TWI681542B (zh) * 2016-05-04 2020-01-01 聯華電子股份有限公司 靜態隨機存取記憶體的佈局圖案

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080075405A (ko) * 2007-02-12 2008-08-18 삼성전자주식회사 폴리 실리콘 핀을 갖는 비휘발성 메모리 트랜지스터, 상기트랜지스터를 구비하는 적층형 비휘발성 메모리 장치, 상기트랜지스터의 제조방법 및 상기 장치의 제조방법
KR20140062404A (ko) * 2012-11-14 2014-05-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｓｒａｍ ｆⅰｎｆｅｔ 트랜지스터들을 위한 셀 레이아웃
KR20160011562A (ko) * 2014-07-22 2016-02-01 삼성전자주식회사 집적 회로, 상기 집적 회로에 따른 반도체 소자 및 표준 셀 라이브러리

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