TW201635493A - 具垂直元件的雙埠靜態隨機存取記憶體單元結構及其製造方法 - Google Patents

具垂直元件的雙埠靜態隨機存取記憶體單元結構及其製造方法 Download PDF

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Abstract

本案描述雙埠靜態隨機存取記憶體單元，其中之一單元包括第一及第二下拉電晶體、第一及第二上拉電晶體，及第一至第四通閘電晶體。每一電晶體包括位於有效區域中之第一源極/汲極區域、在有效區域上方延伸之通道，及通道上方之第二源極/汲極區域。第一閘電極及第二閘電極分別圍繞第一下拉及上拉電晶體及第二下拉及上拉電晶體之通道。第一下拉電晶體、第一上拉電晶體及第一及第三通閘電晶體之第二源極/汲極區域電耦接至第二閘電極。第二下拉電晶體、第二上拉電晶體及第二及第四通閘電晶體之第二源極/汲極區域電耦接至第一閘電極。

Description

具垂直元件的雙埠靜態隨機存取記 憶體單元結構
本發明是關於一種結構，特別是有關於一種具垂直元件的雙埠靜態隨機存取記憶體單元結構。
靜態隨機存取記憶體(static random access memory；SRAM)常用於積體電路中。SRAM單元具有保存資料而無需刷新之有利特徵。由於對積體電路速度之要求日益苛刻，SRAM單元之讀取速度及寫入速度亦變得更為重要。
第一實施例是一結構。此結構包括雙埠靜態隨機存取記憶體(static random access memory；DPSRAM)單元。DPSRAM單元包括第一下拉電晶體、第二下拉電晶體、第一上拉電晶體、第二上拉電晶體、第一通閘電晶體、第二通閘電晶體、第三通閘電晶體，及第四通閘電晶體。第一下拉電晶體包括基板中第一有效區域中之第一源極/汲極 區域、在第一有效區域上方延伸之第一垂直通道，及在第一垂直通道上方之第二源極/汲極區域。第二下拉電晶體包括第一有效區域中之第三源極/汲極區域、在第一有效區域上方延伸之第二垂直通道，及第二垂直通道上方之第四源極/汲極區域。第一源極/汲極區域經由第一有效區域電耦接至第三源極/汲極區域。第一上拉電晶體包括基板中第二有效區域中之第五源極/汲極區域、在第二有效區域上方延伸之第三垂直通道，及第三垂直通道上方之第六源極/汲極區域。第二上拉電晶體包括第二有效區域中之第七源極/汲極區域、在第二有效區域上方延伸之第四垂直通道，及第四垂直通道上方之第八源極/汲極區域。第五源極/汲極區域經由第二有效區域電耦接至第七源極/汲極區域。第一通閘電晶體包括基板中第三有效區域中之第九源極/汲極區域、在第三有效區域上方延伸之第五垂直通道，及第五垂直通道上方之第十源極/汲極區域。第二通閘電晶體包括基板中第四有效區域中之第十一源極/汲極區域、在第四有效區域上方延伸之第六垂直通道，及第六垂直通道上方之第十二源極/汲極區域。第三通閘電晶體包括基板中第五有效區域中之第十三源極/汲極區域、在第五有效區域上方延伸之第七垂直通道，及第七垂直通道上方之第十四源極/汲極區域。第四通閘電晶體包括基板中第六有效區域中之第十五源極/汲極區域、在第六有效區域上方延伸之第八垂直通道，及第八垂直通道上方之第十六源極/汲極區域。第一閘電極圍繞第一垂直通道及第三垂直通道中之每一者。第二閘電極圍繞第二垂 直通道及第四垂直通道中之每一者。第三閘電極圍繞第五垂直通道。第四閘電極圍繞第六垂直通道。第五閘電極圍繞第七垂直通道。第六閘電極圍繞第八垂直通道。第一導電特徵在第二源極/汲極區域及第六源極/汲極區域上方及實體耦接至第二及第六源極/汲極區域。第一導電特徵進一步電耦接至第二閘電極、第十源極/汲極區域，及第十四源極/汲極區域。第二導電特徵在第四源極/汲極區域及第八源極/汲極區域上方及實體耦接至第二及第八源極/汲極區域。第二導電特徵進一步電耦接至第一閘電極、第十二源極/汲極區域，及第十六源極/汲極區域。
另一實施例是一結構。此結構包括記憶體陣列。記憶體陣列包括以行及列排列之複數個雙埠靜態隨機存取記憶體(static random access memory；DPSRAM)單元，及在記憶體陣列之每一DPSRAM單元行中包括第一功率節點有效區域、第二功率節點有效區域、第一位元線節點有效區域、互補第一位元線節點有效區域、第二位元線節點有效區域，及互補第二位元線節點有效區域。每一DPSRAM單元包括第一下拉垂直電晶體、第二下拉垂直電晶體、第一上拉垂直電晶體、第二上拉垂直電晶體、第一通閘垂直電晶體、第二通閘垂直電晶體、第三通閘垂直電晶體，及第四通閘垂直電晶體。第一下拉垂直電晶體、第一上拉垂直電晶體、第一通閘垂直電晶體，及第三通閘垂直電晶體之各自的第一源極/汲極區域耦接在一起及耦接至第二上拉垂直電晶體及第二下拉垂直電晶體之各自的閘極。第二下拉垂直電晶 體、第二上拉垂直電晶體、第二通閘垂直電晶體，及第四通閘垂直電晶體之各自的第一源極/汲極區域耦接在一起及耦接至第一上拉垂直電晶體及第一下拉垂直電晶體之各自的閘極。第一功率節點有效區域位於基板中及沿各個行延伸。各個行中每一DPSRAM單元之第一上拉垂直電晶體及第二上拉電晶體之各自的第二源極/汲極區域安置於第一功率節點有效區域中。第二功率節點有效區域位於基板中及沿各個行延伸。各個行中每一DPSRAM單元之第一下拉垂直電晶體及第二下拉電晶體之各自的第二源極/汲極區域安置於第二功率節點有效區域中。第一位元線節點有效區域位於基板中及沿各個行延伸。各個行中每一DPSRAM單元之第一通閘垂直電晶體之第二源極/汲極區域安置於第一位元線節點有效區域中。互補的第一位元線節點有效區域位於基板中及沿各個行延伸。各個行中每一DPSRAM單元之第二通閘垂直電晶體之第二源極/汲極區域安置於互補的第一位元線節點有效區域中。第二位元線節點有效區域位於基板中及沿各個行延伸。各個行中每一DPSRAM單元之第三通閘垂直電晶體之第二源極/汲極區域安置於第二位元線節點有效區域中。互補的第二位元線節點有效區域位於基板中及沿各個行延伸。各個行中每一DPSRAM單元之第四通閘垂直電晶體之第二源極/汲極區域安置於互補的第二位元線節點有效區域中。
又一實施例是一方法。第一功率節點有效區域、第二功率節點有效區域、第一位元線節點有效區域、互 補的第一位元線節點有效區域、第二位元線節點有效區域，及互補的第二位元線節點有效區域定義在基板中。第一垂直通道結構、第二垂直通道結構、第三垂直通道結構、第四垂直通道結構、第五垂直通道結構、第六垂直通道結構、第七垂直通道結構，及第八垂直通道結構在一區域中形成。第一、第二、第三、第四、第五，及第六垂直通道結構中之每一者包括安置於各個有效面積中之第一源極/汲極區域、第一源極/汲極區域上方之通道區域，及通道區域上方之第二源極/汲極區域。第一垂直通道結構之第一源極/汲極區域安置於第一功率節點有效區域中。第二垂直通道結構之第一源極/汲極區域安置於第一功率節點有效區域中。第三垂直通道結構之第一源極/汲極區域安置於第二功率節點有效區域中。第四垂直通道結構之第一源極/汲極區域安置於第二功率節點有效區域中。第五垂直通道結構之第一源極/汲極區域安置於第一位元線節點有效區域中。第六垂直通道結構之第一源極/汲極區域安置於互補的第一位元線節點有效區域中。第七垂直通道結構之第一源極/汲極區域安置於第二位元線節點有效區域中。第八垂直通道結構之第一源極/汲極區域安置於互補的第二位元線節點有效區域中。第一閘電極、第二閘電極、第三閘電極、第四閘電極、第五閘電極，及第六閘電極形成於基板上方。第一閘電極圍繞第一垂直通道結構及第三垂直通道結構。第二閘電極圍繞第二垂直通道結構及第四垂直通道結構。第三閘電極圍繞第五垂直通道結構。第四閘電極圍繞第六垂直通道結構。第五閘電極圍繞第 七垂直通道結構。第六閘電極圍繞第八垂直通道結構。第一垂直通道結構、第三垂直通道結構、第五垂直通道結構，及第七垂直通道結構之各自的第二源極/汲極區域電耦接在一起及耦接至第二閘電極，及第二垂直通道結構、第四垂直通道結構、第六垂直通道結構，及第八垂直通道結構之各自的第二源極/汲極區域電耦接在一起及耦接至第一閘電極。
60‧‧‧基板
62‧‧‧第一區域
64‧‧‧第二區域
66‧‧‧遮罩層
68‧‧‧絕緣區域
70‧‧‧遮罩封蓋
72‧‧‧垂直通道結構
74‧‧‧填料介電層
76‧‧‧底層
78‧‧‧光阻劑
80‧‧‧P型摻雜井
82‧‧‧N+摻雜源極/汲極區域
84‧‧‧底層
86‧‧‧光阻劑
88‧‧‧N型摻雜井
90‧‧‧P+摻雜源極/汲極區域
92‧‧‧間隔物
94‧‧‧金屬半導體化合物區域
96‧‧‧金屬半導體化合物區域
100‧‧‧第一介電層
102‧‧‧閘極介電層
104‧‧‧閘電極層
106‧‧‧第二介電層
108‧‧‧光阻劑
110‧‧‧N+摻雜源極/汲極區域
112‧‧‧光阻劑
114‧‧‧P+摻雜源極/汲極區域
116‧‧‧間隔物
118‧‧‧第三介電層
122‧‧‧金屬半導體化合物區域
124‧‧‧第四介電層
126‧‧‧觸點
128‧‧‧觸點
130‧‧‧觸點
132‧‧‧觸點
134‧‧‧第五介電層
136‧‧‧通孔
138‧‧‧敷金屬
140‧‧‧第六介電層
142‧‧‧通孔
144‧‧‧敷金屬
200‧‧‧第一雙埠SRAM位元單元
200a‧‧‧單元
200b‧‧‧單元
200c‧‧‧單元
200d‧‧‧單元
202‧‧‧第二雙埠SRAM位元單元
210‧‧‧連接裝置
212‧‧‧連接裝置
本揭露之態樣最佳在閱讀附圖時根據下文之詳細說明來進行理解。應注意，依據工業中之標準實務，多個特徵並未按比例繪製。實際上，多個特徵之尺寸可任意增大或縮小，以便使論述明晰。
第1圖是依據一些實施例之雙埠靜態隨機存取記憶體(static random access memory；SRAM)位元單元之電路圖。
第2圖至第23圖及第24A圖是依據一些實施例在用於形成垂直環繞閘極(Vertical Gate-All-Around；VGAA)裝置結構的製程期間之中間步驟的橫剖面視圖。
第24B圖及第24C圖是依據一些實施例的VGAA裝置結構之重疊佈局視圖，裝置結構藉由針對第2圖至第24A圖所論述之製程而形成。
第25A圖、第26圖，及第27圖是依據一些實施例的第一雙埠SRAM位元單元之各個位準。
第25B圖是依據一些實施例之2x2單元陣列。
第28圖是依據一些實施例之第一雙埠SRAM位元單元之第一通孔位準及第一敷金屬位準。
第29圖是依據一些實施例之第一雙埠SRAM位元單元之第二通孔位準及第二敷金屬位準。
第30圖、第31圖，及第32圖是依據一些實施例的第二雙埠SRAM位元單元之各個位準。
第33圖是依據一些實施例之第二雙埠SRAM位元單元之第一通孔位準及第一敷金屬位準。
第34圖是依據一些實施例之第二雙埠SRAM位元單元之第二通孔位準及第二敷金屬位準。
第35圖是依據一些實施例之雙埠SRAM位元單元陣列。
第36圖是依據一些實施例之雙埠SRAM位元單元陣列，陣列具有網目電源電壓敷金屬跡線。
以下揭露提供眾多不同的實施例或範例以用於實施本發明之不同特徵。下文中描述組件及排列之特定範例以簡化本揭露。此等組件及排列當然僅為範例，及不意欲進行限制。例如，在下文之描述中，第一特徵在第二特徵上方或之上的形成可包括其中第一特徵與第二特徵以直接接觸方式形成的實施例，及亦可包括其中在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵無法直接接觸之實施例。此外，本揭露在多個範例中可重複元件符號及 /或字母。此重複用於實現簡化與明晰之目的，及其自身並不規定所論述之多個實施例及/或配置之間的關係。
此外，本案中可使用諸如「下方(beneath)」、「以下(below)」、「下部(lower)」、「上方(above)」、「上部(upper)」等等之空間相對術語在以便於描述，以描述一個元件或特徵與另一或更多個元件或特徵之關係，如圖式中所圖示。空間相對術語意欲包含在使用或操作中之裝置除圖式中繪示之定向以外的不同定向。或者，設備可經定向(旋轉90度或其他定向)，及本案中使用之空間相對描述詞同樣可相應地進行解釋。
本案提供依據多個示例性實施例之諸如雙埠SRAM單元之靜態隨機存取記憶體(static random access memory；SRAM)單元，單元包括垂直環繞閘極(Vertical Gate-All-Around；VGAA)裝置。本案論述實施例之一些變體。在所有多個視圖及說明性實施例中，類似的元件符號用以指定類似的元件。此外，本案中論述之方法實施例可經論述為按特定次序執行；然而，亦可以任一邏輯次序執行其他方法實施例。
第1圖圖示依據一些實施例之雙埠SRAM位元單元之電路圖。單元包括上拉電晶體PU1及PU2、下拉電晶體PD1及PD2，及通閘電晶體PG1、PG2、PG3，及PG4。如電路圖中所示，上拉電晶體PU1及PU2是P型電晶體，及電晶體PD1、PD2、PG1、PG2、PG3，及PG4是N型電晶體。
上拉電晶體PU1及下拉電晶體PD1之汲極耦接在一起，及上拉電晶體PU2及下拉電晶體PD2之汲極耦接在一起。電晶體PU1及PD1與電晶體PU2及PD2交叉耦接以形成資料閂。電晶體PU1及PD1之閘極耦接在一起及耦接至電晶體PU2及PD2之汲極，及電晶體PU2及PD2之閘極耦接在一起及耦接至電晶體PU1及PD1之汲極。上拉電晶體PU1及PU2之源極耦接至第一電源電壓Vdd，及下拉電晶體PD1及PD2之源極耦接至第二電源電壓Vss，例如接地。如圖所示，電晶體PU1及PD1形成第一電源電壓Vdd與第二電源電壓Vss之間的第一反相器INV1，及電晶體PU2及PD2形成第一電源電壓Vdd與第二電源電壓Vss之間的第二反相器INV2。反相器INV1與INV2交叉耦接以形成資料閂。
資料閂之儲存節點N1經由第一通閘電晶體PG1耦接至第一位元線BL-A及經由第三通閘電晶體PG3耦接至第二位元線BL-B，及儲存節點N2經由第二通閘電晶體PG2耦接至互補第一位元線BLB-A及經由第四通閘電晶體PG4耦接至互補第二位元線BLB-B。儲存節點N1及N2是互補節點，互補節點往往處於相對的邏輯位準(邏輯高或邏輯低)。通閘電晶體PG1及PG2之閘極耦接至第一字線WL-A，及通閘電晶體PG3及PG4之閘極耦接至第二字線WL-B。
下文中論述之多個實施例之特徵可具有指示位準之元件符號，如隨後將論述，元件符號以節點符號為後 綴，如上文中針對第1圖所論述。例如，第一敷金屬跡線，亦即第一位元線之節點，可指示為「M1-BL-A」。
第2圖至第24A圖圖示依據一些實施例在用於形成VGAA裝置結構之製程期間的中間步驟之橫剖面視圖。第24B圖及第24C圖圖示VGAA裝置結構之重疊佈局視圖，裝置結構藉由針對第2圖至第24A圖所論述之製程而形成。多個視圖不一定表示下文中論述之雙埠SRAM單元之橫剖面或佈局。本案提供橫剖面及佈局視圖，及在此等視圖之上下文中論述之方法以說明VGAA裝置結構之態樣及VGAA裝置結構是如何形成的，及為針對後續佈局而論述之特徵提供參考。此項技術中之一般技術者將將易於理解如何將第2圖至第24A圖之論述應用至隨後論述之佈局。
第2圖圖示基板60，基板60具有遮罩層66及絕緣區域68。基板60可為整塊半導體基板、絕緣體上半導體(semiconductor on insulator；SOI)基板、多層或梯度基板，或類似物。基板60之半導體可包括任一半導體材料，如諸如矽、鍺，或類似物之元素半導體；包括SiC、SiP、SiPC、GaAs、GaP、InP、InAs、銻化銦、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP，及/或GaInAsP之化合物或合金半導體；類似物；或上述各者之組合。基板60可進一步為晶圓，晶圓例如可進一步為矽晶圓。基板60包括第一區域62及第二區域64，第一區域62用於形成第一裝置類型，例如N型，第二區域64用於形成第二裝置類型，例如P型。
諸如硬質遮罩之遮罩層66沉積在基板60上。遮罩層66可由例如氮化矽、碳化矽、氮氧化矽、碳氮化矽或類似物形成，及可藉由使用化學氣相沉積(chemical vapor deposition；CVD)、電漿增強化學氣相沉積(Plasma Enhanced chemical vapor deposition；CVD)、原子層沉積(Atomic Layer Deposition；ALD)或類似製程而形成。然後，遮罩層66經圖案化以曝露基板60，及在基板60中蝕刻凹槽或溝槽。圖案化及蝕刻可使用可接受的光微影術及蝕刻製程，如反應性離子蝕刻(Reactive Ion Etching；RIE)，等等。
然後，利用介電材料充填基板60中之凹槽以形成絕緣區域68。絕緣區域68可被稱作淺溝槽絕緣(Shallow Trench Isolation；STI)區域。絕緣區域68可由例如利用高密度電漿沉積之氧化矽而形成，但亦可使用根據多種技術而形成之其他介電材料。可執行諸如化學機械拋光(Chemical Mechanical Polish；CMP)之平坦化製程以移除多餘介電材料及形成絕緣區域68之頂表面，此頂表面將與遮罩層66之頂表面共面。在其他實施例中，絕緣區域可由熱氧化而形成，以使如氧化矽之介電材料生長。
在第3圖中，遮罩層66利用與待形成之通道結構對應之開口而經圖案化，及遮罩封蓋70在遮罩層66中之每一開口中形成。遮罩層66可藉由使用可接受的光微影術及蝕刻製程而經圖案化，蝕刻製程如RIE，等等。遮罩封蓋70可藉由在開口中及遮罩層66上沉積具有與遮罩層66不同 的蝕刻選擇性之材料而形成。遮罩封蓋70之材料例如可為氮化矽、碳化矽、氮氧化矽、碳氮化矽，或類似物，及可藉由使用CVD、PECVD、ALD，或類似製成而形成。然後，可諸如藉由CMP而對遮罩封蓋70之材料進行平坦化，以形成遮罩封蓋70，遮罩封蓋之頂表面與遮罩層66之頂表面共面。
在第4圖中，諸如藉由對遮罩層66具有選擇性之適當蝕刻而移除遮罩層66。在第5圖中，垂直通道結構72利用基板60形成。藉由將遮罩封蓋70用作遮罩，如藉由使用諸如RIE或類似物之適當的各向異性蝕刻而在基板中60形成凹槽，以形成垂直通道結構72。垂直通道結構72可在平行於基板60頂表面之平面中具有交叉區段，此等區段為圓形、正方形、矩形、扁圓形、橢圓形，等等。垂直通道結構72可被稱作奈米線。儘管為在本案中論述之製程中形成之每一電晶體或裝置繪示一個垂直通道結構72，但每一電晶體或裝置可包括多個垂直通道結構，此等垂直通道結構可具有任何適當形狀或形狀組合。在其他實施例中，垂直通道結構72可包括磊晶生長垂直通道結構72。磊晶生長可使用Ge、SiGe、SiC、SiP、SiPC、第III-V族材料、類似物，或上述各者之組合。示例性第III-V族材料包括InP、InAs、GaAs、AlInAs、InGaP、InGaAs、GaAsSb、GaPN，及AlPN。
在第6圖中，填料介電層74在基板60上及垂直通道結構72周圍形成。在一些實施例中，填料介電層74是 由可流動的CVD(flowable CVD；FCVD)(例如在遠端電漿系統中基於CVD之材料沉積)及諸如退火之後固化形成之氧化物。在其他實施例中，填料介電層74可由另一沉積技術而形成，如CVD、PECVD、類似製程，或上述各者之組合，及填料介電層74可為介電材料，如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼矽玻璃(borosilicate glass；BSG)、硼磷矽玻璃(borophosphosilicate glass；BPSG)、無摻雜矽酸玻璃(un-doped silicate glass；USG)、氮化物、氮氧化物，或類似物。在填料介電層74之沉積之後，可執行CMP以對填料介電層74進行平坦化，以具有與遮罩封蓋70之頂表面及絕緣區域68共面的頂表面。在第7圖中，填料介電層74及絕緣區域68諸如藉由使用適當的蝕刻而經回蝕，此蝕刻如RIE或類似蝕刻，以使得垂直通道結構72從填料介電層74中伸出。
在第8圖中，底層76及光阻劑78形成於基板60之第二區域64上。底層76可包括藉由使用CVD、PECVD、ALD，或類似製程而形成之硬質遮罩材料，如氮化矽、碳化矽、氮氧化矽、碳氮化矽，或類似物。底層76可諸如藉由CMP而經平坦化。底層76可最初形成於基板60之第一區域62及第二區域64中。然後，光阻劑78在第二區域64中之底層76上形成及經圖案化。光阻劑78可藉由使用旋塗技術而形成，及藉由使用可接受的光微影術技術而經圖案化。然後，可藉由將光阻劑78用作遮罩，諸如藉由諸如RIE或類似 製程之蝕刻而移除第一區域62中之底層76部分。在移除底層76之後，可從基板60之第一區域62移除掉填料介電層74。在曝露基板60之第一區域62之同時，底層76可保留在基板60之第二區域64中。
一旦形成底層76及光阻劑78，將P型摻雜劑植入基板60之第一區域62中以形成P型摻雜井80。用於植入P型摻雜劑之示例性物種包括硼(B)、BF2、銦(In)、氮(N)、碳(C)、類似物，或上述各者之組合。P型摻雜劑在P型摻雜井80中之濃度可處於約1x1017cm-3至約5x1019cm-3之範圍中。然後，在基板60之第一區域62中將N型摻雜劑植入P型摻雜井80，以形成N+摻雜源極/汲極區域82。用於植入N型摻雜劑之示例性物種包括砷(As)、磷(P)、銻(Sb)、氮(N)、碳(C)、類似物，或上述各者之組合。N型摻雜劑在N+摻雜源極/汲極區域82中之濃度可處於約1x1020cm-3至約7x1021cm-3之範圍中。然後，可移除底層76及光阻劑78，如藉由適當灰化以移除光阻劑78及藉由蝕刻以移除底層76。
在第9圖中，底層84及光阻劑86形成於基板60之第一區域62上。底層84可包括諸如氮化矽、碳化矽、氮氧化矽、碳氮化矽，或類似物之硬質遮罩材料，此材料藉由使用CVD、PECVD、ALD，或類似製程而形成。底層84可諸如藉由CMP而經平坦化。底層84可最初形成於基板60之第一區域62及第二區域64中。然後，光阻劑86形成及圖案化在第二區域64中之底層84上。光阻劑86可藉由使用旋 塗技術而形成，及藉由使用可接受的光微影術技術而圖案化。然後，藉由將光阻劑86用作遮罩，諸如藉由諸如RIE或類似製程之蝕刻而移除第二區域64中之底層84部分。在移除底層84之後，可從基板60之第二區域64中移除填料介電層74。在曝露基板60之第二區域64之同時，底層84可保留在基板60之第一區域62中。
一旦形成底層84及光阻劑86，則將N型摻雜劑植入基板60之第二區域64中以形成N型摻雜井88。用於植入N型摻雜劑之示例性物種包括砷(As)、磷(P)、銻(Sb)、氮(N)、碳(C)、類似物，或上述各者之組合。N型摻雜劑在N型摻雜井88中之濃度可處於約1x1017cm-3至約5x1019cm-3之範圍中。然後，在基板60之第二區域64中將P型摻雜劑植入N型摻雜井88，以形成P+摻雜源極/汲極區域90。用於植入P型摻雜劑之示例性物種包括硼(B)、BF2、銦(In)、氮(N)、碳(C)、類似物，或上述各者之組合。P型摻雜劑在P+摻雜源極/汲極區域90中之濃度可處於約5x1019cm-3至約5x1021cm-3之範圍中。然後，可移除底層84及光阻劑86，如藉由適當灰化以移除光阻劑86及藉由蝕刻以移除底層84。
在第10圖中，間隔物92圍繞垂直通道結構72之側壁而形成。在一些實施例中，間隔層在基板60上方及沿垂直通道結構72之側壁而共形地沉積，以使得間隔層之厚度大體上整層都為同一厚度。在一些實施例中，間隔層由SiN、SiON、SiC、SiCN、SiOCN、類似物，或上述各者 之組合組成。間隔層可藉由使用適當的沉積製程而沉積，如ALD、CVD、PVD、類似製程，或上述各者之組合。然後，間隔層諸如藉由使用電漿蝕刻(如RIE或類似蝕刻)而經各向異性蝕刻，以移除共形間隔層之大體水平部分。共形間隔層之殘留的垂直部分圍繞及沿垂直通道結構72之側壁而形成間隔物92。
在第11圖中，形成第一區域62中之金屬半導體化合物區域94及第二區域64中之金屬半導體化合物區域96。金屬半導體化合物區域94及96可藉由在基板60上沉積金屬及使金屬與半導體反應而形成，此半導體如基板60之半導體材料。在一些實施例中，金屬可包括鈷、鈦、鎳、鎢、類似物，或上述各者之組合，及可藉由物理氣相沉積(Physical Vapor Deposition；PVD)、ALD、CVD、類似製程，或上述各者之組合而沉積。可藉由使用退火而使金屬與半導體反應。在退火之後殘留的任何未反應金屬可藉由使用對此未反應金屬之材料具有選擇性之蝕刻而移除。金屬半導體化合物區域94及96可包括CoSi、TiSi、NiSi、WSi、類似物，或上述各者之組合。在退火期間，間隔物92及遮罩封蓋70阻止金屬與垂直通道結構72之半導體材料反應。金屬半導體化合物區域94及96在基板60之第一區域62及第二區域64中半導體材料的曝露部分上形成。如圖所示，金屬半導體化合物區域94及96分別形成於源極/汲極區域82及90之曝露部分中，及完全消耗掉此等曝露部分，此等曝露部分不位於間隔物92下方或受間隔物92保護。在其他 實施例中，金屬半導體化合物區域94及96可在基板60中以更大或更小之程度形成。
在其他實施例中，可使用其他導電特徵以替代或結合金屬半導體化合物區域94及96。例如，在第一區域62中，可使用磊晶生長材料，如SiP、SiC、SiPC、Si、Ge、第III-V族材料、上述各者之組合，或類似物。例如，在第二區域64中，可使用磊晶生長材料，如SiGe、Ge、含Ge材料、SiP、SiC、第III-V族材料、上述各者之組合，或類似物。
在第12圖中，第一介電層100形成於基板60上及垂直通道結構72周圍。第一介電層100可包括藉由CVD、PECVD、ALD或類似製程沉積之氮化矽、SiCN，或類似物。在一些實施例中，沉積第一介電層100，此第一介電層之厚度大於垂直通道結構72之高度。然後，執行諸如CMP之平坦化製程以形成遮罩封蓋70之頂表面，以與第一介電層100之頂表面共面。隨後，諸如各向異性蝕刻之受控制回蝕蝕刻第一介電層100至適當厚度。第一介電層100可用於多種用途，如用作蝕刻停止層以用於形成與金屬半導體化合物區域94及96之觸點，及/或用作閘極間隔物。
儘管未圖示，但可執行通道植入以摻雜垂直通道結構72。植入製程可包括遮蔽區域，如上文針對第8圖及第9圖所論述。可將N型摻雜劑植入基板60中第二區域64中之垂直通道結構72以形成N摻雜通道。用於植入N型摻雜劑之示例性物種包括砷(As)、磷(P)、銻(Sb)、鍺(Ge)、氮(N)、 碳(C)、類似物，或上述各者之組合。N型摻雜劑在N摻雜通道中之濃度可處於約1x10l2cm-3至約5x1013cm-3之範圍中。可將P型摻雜劑植入基板60之第一區域62中之垂直通道結構72中，以形成P摻雜通道。用於植入P型摻雜劑之示例性物種包括硼(B)、BF2、銦(In)、鍺(Ge)、氮(N)、碳(C)、類似物，或上述各者之組合。P型摻雜劑在P摻雜通道中之濃度可處於約1x1012cm-3至約5x1013cm-3之範圍中。
在第13圖中，形成閘極介電層102及閘電極層104。閘極介電層102共形沉積在垂直通道結構72上，如沉積在遮罩封蓋70頂表面上方及沿垂直通道結構72之側壁沉積。依據一些實施例，閘極介電層102包括氧化矽、氮化矽，或前述兩者之多個層。在其他實施例中，閘極介電層102包括高介電常數介電材料，及在此等實施例中，閘極介電層102可具有大於約7.0或進一步大於約10.0的介電常數值。高介電常數介電材料可包括SiON、Si3N4、Ta2O5、Al2O3、Hf氧化物、Ta氧化物、Al氧化物、類似物，及上述各者之組合。閘極介電層102之形成方法可包括分子束沉積(Molecular Beam Deposition；MBD)、ALD、PECVD、類似製程，或上述各者之組合。接著，閘電極層104沉積在閘極介電層102的上方。閘電極層104可包括含金屬材料，如TiN、TaN、TiAl、TaAl、含Ti之材料、含Ta之材料、含Al之材料、含W之材料、TiSi、NiSi、PtSi、具有矽化物之多晶矽、含銅材料、耐火材料、類似物、上述各者之組合，或上述各者之多個層。在第14圖中，閘電極層104及閘 極介電層102經圖案化，如藉由使用可接受的光微影術及蝕刻製程，如RIE，等等。
在第15圖中，第二介電層106形成於第一介電層100及閘電極層104上，及形成於垂直通道結構72周圍。第二介電層106可包括氧化矽、四乙氧基正矽烷(TEOS)、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、氟矽玻璃(FSG)、SiOxCy、旋塗玻璃、旋塗聚合物、矽碳材料、上述各者之化合物、上述各者之複合物、上述各者之組合或類似物，上述各者藉由任何適合之方法形成，如CVD、PECVD、旋塗、類似方法，或上述各者之組合。在一些實施例中，第二介電層106沉積達一厚度，此厚度大於閘電極層104之高度。然後執行諸如CMP之平坦化製程以形成閘電極層104之頂表面，以與第二介電層106之頂表面共面。隨後，諸如各向異性蝕刻之受控制回蝕蝕刻第二介電層106達適當的厚度。第二介電層106可用於多種用途，如層間介電質(Inter-Layer Dielectric；ILD)。
在第16圖中，閘電極層104及閘極介電層102經回蝕，及從垂直通道結構72上方移除遮罩封蓋70。閘電極層104及閘極介電層102可藉由使用受控制回蝕而經回蝕，此受控制回蝕使用適當的蝕刻製程，如對閘電極層104及閘極介電層102之材料具選擇性之各向異性或各向同性蝕刻。在回蝕閘電極層104及閘極介電層102之後，移除遮罩封蓋70，如藉由使用對遮罩封蓋70之材料具選擇性之適當蝕刻製程。在第二介電層106、閘電極層104，及閘極介 電層102之回蝕之後，垂直通道結構從第二介電層106、閘電極層104，及閘極介電層102之每一者中突出至此每一者上方。
在第17圖中，光阻劑108形成於第二介電層106、閘電極層104、閘極介電層102上，及基板60之第二區域64中之垂直通道結構72上。光阻劑108可藉由使用旋塗技術而形成，及藉由使用可接受的光微影術技術而經圖案化。一旦形成光阻劑108，則將N型摻雜劑植入基板60之第一區域62中。將N型摻雜劑植入基板60之第一區域62中的垂直通道結構72中，以在第一區域62中之垂直通道結構72中突出至第二介電層106、閘電極層104及閘極介電層102上方的部分中形成N+摻雜源極/汲極區域110。用於植入N型摻雜劑之示例性物種包括砷(As)、磷(P)、銻(Sb)、氮(N)、碳(C)、類似物，或上述各者之組合。N型摻雜劑在N+摻雜源極/汲極區域110中之濃度可處於約1x1020cm-3至約7x1021cm-3之範圍中。然後可移除光阻劑108，如藉由適當的灰化。
在第18圖中，光阻劑112形成於第二介電層106、閘電極層104、閘極介電層102上，及基板60之第一區域62中之垂直通道結構72上。光阻劑112可藉由使用旋塗技術而形成，及藉由使用可接受的光微影術技術而經圖案化。一旦形成光阻劑112，則將P型摻雜劑植入基板60之第二區域64中。將P型摻雜劑植入基板60之第二區域64中的垂直通道結構72中，以在第二區域64中之垂直通道結構72 中突出至第二介電層106、閘電極層104及閘極介電層102上方的部分中形成P+摻雜源極/汲極區域114。用於植入P型摻雜劑之示例性物種包括硼(B)、BF2、銦(In)、氮(N)、碳(C)、類似物，或上述各者之組合。P型摻雜劑在P+摻雜源極/汲極區域114中之濃度可處於約1x1020cm-3至約5x1021cm-3之範圍中。然後可移除光阻劑112，如藉由適當的灰化。
在第19圖中，間隔物116圍繞及沿垂直通道結構72中突出至第二介電層106、閘電極層104及閘極介電層102上方的部分之側壁而形成。在一些實施例中，間隔層共形地沉積在第二介電層106、閘電極層104及閘極介電層102，及垂直通道結構72上方，及沿垂直通道結構72之側壁而沉積，因此使得間隔層之厚度在整層的厚度大體相同。在一些實施例中，間隔層由SiN、SiON、SiC、SiCN、SiOCN、類似物，或上述各者之組合而製成。間隔層可藉由使用適當的沉積製程而沉積，沉積製程如ALD、CVD、PVD、類似製程，或上述各者之組合。然後如藉由使用RIE或類似之電漿蝕刻各向異性地蝕刻間隔層，以移除共形間隔層中大體上為水平的部分。共形間隔層中之殘餘垂直部分圍繞及沿突出至第二介電層106、閘電極層104及閘極介電層102上方的垂直通道結構72之側壁而形成間隔物116。
在第20圖中，第三介電層118形成於第二介電層106及間隔物116上，及圍繞垂直通道結構72而形成。第三介電層118可包括氧化矽、四乙氧基正矽烷(TEOS)、磷 矽玻璃(PSG)、硼磷矽玻璃(BPSG)、氟矽玻璃(FSG)、SiOxCy、旋塗玻璃、旋塗聚合物、矽碳材料、上述各者之化合物、上述各者之複合物、上述各者之組合或類似物，上述各者藉由任何適合之方法形成，如CVD、PECVD、旋塗、類似方法，或上述各者之組合。在一些實施例中，第三介電層118沉積達一厚度，此厚度大於垂直通道結構72之高度。然後執行諸如CMP之平坦化製程以形成垂直通道結構72之頂表面，以與第三介電層118之頂表面共面。此可能導致垂直通道結構72之源極/汲極區域110及114穿過第三介電層118而曝露。
在第21圖中，半導體層120形成在第三介電層118上方及形成在垂直通道結構72之曝露表面上。半導體層120可為矽，如非晶態或多晶態，等等。半導體層120可藉由使用任何適合方法而形成，如CVD、PECVD、類似製程，或上述各者之組合。
在第22圖中，金屬半導體化合物區域122形成在第三介電層118上方及形成在垂直通道結構72之曝露表面上。在一些實施例中，圖案化半導體層120以對應於金屬半導體化合物區域122。然後，金屬可沉積在半導體層120之殘餘部分上及第三介電層118上。金屬可與半導體層120之殘餘部分反應。在一些實施例中，金屬包括鈷、鈦、鎳、鎢、類似物、或上述各者之組合，及可藉由PVD、ALD、CVD、類似製程，或上述各者之組合而沉積。可藉由使用退火而使得金屬與半導體層120反應。在退火之後殘餘的任 何未反應金屬可藉由使用對未反應金屬之材料具選擇性的蝕刻而被移除。金屬半導體化合物區域122可包括CoSi、TiSi、NiSi、WSi、PtSi、MoSi、類似物，或上述各者之組合。在其他實施例中，可使用其他導電特徵以替代金屬半導體化合物區域122或與金屬半導體化合物區域122組合使用，如可經摻雜之半導體；諸如W、Cu，及Al之金屬；諸如TiN及TaN之金屬合金；類似物，或上述各者之組合。
在第23圖中，諸如ILD之第四介電層124在第三介電層118及金屬半導體化合物區域122上方形成，及觸點126、128、130，及132穿過多個介電層形成至多個組件。第四介電層124可包括氧化矽、四乙氧基正矽烷(TEOS)、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、氟矽玻璃(FSG)、SiOxCy、旋塗玻璃、旋塗聚合物、矽碳材料、上述各者之化合物、上述各者之複合物、上述各者之組合或類似物，上述各者藉由任何適合之方法形成，如CVD、PECVD、旋塗、類似方法，或上述各者之組合。可執行諸如CMP之平坦化製程以平坦化第二介電層106。
觸點126、128、130及132之開口可藉由使用一或更多個蝕刻步驟而形成。觸點126之開口經蝕刻穿過第四介電層124、第三介電層118、第二介電層106，及第一介電層100，到達金屬半導體化合物區域94。觸點128之開口經蝕刻穿過第四介電層124以到達各個金屬半導體化合物區域122。觸點130之開口經蝕刻穿過第四介電層124、第三介電層118，及第二介電層106，到達閘電極層104。 觸點132之開口在多步驟製程中經蝕刻穿過第四介電層124、第三介電層118，及第二介電層106，到達金屬半導體化合物區域122及閘電極層104。此等開口可藉由使用可接受的光微影術及蝕刻技術而形成。
諸如擴散阻障層、黏附層或類似物之襯裡及導電材料形成於開口中。襯裡可包括藉由ALD、CVD或類似製程形成之鈦、氮化鈦、鉭、氮化鉭，或類似物。導電材料可為藉由ALD、CVD、PVD或類似製程形成的銅、銅合金、銀、金、鎢、鋁、鎳，或類似物。可執行諸如CMP之平坦化製程以從第四介電層124之表面移除多餘材料。殘餘襯裡及導電材料在開口中形成觸點126、128、130及132。觸點126實體電耦接至金屬半導體化合物區域94。觸點128實體電耦接至各個金屬半導體化合物區域122。觸點130實體電耦接至閘電極層104。觸點132實體電耦接至金屬半導體化合物區域122及閘電極層104。觸點126可被稱作有效區域觸點。觸點128可被稱作頂板觸點。觸點130可被稱作閘極觸點。觸點132可被稱作本端連接觸點。
在第24A圖中，第五介電層134及第六介電層140分別形成有敷金屬138及144與通孔136及142。諸如敷金屬間介電質(Inter-Metallization Dielectric；IMD)之第五介電層134形成於第四介電層124上方。第五介電層134可包括氧化矽、四乙氧基正矽烷(TEOS)、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、氟矽玻璃(FSG)、SiOxCy、旋塗玻璃、旋塗聚合物、矽碳材料、上述各者之化合物、上 述各者之複合物、上述各者之組合或類似物，上述各者藉由任何適合之方法形成，如CVD、PECVD、旋塗、類似方法，或上述各者之組合。可執行諸如CMP之平坦化製程以平坦化第五介電層134。
然後，對應於通孔136及敷金屬138的開口及凹槽形成於第五介電層134中。此等開口及凹槽可藉由使用可接受的光微影術及蝕刻技術而形成。諸如擴散阻障層、黏附層或類似物之襯裡及導電材料形成於開口及凹槽中。襯裡可包括藉由ALD、CVD或類似製程形成之鈦、氮化鈦、鉭、氮化鉭，或類似物。導電材料可為藉由ALD、CVD、PVD、電鍍或類似製程形成的銅、銅合金、銀、金、鎢、鋁或類似物。可執行諸如CMP之平坦化製程以從第五介電層134之頂表面移除任何多餘材料。襯裡及導電材料的殘餘部分形成通孔136及敷金屬138。
諸如IMD之第六介電層140形成於第五介電層134上方。第六介電層140可包括氧化矽、四乙氧基正矽烷(TEOS)、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、氟矽玻璃(FSG)、SiOxCy、旋塗玻璃、旋塗聚合物、矽碳材料、上述各者之化合物、上述各者之複合物、上述各者之組合或類似物，上述各者藉由任何適合之方法形成，如CVD、PECVD、旋塗、類似方法，或上述各者之組合。可執行諸如CMP之平坦化製程以平坦化第六介電層140。
然後，對應於通孔142及敷金屬144的開口及凹槽形成於第六介電層140中。此等開口及凹槽可藉由使用可 接受的光微影術及蝕刻技術而形成。諸如擴散阻障層、黏附層或類似物之襯裡及導電材料形成於開口及凹槽中。襯裡可包括藉由ALD、CVD或類似製程形成之鈦、氮化鈦、鉭、氮化鉭，或類似物。導電材料可為藉由ALD、CVD、PVD、電鍍或類似製程形成的銅、銅合金、銀、金、鎢、鋁或類似物。可執行諸如CMP之平坦化製程以從第六介電層140之頂表面移除任何多餘材料。襯裡及導電材料的殘餘部分形成通孔142及敷金屬144。
第24A圖進一步圖示隨後將論述之代表性的多個重疊橫剖面之位置。在第24A圖中圖示之橫剖面並非一定代表下文中論述之多種佈局，但可表示將圖示之多種佈局的特徵，例如佈局之多個位準之態樣。第24A圖圖示有效區域位準AA、閘電極位準GL、頂板位準TP、第一通孔位準VL1、第一敷金屬位準M1、第二通孔位準VL2，及第二敷金屬位準M2。第24B圖圖示第24A圖中有效區域位準AA與閘電極位準GL之重疊佈局。第24C圖圖示第24A圖中頂板位準TP之重疊佈局。第24B圖及第24C圖圖示在第24A圖中圖示之橫剖面A-A。
此項技術之一般技術者將易於理解，諸如IMD之額外介電層可形成，此介電層可包括額外的敷金屬及通孔。此外，此項技術之一般技術者將易於理解，可修正本案中論述之層及/或位準。例如，如若第一通孔位準VL1之通孔136延長至距離第一敷金屬位準M1更遠處，如當通孔136 實體電耦接金屬半導體化合物區域122之時，可修正及/或消除觸點126、128，及130。
第25A圖、第26圖及第27圖圖示依據一些實施例由邊界(虛線)界定之第一雙埠SRAM位元單元200之位準。第25A圖圖示第一雙埠SRAM位元單元200之有效區域位準AA。第一下拉電晶體PD1、第二下拉電晶體PD2、第一通閘電晶體PG1，及第三通閘電晶體PG3之各自的垂直通道結構(例如垂直通道結構72)形成於單元之基板中的第一P井PW1之中及/或之上。第二通閘電晶體PG2及第四通閘電晶體PG4之各自的垂直通道結構(例如垂直通道結構72)形成於單元基板中的第二P井PW2之中及/或之上。第一上拉電晶體PU1及第二上拉電晶體PU2之各自的垂直通道結構(例如垂直通道結構72)形成於單元基板中之N井NW之中及/或之上。N井NW安置在第一P井PW1與第二P井PW2之間。
有效區域第一位元線導電特徵AA-BL-A(例如金屬半導體化合物區域94)經由單元200之Y方向連續延伸。第一通閘電晶體PG1之垂直通道結構形成於基板有效區域之上及/或之中，導電特徵AA-BL-A形成於此有效區域上。有效區域第二位元線導電特徵AA-BL-B(例如金屬半導體化合物區域94)經由單元200之Y方向連續延伸。第三通閘電晶體PG3之垂直通道結構形成於基板有效區域之上及/或之中，導電特徵AA-BL-B形成於此有效區域上。有效區域第二電源電壓導電特徵AA-Vss(例如金屬半導體化合 物區域94)經由單元200之Y方向連續延伸。第一下拉電晶體PD1與第二下拉電晶體PD2之各自的垂直通道結構形成於基板有效區域之上及/或之中，導電特徵AA-Vss形成於此有效區域上。有效區域第一電源電壓導電特徵AA-Vdd(例如金屬半導體化合物區域96)經由單元200之Y方向連續延伸。第一上拉電晶體PU1與第二上拉電晶體PU2之各自的垂直通道結構形成於基板有效區域之上及/或之中，導電特徵AA-Vdd形成於此有效區域上。有效區域互補第一位元線導電特徵AA-BLB-A(例如金屬半導體化合物區域94)經由單元200之Y方向連續延伸。第二通閘電晶體PG2之垂直通道結構形成於基板有效區域之上及/或之中，導電特徵AA-BLB-A形成於此有效區域中。有效區域互補第二位元線導電特徵AA-BLB-B(例如金屬半導體化合物區域94)經由單元200之Y方向連續延伸。第四通閘電晶體PG4之垂直通道結構形成於基板有效區域之上及/或之中，導電特徵AA-BLB-B形成於此有效區域中。在一些實施例中，有效區域第二電源電壓導電特徵AA-VSS在例如X方向上至少是有效區域第一電源電壓導電特徵AA-Vdd的兩倍寬。
導電特徵AA-BL-A、AA-BL-B及AA-Vss形成於基板之第一P井PW1區域上。導電特徵AA-BLB-A及AA-BLB-B形成於基板之第二P井PW2區域上。導電特徵AA-Vdd形成於基板之N井NW區域上。
第一通閘電晶體PG1、第一下拉電晶體PD1、第一上拉電晶體PU1，及第四通閘電晶體PG4之垂直通道結 構在X方向對準。同樣，第三通閘電晶體PG3、第二下拉電晶體PD2、第二上拉電晶體PU2，及第二通閘電晶體PG2在X方向上對準。
單元200可具有大於或等於4之深寬比。深寬比可為垂直於有效區域導電特徵之延伸方向的單元200尺寸與平行於有效區域導電特徵之延伸方向的單元200尺寸之比。在圖示中，單元200之深寬比是X：Y，大於或等於4。
第25B圖圖示依據一些實施例之單元200的2x2陣列。設想更大陣列，及2x2陣列經繪示以清晰及簡單地圖示一些實施例之多個態樣。在此陣列中，每一單元200具有鄰接單元200，此鄰接單元200相對於單元200所鄰接之X或Y方向邊界形成鏡像。例如，單元200b是單元200a沿單元200a與200b之間的X方向邊界之鏡像版本。同樣，單元200c是單元200a沿單元200a與200c之間的Y方向邊界之鏡像版本。
此外，多個P井與N井可跨越多個單元200延伸。第25B圖圖示沿Y方向延伸穿過單元200a與200b之第一N井NW1，及圖示沿Y方向延伸穿過單元200c與200d之第二N井NW2。第一P井PW1沿Y方向延伸，及穿過第一N井NW1與第二N井NW2之間的鄰接單元200之Y方向邊界。如圖所示，第一P井PW1穿過單元200a與單元200c之間的Y方向邊界，穿過單元200b與單元200d之間的Y方向邊界，及在Y方向上延伸。第一第二P井PW21位於第一N井NW1與第一P井PW1之相對側。第二第二P井PW22位於第 二N井NW2與第一P井PW1之相對側。類似於第一P井PW1，第一第二P井PW21與第二第二P井PW22可延伸穿過單元200之邊界，但未繪示額外單元以圖示此等特徵。
有效區域導電特徵(例如金屬半導體化合物區域94與96)在穿過多個單元的各個Y方向連續延伸。如圖所示，第一導電特徵AA-BL-A1、AA-BL-B1、AA-BLB-A1、AA-BLB-B1、AA-Vss1，及AA-Vdd1在穿過單元200a與200b之各個Y方向上延伸。同樣，第二導電特徵AA-BL-A2、AA-BL-B2、AA-BLB-A2、AA-BLB-B2、AA-Vss2，及AA-Vdd2在穿過單元200c與200d之各個Y方向上延伸。以此方式，多個電信號可電耦接至單元200中之各個電晶體，無需在單元200中提供觸點以用於將各個電晶體電耦接至電信號。例如，可向導電特徵AA-Vss1提供觸點以穿過單元200a與200b在單元200a與200b以外的位置提供接地或低壓(如藉由在隨後論述之條帶單元中提供觸點)，而無需在單元200a或單元200b中向導電特徵AA-Vss1形成觸點。
第26圖圖示第一雙埠SRAM位元單元200之閘電極位準GL。第一閘電極G1(例如閘電極層104)在X方向上延伸，及圍繞第一下拉電晶體PD1與第一上拉電晶體PU1之垂直通道結構。第二閘電極G2(例如閘電極層104)在X方向上延伸，及圍繞第二下拉電晶體PD2與第二上拉電晶體PU2之垂直通道結構。第三閘電極G3(例如閘電極層104)在X方向上延伸，及圍繞第一通閘電晶體PG1之垂直 通道結構。第四閘電極G4(例如閘電極層104)在X方向上延伸，及圍繞第二通閘電晶體PG2之垂直通道結構。第五閘電極G5(例如閘電極層104)在X方向上延伸，及圍繞第三通閘電晶體PG3之垂直通道結構。第六閘電極G6(例如閘電極層104)在X方向上延伸，及圍繞第四通閘電晶體PG4之垂直通道結構。第三閘電極G3、第四閘電極G4、第五閘電極G5，及第六閘電極G6中之每一者可穿過各個Y方向邊界延伸至鄰接單元，及可圍繞各個鄰接單元之第一通閘電晶體PG1、第二通閘電晶體PG2、第三通閘電晶體PG3及第四通閘電晶體PG4之各個垂直通道結構。
在第26圖中亦圖示閘極觸點GC1、GC2、GC3及GC4及本端連接觸點LC1及LC2。本端連接觸點LC1(例如，觸點132)形成至第二閘電極G2及實體電耦接第二閘電極G2。本端連接觸點LC2(例如，觸點132)形成至第一閘電極G1及實體電耦接第一閘電極G1。閘極觸點GC1(例如觸點130)形成至第三閘電極G3及實體電耦接第三閘電極G3。閘極觸點GC2(例如觸點130)形成至第四閘電極G4及實體電耦接第四閘電極G4。閘極觸點GC3(例如觸點130)形成至第五閘電極G5及實體電耦接第五閘電極G5。閘極觸點GC4(例如觸點130)形成至第六閘電極G6及實體電耦接第六閘電極G6。閘極觸點GC1及GC2位於單元200之各個Y方向邊界，閘極觸點GC3及GC4位於單元200內。
第27圖圖示第一雙埠SRAM位元單元200之頂板位準TP。第一頂板T1(例如金屬半導體化合物區域122)在X方向上延伸及位於第一上拉電晶體PU1、第一下拉電晶體PD1，及第一通閘電晶體PG1之垂直通道結構(例如源極/汲極區域110或114)之上及實體電耦接至此等垂直通道結構。第二頂板T2(例如金屬半導體化合物區域122)在X方向上延伸及位於第二上拉電晶體PU2、第二下拉電晶體PD2，及第二通閘電晶體PG2之垂直通道結構(例如源極/汲極區域110或114)之上及實體電耦接至此等垂直通道結構。第三頂板T3(例如金屬半導體化合物區域122)位於第三通閘電晶體PG3之垂直通道結構(例如源極/汲極區域110)之上及實體電耦接至此等垂直通道結構。第四頂板T4(例如金屬半導體化合物區域122)位於第四通閘電晶體PG4之垂直通道結構(例如源極/汲極區域110)之上及實體電耦接至此等垂直通道結構。
第一本端連接觸點LC1實體電耦接至第一頂板T1。第二本端連接觸點LC2實體電耦接至第二頂板T2。第一頂板觸點TC1(例如觸點128)實體電耦接至第一頂板T1及第三頂板T3。第二頂板觸點TC2(例如觸點128)實體電耦接至第二頂板T2及第四頂板T4。閘極觸點GC1、GC2、GC3，及GC4經圖示延伸貫穿頂板位準TP。
第28圖及第29圖圖示依據一些實施例由邊界(虛線)定義之第一雙埠SRAM位元單元200之第一通孔位準VL1、第一敷金屬位準M1、第二通孔位準VL2，及第二 敷金屬位準M2。第28圖圖示第一通孔位準VL1及第一敷金屬位準M1。第一敷金屬位準M1包括敷金屬跡線M1-BLB-B、M1-BLB-A、M1-Vdd、M1-Vss、M1-BL-A，及M1-BL-B(例如敷金屬138)及敷金屬降落墊P1、P2、P3及P4(例如敷金屬138)。敷金屬跡線M1-BLB-B、M1-BLB-A、M1-Vdd、M1-Vss、M1-BL-A，及M1-BL-B沿Y方向延伸，及一般而言與導電特徵AA-BLB-B、AA-BLB-A、AA-Vdd、AA-Vss、AA-BL-A，及AA-BL-B之位置對應。沒有通孔自單元200內之敷金屬跡線M1-BLB-B、M1-BLB-A、M1-Vdd、M1-Vss、M1-BL-A，及M1-BL-B延伸。通孔可自敷金屬跡線M1-BLB-B、M1-BLB-A、M1-Vdd、M1-Vss、M1-BL-A，及M1-BL-B延伸至單元200外側之位置，此等通孔可將敷金屬跡線M1-BLB-B、M1-BLB-A、M1-Vdd、M1-Vss、M1-BL-A，及M1-BL-B分別電耦接至導電特徵AA-BLB-B、AA-BLB-A、AA-Vdd、AA-Vss、AA-BL-A，及AA-BL-B。
第一通孔V1(例如通孔136)自降落墊P1延伸。第二通孔V2(例如通孔136)自第二降落墊P2延伸。第三通孔V3(例如通孔136)自第二降落墊P3延伸。第四通孔V4(例如通孔136)自第四降落墊P4延伸。第一通孔V1實體電耦接第一閘極觸點GC1(參見第27圖)。第二通孔V2實體電耦接第二閘極觸點GC2(參見第27圖)。第三 通孔V3實體電耦接第三閘極觸點GC3(參見第27圖)。第四通孔V4實體電耦接第四閘極觸點GC4(參見第27圖)。
第29圖圖示第二通孔位準VL2及第二敷金屬位準M2。第二敷金屬位準M2包括敷金屬跡線M2-WL-A及M2-WL-B(例如敷金屬144)。敷金屬跡線M2-WL-A及M2-WL-B沿X方向延伸。第五通孔V5(例如通孔142)及第六通孔V6(例如通孔142)中之每一者自敷金屬跡線M2-WL-A延伸。第七通孔V7(例如通孔142)及第八通孔V8(例如通孔142)中之每一者自敷金屬跡線M2-WL-B延伸。第五通孔V5實體電耦接第一降落墊P1(參見第28圖)。第六通孔V6實體電耦接第二降落墊P2(參見第28圖)。第七通孔V7實體電耦接第三降落墊P3(參見第28圖)。第八通孔V8實體電耦接第四降落墊P4(參見第28圖)。
第30圖至第32圖圖示依據一些實施例由邊界(虛線)界定之第二雙埠SRAM位元單元202之位準。第30圖圖示第二雙埠SRAM位元單元202之有效區域位準AA，此有效區域位準AA類似於第25A圖之有效區域位準AA。為論述之簡明性起見，將省略第25A圖及第30圖共有之特徵。與第25A圖相比，在第30圖中，有效區域導電特徵AA-BLB-A及AA-BLB-B之位置對換。第二通閘電晶體PG2之垂直通道結構在X方向上與第一通閘電晶體PG1、第一下拉電晶體PD1及第一上拉電晶體PU1之垂直通道結構對準，此第二通閘電晶體PG2之垂直通道結構在導電特徵AA-BLB-A所形成於其上之基板之有效區域之上及/或之 中形成。同樣，第四通閘電晶體PG4之垂直通道結構在X方向上與第三通閘電晶體PG3、第二下拉電晶體PD2及第二上拉電晶體PU2之垂直通道結構對準，此第四通閘電晶體PG4之垂直通道結構在導電特徵AA-BLB-B所形成於其上之基板之有效區域之上及/或之中形成。
第31圖圖示第二雙埠SRAM位元單元202之閘電極位準GL，此閘電極位準GL類似於第26圖中之閘電極位準GL。為論述之簡明性起見，省略第26圖及第31圖中共有之特徵。第31圖圖示第三閘極觸點GC3及第四閘極觸點GC4分別在單元202之各個Y方向邊界處實體電耦接第五閘電極G5及第六閘電極G6。此外，第四閘電極G4圍繞第四通閘電晶體PG4之垂直通道結構。第六閘電極G6圍繞第二通閘電晶體PG2之垂直通道結構。第四閘電極G4及第六閘電極G6中之每一者可延伸穿過各個Y方向邊界到達相鄰單元，及可圍繞各個相鄰單元之第四通閘電晶體PG4及第二通閘電晶體PG2之各自的垂直通道結構。
第32圖圖示第二雙埠SRAM位元單元202之頂板位準TP，此頂板位準TP類似於第27圖中之頂板位準TP。為論述之簡明性起見，省略第27圖及第32圖中共有之特徵。第二頂板T2位於第二上拉電晶體PU2、第二下拉電晶體PD2及第四通閘電晶體PG4之垂直通道結構上及實體電耦接至此等垂直通道結構。第四頂板T4位於第二通閘電晶體PG2之垂直通道結構之上及實體電耦接至此垂直通道結構。在第32圖中，與第27圖相比，第三頂板T3及第四頂板 T4中之每一者沿X方向向單元202內延伸至更遠處。與第27圖相比，第一頂板觸點TC1及第二頂板觸點TC2之各個位置向內位移。第32圖亦圖示第三閘極觸點GC3及第四閘極觸點GC4之位置，如針對第31圖所論述。
第33圖及第34圖圖示依據一些實施例由邊界(虛線)界定之第二雙埠SRAM位元單元202之第一通孔位準VL1、第一敷金屬位準M1、第二通孔位準VL2，及第二敷金屬位準M2。第33圖圖示第一通孔位準VL1及第一敷金屬位準M1。第一敷金屬位準M1包括敷金屬跡線M1-WL-A及M1-WL-B(例如敷金屬138)。敷金屬跡線M1-WL-A及M1-WL-B沿X方向延伸。第一通孔V1(例如通孔136)及第四通孔V4(例如通孔136)中之每一者自敷金屬跡線M1-WL-A延伸。第二通孔V2(例如通孔136)及第三通孔V3(例如通孔136)中之每一者自敷金屬跡線M1-WL-B延伸。第一通孔V1實體電耦接第一閘極觸點GC1(參見第32圖)。第二通孔V2實體電耦接第二閘極觸點GC2(參見第32圖)。第三通孔V3實體電耦接第三閘極觸點GC3(參見第32圖)。第四通孔V4實體電耦接第四閘極觸點GC4(參見第32圖)。
第34圖圖示第二通孔位準VL2及第二敷金屬位準M2。第二敷金屬位準M2包括敷金屬跡線M2-BLB-A、M2-BLB-B、M2-Vdd、M2-Vss、M2-BL-A，及M2-BL-B(例如敷金屬144)。敷金屬跡線M2-BLB-A、M2-BLB-B、M2-Vdd、M2-Vss、M2-BL-A，及M2-BL-B 沿Y方向延伸，及一般而言與導電特徵AA-BLB-A、AA-BLB-B、AA-Vdd、AA-Vss、AA-BL-A，及AA-BL-B之位置對應。沒有通孔自單元202內之敷金屬跡線M2-BLB-A、M2-BLB-B、M2-Vdd、M2-Vss、M2-BL-A，及M2-BL-B延伸。通孔可自處於單元202外側之位置的敷金屬跡線M2-BLB-A、M2-BLB-B、M2-Vdd、M2-Vss、M2-BL-A，及M2-BL-B延伸，此等通孔可將敷金屬跡線M2-BLB-A、M2-BLB-B、M2-Vdd、M2-Vss、M2-BL-A，及M2-BL-B分別電耦接至導電特徵AA-BLB-A、AA-BLB-B、AA-Vdd、AA-Vss、AA-BL-A，及AA-BL-B。
第35圖圖示依據一些實施例之雙埠SRAM位元單元陣列。陣列包括複數個次陣列。第35圖中圖示第一次陣列SA1及第二次陣列SA2，及此陣列可包括較多或較少次陣列。每一次陣列可包括具有重複圖案之單元200或202，如針對第25B圖所論述。為方便起見，陣列中之每一列沿X方向延伸，及每一行沿Y方向延伸。陣列包括複數個行AC。每一次陣列包括次陣列列SAR。陣列包括位於每一列之每一端部處之列邊緣單元REC。陣行包括位於每一行之每一端部處之邊緣帶狀單元ESC。陣列包括第一相鄰次陣列行(例如第一次陣列SA1)與對應之第二相鄰次陣列行(例如第二次陣列SA2)之間的帶狀單元SC。
帶狀單元SC及ESC可包括有效區域，例如具有金屬半導體化合物區域94及/或96，此等有效區域在各個行 之整個單元延伸。例如，帶狀單元SC可包括有效區域第二位元線AA-BL-B，及此有效區域第二位元線AA-BL-B可延伸穿過此行內每一單元。此有效區域第二位元線AA-BL-B可包括金屬半導體化合物區域，例如金屬半導體化合物區域94。其他有效區域可具有類似配置。帶狀單元SC及ESC中之有效區域可包括虛擬垂直通道結構，此等垂直通道結構例如用以提供改良之均勻性，及/或此等有效區域可省略垂直通道結構。
第35圖之陣列進一步包括敷金屬跡線MX-BLB-B、MX-BLB-A、MX-Vdd、MX-Vss、MX-BL-A，及MX-BL-B，此等敷金屬跡線沿Y方向在一行中延伸。此等敷金屬跡線MX-BLB-B、MX-BLB-A、MX-Vdd、MX-Vss、MX-BL-A及MX-BL-B可位於第一敷金屬M1中，如針對第28圖所論述，位於第二敷金屬M2中，如針對第34圖所論述，位於另一敷金屬中，或多個敷金屬之組合中。類似敷金屬跡線可具有類似圖案，如相同排列或以鏡像方式排列，以用於保持陣列行AC之行。
在敷金屬跡線MX-BLB-B、MX-BLB-A、MX-Vdd、MX-Vss、MX-BL-A及MX-BL-B分別與有效區域導電特徵AA-BLB-B、AA-BLB-A、AA-Vdd、AA-Vss、AA-BL-A及AA-BL-B之間的帶狀單元SC及/或ESC中製造連接裝置210。例如，如若敷金屬跡線處於第一敷金屬M1中，則連接裝置210可包括通孔(例如通孔136)及有效區域觸點(例如觸點126)。此外，例如，如若敷金 屬跡線處於第二敷金屬M2中，連接裝置210可包括第二位準通孔(例如通孔142)、第一敷金屬(例如敷金屬138中)之降落墊、第一位準通孔(例如通孔136)，及有效區域觸點(例如觸點126)。如圖所示，在第一行1C中的每一帶狀單元SC及ESC中在互補第二位元線敷金屬跡線MX-BLB-B與互補第二位元線有效區域導電特徵AA-BLB-B之間製造連接裝置210。如圖所示，在第一行1C中的每一帶狀單元SC及ESC中在互補第一位元線敷金屬跡線MX-BLB-A與互補第一位元線有效區域導電特徵AA-BLB-A之間製造連接裝置210。如圖所示，在第一行1C中的每一帶狀單元SC及ESC中在第一電源電壓敷金屬跡線MX-Vdd與第一電源電壓有效區域導電特徵AA-Vdd之間製造連接裝置210。如圖所示，在第一行1C中的每一帶狀單元SC及ESC中在第二電源電壓敷金屬跡線MX-Vss與第二電源電壓有效區域導電特徵AA-Vss之間製造連接裝置210。如圖所示，在第一行1C中的每一帶狀單元SC及ESC中在第一位元線敷金屬跡線MX-BL-A與第一位元線有效區域導電特徵AA-BL-A之間製造連接裝置210。如圖所示，在第一行1C中的每一帶狀單元SC及ESC中在第二位元線敷金屬跡線MX-BL-B與第二位元線有效區域導電特徵AA-BL-B之間製造連接裝置210。藉由在帶狀單元處為此等敷金屬跡線提供連接裝置，可提供低阻抗路徑，此路徑有助於確保到達陣列中的單元的信號或電源之完整性，而無需在陣列之每一單元內提供直接連接裝置。在一些實施例中， 經設想，當陣列中之列數目等於或小於64時(如在4與64之間)，可省略敷金屬跡線MX-BLB-B、MX-BLB-A、MX-Vdd、MX-Vss、MX-BL-A，及MX-BL-B，及在其他實施例中，經設想，當陣列中之列數目大於64時，可使用敷金屬跡線MX-BLB-B、MX-BLB-A、MX-Vdd、MX-Vss、MX-BL-A，及MX-BL-B。可在任一單元數目之情況下使用或省略敷金屬跡線MX-BLB-B、MX-BLB-A、MX-Vdd、MX-Vss、MX-BL-A，及MX-BL-B。
第36圖圖示依據一些實施例之雙埠SRAM位元單元陣列。第36圖之陣列包括組件，此等組件對應於針對第35圖所論述之組件，及為簡明起見，此處不再重複此等組件之論述。在第36圖中，行CC中圖示額外的敷金屬跡線MX-BLB-B、MX-BLB-A、MX-Vdd、MX-Vss、MX-BL-A，及MX-BL-B。沿帶狀單元SC及ESC之列，網目敷金屬跡線MY-Vss及MY-Vdd在Y方向上延伸。對每一網目敷金屬跡線MY-Vss與MY-Vdd而言，在每一行中，連接裝置212位於網目敷金屬跡線MY-Vss及MY-Vdd與對應之敷金屬跡線MX-Vss及MX-Vdd之間。網目敷金屬跡線MY-Vss及MY-Vdd及敷金屬跡線MX-Vss及MX-Vdd位於不同敷金屬中。連接裝置212可包括位於敷金屬之間的通孔，或多個通孔之組合，及介入敷金屬中之一或更多個介入降落墊。藉由使網目敷金屬跡線MY-Vss及MY-Vdd耦接至每一行中之敷金屬跡線MX-Vss，如圖所繪示，多個第二電 源電壓敷金屬跡線MX-Vss之間的電位可在整個陣列中更為恆定不變，及同樣，多個第一電源電壓敷金屬跡線MX-Vdd之間的電位亦可在整個陣列中更為恆定不變。
一些實施例可取得優勢。一些實施例可包括VGAA電晶體之新興技術。此外，一些實施例可將有效區域導電特徵作為導體而實施，以獲得電源電壓Vdd及Vss、獲得位元線BL-A及BL-B，及獲得互補位元線BLB-A及BLB-B，上述各者可免除每一單元內之一些連接器。一些實施例可進一步改良微影術圖案化邊際，如藉由使用VGAA佈局，此VGAA佈局可進一步縮小單元佈局尺寸。更進一步，藉由增大深寬比，如先前所論述，信號佈線可變短，此舉可進一步提高速度。
第一實施例是一結構。此結構包括雙埠靜態隨機存取記憶體(static random access memory；DPSRAM)單元。DPSRAM單元包括第一下拉電晶體、第二下拉電晶體、第一上拉電晶體、第二上拉電晶體、第一通閘電晶體、第二通閘電晶體、第三通閘電晶體，及第四通閘電晶體。第一下拉電晶體包括基板中第一有效區域中之第一源極/汲極區域、在第一有效區域上方延伸之第一垂直通道，及在第一垂直通道上方之第二源極/汲極區域。第二下拉電晶體包括第一有效區域中之第三源極/汲極區域、在第一有效區域上方延伸之第二垂直通道，及第二垂直通道上方之第四源極/汲極區域。第一源極/汲極區域經由第一有效區域電耦接至第三源極/汲極區域。第一上拉電晶體包括基板中第二有效 區域中之第五源極/汲極區域、在第二有效區域上方延伸之第三垂直通道，及第三垂直通道上方之第六源極/汲極區域。第二上拉電晶體包括第二有效區域中之第七源極/汲極區域、在第二有效區域上方延伸之第四垂直通道，及第四垂直通道上方之第八源極/汲極區域。第五源極/汲極區域經由第二有效區域電耦接至第七源極/汲極區域。第一通閘電晶體包括基板中第三有效區域中之第九源極/汲極區域、在第三有效區域上方延伸之第五垂直通道，及第五垂直通道上方之第十源極/汲極區域。第二通閘電晶體包括基板中第四有效區域中之第十一源極/汲極區域、在第四有效區域上方延伸之第六垂直通道，及第六垂直通道上方之第十二源極/汲極區域。第三通閘電晶體包括基板中第五有效區域中之第十三源極/汲極區域、在第五有效區域上方延伸之第七垂直通道，及第七垂直通道上方之第十四源極/汲極區域。第四通閘電晶體包括基板中第六有效區域中之第十五源極/汲極區域、在第六有效區域上方延伸之第八垂直通道，及第八垂直通道上方之第十六源極/汲極區域。第一閘電極圍繞第一垂直通道及第三垂直通道中之每一者。第二閘電極圍繞第二垂直通道及第四垂直通道中之每一者。第三閘電極圍繞第五垂直通道。第四閘電極圍繞第六垂直通道。第五閘電極圍繞第七垂直通道。第六閘電極圍繞第八垂直通道。第一導電特徵在第二源極/汲極區域及第六源極/汲極區域上方及實體耦接至第二及第六源極/汲極區域。第一導電特徵進一步電耦接至第二閘電極、第十源極/汲極區域，及第十四源極/汲極 區域。第二導電特徵在第四源極/汲極區域及第八源極/汲極區域上方及實體耦接至第二及第八源極/汲極區域。第二導電特徵進一步電耦接至第一閘電極、第十二源極/汲極區域，及第十六源極/汲極區域。
另一實施例是一結構。此結構包括記憶體陣列。記憶體陣列包括以行及列排列之複數個雙埠靜態隨機存取記憶體(static random access memory；DPSRAM)單元，及在記憶體陣列之每一DPSRAM單元行中包括第一功率節點有效區域、第二功率節點有效區域、第一位元線節點有效區域、互補第一位元線節點有效區域、第二位元線節點有效區域，及互補第二位元線節點有效區域。每一DPSRAM單元包括第一下拉垂直電晶體、第二下拉垂直電晶體、第一上拉垂直電晶體、第二上拉垂直電晶體、第一通閘垂直電晶體、第二通閘垂直電晶體、第三通閘垂直電晶體，及第四通閘垂直電晶體。第一下拉垂直電晶體、第一上拉垂直電晶體、第一通閘垂直電晶體，及第三通閘垂直電晶體之各自的第一源極/汲極區域耦接在一起及耦接至第二上拉垂直電晶體及第二下拉垂直電晶體之各自的閘極。第二下拉垂直電晶體、第二上拉垂直電晶體、第二通閘垂直電晶體，及第四通閘垂直電晶體之各自的第一源極/汲極區域耦接在一起及耦接至第一上拉垂直電晶體及第一下拉垂直電晶體之各自的閘極。第一功率節點有效區域位於基板中及沿各個行延伸。各個行中每一DPSRAM單元之第一上拉垂直電晶體及第二上拉電晶體之各自的第二源極/汲極區域安置於第一功率節 點有效區域中。第二功率節點有效區域位於基板中及沿各個行延伸。各個行中每一DPSRAM單元之第一下拉垂直電晶體及第二下拉電晶體之各自的第二源極/汲極區域安置於第二功率節點有效區域中。第一位元線節點有效區域位於基板中及沿各個行延伸。各個行中每一DPSRAM單元之第一通閘垂直電晶體之第二源極/汲極區域安置於第一位元線節點有效區域中。互補的第一位元線節點有效區域位於基板中及沿各個行延伸。各個行中每一DPSRAM單元之第二通閘垂直電晶體之第二源極/汲極區域安置於互補的第一位元線節點有效區域中。第二位元線節點有效區域位於基板中及沿各個行延伸。各個行中每一DPSRAM單元之第三通閘垂直電晶體之第二源極/汲極區域安置於第二位元線節點有效區域中。互補的第二位元線節點有效區域位於基板中及沿各個行延伸。各個行中每一DPSRAM單元之第四通閘垂直電晶體之第二源極/汲極區域安置於互補的第二位元線節點有效區域中。
又一實施例是一方法。第一功率節點有效區域、第二功率節點有效區域、第一位元線節點有效區域、互補的第一位元線節點有效區域、第二位元線節點有效區域，及互補的第二位元線節點有效區域定義在基板中。第一垂直通道結構、第二垂直通道結構、第三垂直通道結構、第四垂直通道結構、第五垂直通道結構、第六垂直通道結構、第七垂直通道結構，及第八垂直通道結構在一區域中形成。第一、第二、第三、第四、第五，及第六垂直通道結構中之每 一者包括安置於各個有效面積中之第一源極/汲極區域、第一源極/汲極區域上方之通道區域，及通道區域上方之第二源極/汲極區域。第一垂直通道結構之第一源極/汲極區域安置於第一功率節點有效區域中。第二垂直通道結構之第一源極/汲極區域安置於第一功率節點有效區域中。第三垂直通道結構之第一源極/汲極區域安置於第二功率節點有效區域中。第四垂直通道結構之第一源極/汲極區域安置於第二功率節點有效區域中。第五垂直通道結構之第一源極/汲極區域安置於第一位元線節點有效區域中。第六垂直通道結構之第一源極/汲極區域安置於互補的第一位元線節點有效區域中。第七垂直通道結構之第一源極/汲極區域安置於第二位元線節點有效區域中。第八垂直通道結構之第一源極/汲極區域安置於互補的第二位元線節點有效區域中。第一閘電極、第二閘電極、第三閘電極、第四閘電極、第五閘電極，及第六閘電極形成於基板上方。第一閘電極圍繞第一垂直通道結構及第三垂直通道結構。第二閘電極圍繞第二垂直通道結構及第四垂直通道結構。第三閘電極圍繞第五垂直通道結構。第四閘電極圍繞第六垂直通道結構。第五閘電極圍繞第七垂直通道結構。第六閘電極圍繞第八垂直通道結構。第一垂直通道結構、第三垂直通道結構、第五垂直通道結構，及第七垂直通道結構之各自的第二源極/汲極區域電耦接在一起及耦接至第二閘電極，及第二垂直通道結構、第四垂直通道結構、第六垂直通道結構，及第八垂直通道結構之各自的第二源極/汲極區域電耦接在一起及耦接至第一閘電極。
前述事項概括數個實施例之特徵，以便彼等熟習此項技術者可更佳地理解本揭露之態樣。彼等熟習此項技術者應瞭解，本揭露可易於用作設計或修正其他製程及結構之基礎，以實現與本案介紹之實施例相同的目的及/或達到與其相同的優勢。彼等熟習此項技術者亦應瞭解，此種同等構造不脫離本揭露之精神及範疇，及可在不脫離本揭露精神及範疇之情況下在本案中進行多種變更、取代及更動。
60‧‧‧基板
62‧‧‧第一區域
64‧‧‧第二區域
68‧‧‧絕緣區域
72‧‧‧垂直通道結構
80‧‧‧P型摻雜井
82‧‧‧N+摻雜源極/汲極區域
88‧‧‧N型摻雜井
90‧‧‧P+摻雜源極/汲極區域
94‧‧‧金屬半導體化合物區域
96‧‧‧金屬半導體化合物區域
100‧‧‧第一介電層
104‧‧‧閘電極層
106‧‧‧第二介電層
110‧‧‧N+摻雜源極/汲極區域
114‧‧‧P+摻雜源極/汲極區域
118‧‧‧第三介電層
122‧‧‧金屬半導體化合物區域
124‧‧‧第四介電層
126‧‧‧觸點
128‧‧‧觸點
130‧‧‧觸點
132‧‧‧觸點
134‧‧‧第五介電層
136‧‧‧通孔
138‧‧‧敷金屬
140‧‧‧第六介電層
142‧‧‧通孔
144‧‧‧敷金屬

Claims (20)

  1. 一種結構，包括：一雙埠靜態隨機存取記憶體單元，包括：一第一下拉電晶體，包括位於一基板中之一第一有效區域中之一第一源極/汲極區域、在該第一有效區域上方延伸之一第一垂直通道，及該第一垂直通道上方之一第二源極/汲極區域；一第二下拉電晶體，包括該第一有效區域中之一第三源極/汲極區域、在該第一有效區域上方延伸之一第二垂直通道，及該第二垂直通道上方之一第四源極/汲極區域，該第一源極/汲極區域經由該第一有效區域電耦接至該第三源極/汲極區域；一第一上拉電晶體，包括位於該基板中之一第二有效區域中之一第五源極/汲極區域、在該第二有效區域上方延伸之一第三垂直通道，及該第三垂直通道上方之一第六源極/汲極區域；一第二上拉電晶體，包括該第二有效區域中之一第七源極/汲極區域、在該第二有效區域上方延伸之一第四垂直通道，及該第四垂直通道上方之一第八源極/汲極區域，該第五源極/汲極區域經由該第二有效區域電耦接至該第七源極/汲極區域；一第一通閘電晶體，包括位於該基板中之一第三有效區域中之一第九源極/汲極區域、在該第三有效區域上方延伸之一第五垂直通道，及該第五垂直通道上方之一第十源極/汲極區域； 一第二通閘電晶體，包括位於該基板中之一第四有效區域中之一第十一源極/汲極區域、在該第四有效區域上方延伸之一第六垂直通道，及該第六垂直通道上方之一第十二源極/汲極區域；一第三通閘電晶體，包括位於該基板中之一第五有效區域中之一第十三源極/汲極區域、在該第五有效區域上方延伸之一第七垂直通道，及該第七垂直通道上方之一第十四源極/汲極區域；一第四通閘電晶體，包括位於該基板中之一第六有效區域中之一第十五源極/汲極區域、在該第六有效區域上方延伸之一第八垂直通道，及該第八垂直通道上方之一第十六源極/汲極區域；一第一閘電極，圍繞該第一垂直通道及該第三垂直通道中之每一者；一第二閘電極，圍繞該第二垂直通道及該第四垂直通道中之每一者；一第三閘電極，圍繞該第五垂直通道；一第四閘電極，圍繞該第六垂直通道；一第五閘電極，圍繞該第七垂直通道；一第六閘電極，圍繞該第八垂直通道；一第一導電特徵，位於該第二源極/汲極區域及該第六源極/汲極區域上方及實體耦接至該第二及該第六源極/汲極區域，該第一導電特徵進一步電耦接至該第二閘電極、該第十源極/汲極區域，及該第十四源極/汲極區域；及 一第二導電特徵，位於該第四源極/汲極區域及該第八源極/汲極區域上方及實體耦接至該第四及該第八源極/汲極區域，該第二導電特徵進一步電耦接至該第一閘電極、該第十二源極/汲極區域，及該第十六源極/汲極區域。
  2. 如請求項1所述之結構，其中該第一有效區域、該第二有效區域、該第三有效區域、該第四有效區域、該第五有效區域，及該第六有效區域中之每一者延伸超過該雙埠靜態隨機存取記憶體單元之一區域。
  3. 如請求項1所述之結構，其中該第一有效區域包括一第三導電特徵，該第二有效區域包括一第四導電特徵，該第三有效區域包括一第五導電特徵，該第四有效區域包括一第六導電特徵，該第五有效區域包括一第七導電特徵，及該第六有效區域包括一第八導電特徵。
  4. 如請求項1所述之結構，其中該雙埠靜態隨機存取記憶體單元包括該基板中之一第一P井、該基板中之一N井，及該基板中之一第二P井，該N井安置於該第一P井與該第二P井之間，該第一有效區域、該第三有效區域，及該第五有效區域安置於該第一P井中，該第二有效區域安置於該N井中，該第四有效區域及該第六有效區域安置於該第二P井中。
  5. 如請求項1所述之結構，其中該第一垂直通道、該第三垂直通道、該第五垂直通道，及該第八垂直通道沿一第一方向對準，該第二垂直通道、該第四垂直通道、該第六垂直通道，及該第七垂直通道沿一第二方向對 準，該第一方向與該第二方向中之每一者與該第一有效區域、該第二有效區域、該第三有效區域、該第四有效區域、該第五有效區域，及該第六有效區域相交。
  6. 如請求項1所述之結構，其中該第一導電特徵位於該第十源極/汲極區域上方及實體耦接至該第十源極/汲極區域，及該第二導電特徵位於該第十二源極/汲極區域上方及實體耦接至該第十二源極/汲極區域。
  7. 如請求項1所述之結構，其中該第一垂直通道、該第三垂直通道、該第五垂直通道，及該第六垂直通道沿一第一方向對準，該第二垂直通道、該第四垂直通道、該第七垂直通道，及該第八垂直通道沿一第二方向對準，該第一方向與該第二方向中之每一者與該第一有效區域、該第二有效區域、該第三有效區域、該第四有效區域、該第五有效區域，及該第六有效區域相交。
  8. 如請求項1所述之結構，其中該第一導電特徵位於該第十源極/汲極區域上方及實體耦接至該第十源極/汲極區域，及該第二導電特徵位於該第十六源極/汲極區域上方及耦接至該第十六源極/汲極區域。
  9. 如請求項1所述之結構，其中在該雙埠靜態隨機存取記憶體單元之一區域中沒有觸點實體連接該第一有效區域、該第二有效區域、該第三有效區域、該第四有效區域、該第五有效區域，及該第六有效區域中之任何者。
  10. 如請求項1所述之結構，進一步包括位於該雙埠靜態隨機存取記憶體單元上方之一第一敷金屬位準及位於該第一敷金屬位準上方之一第二敷金屬位準；該第一敷金屬位準包括：一第一跡線，沿該第一有效區域延伸；一第二跡線，沿該第二有效區域延伸；一第三跡線，沿該第三有效區域延伸；一第四跡線，沿該第四有效區域延伸；一第五跡線，沿該第五有效區域延伸；一第六跡線，沿該第六有效區域延伸，其中在該雙埠靜態隨機存取記憶體單元之一區域中，沒有通孔延伸至或延伸自該第一跡線、該第二跡線、該第三跡線、該第四跡線、該第五跡線，及該第六跡線；該第二敷金屬位準包括：一第七跡線，在一方向上延伸，該方向與該第一跡線、該第二跡線、該第三跡線、該第四跡線、該第五跡線，及該第六跡線相交，該第七跡線電耦接至該第三閘電極及該第四閘電極；及一第八跡線，在一方向上延伸，該方向與該第一跡線、該第二跡線、該第三跡線、該第四跡線、該第五跡線，及該第六跡線相交，該第八跡線電耦接至該第五閘電極及該第六閘電極。
  11. 如請求項1所述之結構，進一步包括位於該雙埠靜態隨機存取記憶體單元上方之一第一敷金屬位準及位於該第一敷金屬位準上方之一第二敷金屬位準； 該第一敷金屬位準包括：一第一跡線，在一方向上延伸，該方向與該第一有效區域、該第二有效區域、該第三有效區域、該第四有效區域、該第五有效區域，及該第六有效區域相交，該第一跡線電耦接至該第三閘電極及該第四閘電極；一第二跡線，在一方向上延伸，該方向與該第一有效區域、該第二有效區域、該第三有效區域、該第四有效區域、該第五有效區域，及該第六有效區域相交，該第二跡線電耦接至該第五閘電極及該第六閘電極；該第二敷金屬位準包括：一第三跡線，沿該第一有效區域延伸；一第四跡線，沿該第二有效區域延伸；一第五跡線，沿該第三有效區域延伸；一第六跡線，沿該第四有效區域延伸；一第七跡線，沿該第五有效區域延伸；及一第八跡線，沿該第六有效區域延伸，其中在該雙埠靜態隨機存取記憶體單元之一區域中，沒有通孔延伸至或延伸自該第三跡線、該第四跡線、該第五跡線、該第六跡線、該第七跡線，及該第八跡線中任一者。
  12. 一種結構，包括：一記憶體陣列，包括： 複數個雙埠靜態隨機存取記憶體(double-port static random access memory；DPSRAM)單元，該等雙埠靜態隨機存取記憶體單元以行及列排列，該等雙埠靜態隨機存取記憶體單元中之每一者包括一第一下拉垂直電晶體、一第二下拉垂直電晶體、一第一上拉垂直電晶體、一第二上拉垂直電晶體、一第一通閘垂直電晶體、一第二通閘垂直電晶體、一第三通閘垂直電晶體，及一第四通閘垂直電晶體，該第一下拉垂直電晶體、該第一上拉垂直電晶體、該第一通閘垂直電晶體，及該第三通閘垂直電晶體之各自的第一源極/汲極區域耦接在一起及耦接至該第二上拉垂直電晶體及該第二下拉垂直電晶體之各自的閘極，該第二下拉垂直電晶體、該第二上拉垂直電晶體、該第二通閘垂直電晶體，及該第四通閘垂直電晶體之各自的第一源極/汲極區域耦接在一起及耦接至該第一上拉垂直電晶體及該第一下拉垂直電晶體之各自的閘極；及在該記憶體陣列中之該等雙埠靜態隨機存取記憶體單元之每一行中：一第一功率節點有效區域位於一基板中及沿該各個行而延伸，該各個行中之該等雙埠靜態隨機存取記憶體單元之每一者中的該第一上拉垂直電晶體及該第二上拉垂直電晶體之各自的第二源極/汲極區域安置於該第一功率節點有效區域中；一第二功率節點有效區域位於該基板中及沿該各個行而延伸，該各個行中之該等雙埠靜態隨機 存取記憶體單元之每一者中的該第一下拉垂直電晶體及該第二下拉電晶體之各自的第二源極/汲極區域安置於該第二功率節點有效區域中；一第一位元線節點有效區域位於該基板中及沿該各個行延伸，該各個行中該等雙埠靜態隨機存取記憶體單元中之每一者之該第一通閘垂直電晶體的一第二源極/汲極區域安置於該第一位元線節點有效區域中；一互補第一位元線節點有效區域位於該基板中及沿該各個行延伸，該各個行中該等雙埠靜態隨機存取記憶體單元中之每一者之該第二通閘垂直電晶體的一第二源極/汲極區域安置於該互補第一位元線節點有效區域中；一第二位元線節點有效區域位於該基板中及沿該各個行延伸，該各個行中該等雙埠靜態隨機存取記憶體單元中之每一者之該第三通閘垂直電晶體的一第二源極/汲極區域安置於該第二位元線節點有效區域中；及一互補第二位元線節點有效區域位於該基板中及沿該各個行延伸，該各個行中該等雙埠靜態隨機存取記憶體單元中之每一者之該第四通閘垂直電晶體的一第二源極/汲極區域安置於該互補第二位元線節點有效區域中。
  13. 如請求項12所述之結構，其中該記憶體陣列進一步包括一第一列帶狀單元及一第二列帶狀單元， 該第一列帶狀單元安置於該等雙埠靜態隨機存取記憶體單元行之一第一邊緣上，該第二列安置於該等雙埠靜態隨機存取記憶體單元行之一第二邊緣上，該第二邊緣與該第一邊緣相對。
  14. 如請求項13所述之結構，其中該記憶體陣列進一步包括位於該基板上方之一第一敷金屬位準，該記憶體陣列中該等雙埠靜態隨機存取記憶體單元行之每一者之該第一敷金屬位準包括：一第一功率節點敷金屬跡線，沿該各個行延伸，一第一連接將該第一功率節點敷金屬跡線電耦接至該各個行中該第一列帶狀單元之該各個帶狀單元中的該第一功率節點有效區域，一第二連接將該第一功率節點敷金屬跡線電耦接至該各個行中該第二列帶狀單元之該各個帶狀單元中之該第一功率節點有效區域；一第二功率節點敷金屬跡線，沿該各個行延伸，一第三連接將該第二功率節點敷金屬跡線電耦接至該各個行中該第一列帶狀單元之該各個帶狀單元中的該第二功率節點有效區域，一第四連接將該第二功率節點敷金屬跡線電耦接至該各個行中該第二列帶狀單元之該各個帶狀單元中之該第二功率節點有效區域；一第一位元線節點敷金屬跡線，沿該各個行延伸，一第五連接將該第一位元線節點敷金屬跡線電耦接至該各個行中該第一列帶狀單元之該各個帶狀單元中的該第一位元線節點有效區域，一第六連接將該第一位元線節點敷金屬 跡線電耦接至該各個行中該第二列帶狀單元之該各個帶狀單元中之該第一位元線節點有效區域；一互補第一位元線節點敷金屬跡線，沿該各個行延伸，一第七連接將該互補第一位元線節點敷金屬跡線電耦接至該各個行中該第一列帶狀單元之該各個帶狀單元中的該互補第一位元線節點有效區域，一第八連接將該互補第一位元線節點敷金屬跡線電耦接至該各個行中該第二列帶狀單元之該各個帶狀單元中之該互補第一位元線節點有效區域；一第二位元線節點敷金屬跡線，沿該各個行延伸，一第九連接將該第二位元線節點敷金屬跡線電耦接至該各個行中該第一列帶狀單元之該各個帶狀單元中的該第二位元線節點有效區域，一第十連接將該第二位元線節點敷金屬跡線電耦接至該各個行中該第二列帶狀單元之該各個帶狀單元中之該第二位元線節點有效區域；及一互補第二位元線節點敷金屬跡線，沿該各個行延伸，一第十一連接將該互補第二位元線節點敷金屬跡線電耦接至該各個行中該第一列帶狀單元之該各個帶狀單元中的該互補第二位元線節點有效區域，一第十二連接將該互補第二位元線節點敷金屬跡線電耦接至該各個行中該第二列帶狀單元之該各個帶狀單元中之該互補第二位元線節點有效區域。
  15. 如請求項13所述之結構，其中該記憶體陣列進一步包括位於該基板上之一第一敷金屬位準及位於該基板上之一第二敷金屬位準，該記憶體陣列中之該等雙 埠靜態隨機存取記憶體單元行中每一行在該第一敷金屬位準包括：一第一功率節點敷金屬跡線，沿該各個行延伸，及一第二功率節點敷金屬跡線，沿該各個行延伸，該第一列帶狀單元及該第二列帶狀單元中之每一者在該第二敷金屬位準包括：一網目第一功率節點敷金屬跡線，沿該各個帶狀單元列延伸，及一網目第二功率節點敷金屬跡線，沿該各個帶狀單元列延伸，及對於每一帶狀單元而言，一第一連接將該各個帶狀單元處之該第一功率節點敷金屬跡線電耦接至該各個帶狀單元處之該網目第一功率節點敷金屬跡線，及一第二連接將該各個帶狀單元處之該第二功率節點敷金屬跡線電耦接至該各個帶狀單元處之該網目第二功率節點敷金屬跡線。
  16. 如請求項12所述之結構，其中該等雙埠靜態隨機存取記憶體單元中之每一者具有一區域，該區域沿一列方向具有一第一尺寸及沿一行方向具有一第二尺寸，該第一尺寸與該第二尺寸之一比率至少為4。
  17. 如請求項12所述之結構，其中該記憶體陣列進一步包括位於該基板上之一敷金屬位準，該等雙埠靜態隨機存取記憶體單元列中每一列在該敷金屬位準包括：一第一字線節點敷金屬跡線，沿該各個列延伸，及一第二字線節點敷金屬跡線，沿該各個列延伸，對於該各個列中之每一雙埠靜態隨機存取記憶體單元而言，該第一通閘垂直電晶體與該第二通閘電晶體之各個閘極電耦接至該第一字線節點敷金屬跡線，及該第三通閘垂直電晶體與該 第四通閘電晶體之各個閘極電耦接至該第二字線節點敷金屬跡線。
  18. 一種方法，該方法包括以下步驟：在一基板中定義一第一功率節點有效區域、一第二功率節點有效區域、一第一位元線節點有效區域、一互補第一位元線節點有效區域、一第二位元線節點有效區域，及一互補第二位元線節點有效區域；在一區域中形成一第一垂直通道結構、一第二垂直通道結構、一第三垂直通道結構、一第四垂直通道結構、一第五垂直通道結構、一第六垂直通道結構、一第七垂直通道結構，及一第八垂直通道結構，該第一、第二、第三、第四、第五、第六、第七，及第八垂直通道結構中之每一者包括：安置於一各個有效區域中之一第一源極/汲極區域、位於該第一源極/汲極區域上方之一通道區域，及位於該通道區域上方之一第二源極/汲極區域，該第一垂直通道結構之該第一源極/汲極區域安置於該第一功率節點有效區域中，該第二垂直通道結構之該第一源極/汲極區域安置於該第一功率節點有效區域中，該第三垂直通道結構之該第一源極/汲極區域安置於該第二功率節點有效區域中，該第四垂直通道結構之該第一源極/汲極區域安置於該第二功率節點有效區域中，該第五垂直通道結構之該第一源極/汲極區域安置於該第一位元線節點有效區域中，該第六垂直通道結構之該第一源極/汲極區域安置於該互補第一位元線節點有效區域中，該第七垂直通道結構之該第一源極/汲極區域安置於該第二位元線節點有效區域中，該第八垂 直通道結構之該第一源極/汲極區域安置於該互補第二位元線節點有效區域中；在該基板上形成一第一閘電極、一第二閘電極、一第三閘電極、一第四閘電極、一第五閘電極，及一第六閘電極，該第一閘電極圍繞該第一垂直通道結構及該第三垂直通道結構，該第二閘電極圍繞該第二垂直通道結構及該第四垂直通道結構，該第三閘電極圍繞該第五垂直通道結構，該第四閘電極圍繞該第六垂直通道結構，該第五閘電極圍繞該第七垂直通道結構，該第六閘電極圍繞該第八垂直通道結構；及將該第一垂直通道結構、該第三垂直通道結構、該第五垂直通道結構，及該第七垂直通道結構之各自的第二源極/汲極區域電耦接在一起及耦接至該第二閘電極，及將該第二垂直通道結構、該第四垂直通道結構、該第六垂直通道結構，及該第八垂直通道結構之各自的該第二源極/汲極區域電耦接在一起及耦接至該第一閘電極。
  19. 如請求項18所述之方法，進一步包括形成一敷金屬位準，該敷金屬位準包括一第一字線節點敷金屬跡線及一第二字線節點敷金屬跡線，該第一字線節點敷金屬跡線電耦接至該第三閘電極及該第四閘電極，該第二字線節點敷金屬跡線電耦接至該第五閘電極及該第六閘電極。
  20. 如請求項19所述之方法，其中在形成該敷金屬位準之該步驟之後，在該區域中，沒有觸點實體耦接該第一功率節點有效區域、該第二功率節點有效區域、 該第一位元線節點有效區域、該互補第一位元線節點有效區域、該第二位元線節點有效區域，及該第二位元線節點有效區域中之任何者。
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