TWI587684B - 具有垂直元件的兩埠ｓｒａｍ單元結構 - Google Patents

具有垂直元件的兩埠ｓｒａｍ單元結構 Download PDF

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TWI587684B TW104136628A TW104136628A TWI587684B TW I587684 B TWI587684 B TW I587684B TW 104136628 A TW104136628 A TW 104136628A TW 104136628 A TW104136628 A TW 104136628A TW I587684 B TWI587684 B TW I587684B
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Description

具有垂直元件的兩埠SRAM單元結構
本發明總體涉及積體電路，更具體地，涉及靜態隨機存取記憶體(SRAM)及其形成方法。
靜態隨機存取記憶體(SRAM)通常用於積體電路。SRAM單元具有保持資料而無需刷新的有利特徵。隨著對積體電路速度不斷增長的要求，SRAM單元的讀取和寫入速度也變得更加重要。
根據本揭露的一個方面，提供了一種結構，包括兩埠靜態隨機存取記憶體單元。該單元包括：第一下拉電晶體，其包括位於基板中第一主動區域中的第一源極/汲極區域、在第一主動區域之上延伸的第一垂直通道以及位於第一垂直通道之上的第二源極/汲極區域；第二下拉電晶體，其包括位於第一主動區域中的第三源極/汲極區域、在第一主動區域之上延伸的第二垂直通道以及位於第二垂直通道之上的第四源極/汲極區域，其中第一源極/汲極區域經由第一主動區域電性連接至第三源極/汲極區域；第一上拉電晶體，其包括位於基板中的第二主動區域中的第五源極/汲極區域、在第二主動區域之上延伸的第三垂直通道以及位於第三垂直通道之上的第六源極/汲極區域；第二上拉電晶體，包括位於第二主動區域中的第七源極/汲 極區域、在第二主動區域之上延伸的第四垂直通道以及位於第四垂直通道之上的第八源極/汲極區域，第五源極/汲極區域經由第二主動區域電性連接至第七源極/汲極區域；第一傳送閘極電晶體，其包括位於基板中的第三主動區域中的第九源極/汲極區域、在第三主動區域之上延伸的第五垂直通道以及位於第五垂直通道之上的第十源極/汲極區域；第二傳送閘極電晶體，包括位於基板中的第四主動區域中的第十一源極/汲極區域、在第四主動區域之上延伸的第六垂直通道以及位於第六垂直通道之上的第十二源極/汲極區域；讀取埠下拉電晶體，其包括位於基板中的第五主動區域中的第十三源極/汲極區域、在第五主動區域之上延伸的第七垂直通道以及位於第七垂直通道之上的第十四源極/汲極區域；讀取埠傳送閘極電晶體，其包括位於第五主動區域中的第十五源極/汲極區域、在第五主動區域之上延伸的第八垂直通道以及位於第八垂直通道之上的第十六源極/汲極區域；第一柵電極，其環繞第一垂直通道、第三垂直通道和第七垂直通道中的每一者；第二柵電極，其環繞第二垂直通道和第四垂直通道中的每一者；第三柵電極，其環繞第五垂直通道；第四柵電極，其環繞第六垂直通道；第五柵電極，其環繞第八垂直通道。第一導電構件，其位於第二源極/汲極區域、第六源極/汲極區域和第十源極/汲極區域之上並且電性連接至第二源極/汲極區域、第六源極/汲極區域和第十源極/汲極區域，第一導電構件還電性連接至第二柵電極，以及第二導電構件，其位於第四源極/汲極區域、第八源極/汲極區域和第十二源極/汲極區域之上並且電性連接至第四源極/汲極區域、第八源極/汲極區域和第十二源極/汲極區域，第二導電構件進一步電性連接至第一柵電極。
根據本揭露的另一方面，提供了一種結構，包括記憶體陣列。該陣列包括：多個兩埠靜態隨機存取記憶體(2PSRAM)單 元，2PSRAM單元以列和行進行排列，每個2PSRAM單元都包括第一下拉垂直電晶體、第二下拉垂直電晶體、第一上拉垂直電晶體、第二上拉垂直電晶體、第一傳送閘極(pass gate)垂直電晶體、第二傳送閘極垂直電晶體、讀取埠下拉垂直電晶體和讀取埠傳送閘極垂直電晶體，第一下拉垂直電晶體、第一上拉垂直電晶體和第一傳送閘極垂直電晶體的對應第一源極/汲極區域連接在一起並且連接至第二上拉垂直電晶體和第二下拉垂直電晶體的對應柵極，第二下拉垂直電晶體、第二上拉垂直電晶體和第二傳送閘極垂直電晶體的對應源極/汲極區域連接在一起並且連接至第一上拉垂直電晶體、第一下拉垂直電晶體和讀取埠下拉垂直電晶體的對應柵極。在記憶體陣列的每一列2PSRAM單元中：第一電源節點主動區域位於基板中並且沿著對應列延伸，對應列中的每個2PSRAM單元的第一上拉垂直電晶體和第二上拉垂直電晶體的對應第二源極/汲極區域設置在第一電源節點主動區域中，寫入第二電源節點主動區域位於基板中並且沿著對應列延伸，對應列中的每個2PSRAM的第一下拉垂直電晶體和第二下拉垂直電晶體的對應第二源極/汲極區域設置在寫入第二電源節點主動區域中，寫入位元線節點主動區域位於基板中並且沿著對應列延伸，對應列中的每個2PSRAM單元的第一傳送閘極垂直電晶體的第二源極/汲極區域設置在寫入位元線節點主動區域中，並且互補寫入位元線節點主動區域位於基板中並且沿著對應列延伸，對應列中的每個2PSRAM單元的第二傳送閘極垂直電晶體的第二源極/汲極區域設置在互補寫入位元線節點主動區域中。在記憶體陣列的每個2PSRAM單元中，局部節點主動區域位於基板中並且包含在對應2PSRAM單元的區域內，對應2PSRAM單元的讀取埠下拉垂直電晶體和讀取埠傳送閘極垂直電晶體的對應第二源極/汲極區域設置在局部節點主動區域中。
根據本揭露的又一方面，提供了一種方法，包括：在 基板中限定第一電源節點主動區域、寫入第二電源節點主動區域、寫入位元線節點主動區域、互補寫入位元線節點主動區域和局部節點主動區域；在一區域中形成第一垂直通道結構、第二垂直通道結構、第三垂直通道結構、第四垂直通道結構、第五垂直通道結構、第六垂直通道結構、第七垂直通道結構和第八垂直通道結構，第一垂直通道結構、第二垂直通道結構、第三垂直通道結構、第四垂直通道結構、第五垂直通道結構、第六垂直通道結構、第七垂直通道結構和第八垂直通道結構中的每一者都包括設置在對應主動區域中的第一源極/汲極區域、位於第一源極/汲極區域之上的通道區域和位於通道區域之上的第二源極/汲極區域，第一垂直通道結構的第一源極/汲極區域設置在第一電源節點主動區域中，第二垂直通道結構的第一源極/汲極區域設置在第一電源節點主動區域中，第三垂直通道結構的第一源極/汲極區域設置在寫入第二電源節點主動區域中，第四垂直通道結構的第一源極/汲極區域設置在寫入第二電源節點主動區域中，第五垂直通道結構的第一源極/汲極區域設置在寫入位元線節點主動區域中，第六垂直通道結構的第一源極/汲極區域設置在互補寫入位元線節點主動區域中，第七垂直通道結構的第一源極/汲極區域設置在局部節點主動區域中，第八垂直通道結構的第一源極/汲極區域設置在局部節點主動區域中；在基板上方形成第一柵電極、第二柵電極、第三柵電極、第四柵電極和第五柵電極，第一柵電極環繞第一垂直通道結構、第三垂直通道結構和第七垂直通道結構，第二柵電極環繞第二垂直通道結構和第四垂直通道結構，第三柵電極環繞第五垂直通道結構，第四柵電極環繞第六垂直通道結構，第五柵電極環繞第八垂直通道結構，以及將第一垂直通道結構、第三垂直通道結構和第五垂直通道結構的對應的第二源極/汲極區域電性連接在一起並且電性連接至第二柵電極，並且將第二垂直通道結構、第四垂直通道結構和第六垂 直通道結構的對應的第二源極/汲極區域電性連接在一起並且電性連接至第一柵電極。
60‧‧‧基板
62‧‧‧第一區域
64‧‧‧第二區域
66‧‧‧掩模層
68‧‧‧隔離區域
70‧‧‧掩模蓋
72‧‧‧垂直通道結構
74‧‧‧介電層
80‧‧‧p摻雜阱
82‧‧‧n+摻雜源極/汲極區域
88‧‧‧n摻雜阱
90‧‧‧p+摻雜源極/汲極區域
100‧‧‧第一介電層
102‧‧‧柵極介電層
104‧‧‧柵電極層
106‧‧‧第二介電層
118‧‧‧第三介電層
120‧‧‧半導體層
122‧‧‧金屬半導體化合物區域
124‧‧‧第四介電層
134‧‧‧第五介電層
140‧‧‧第六介電層
202‧‧‧第二兩埠SRAM位元單元
110、114‧‧‧源極/汲極區域
126、128、130、132‧‧‧接觸件
136、142‧‧‧通孔
138、144‧‧‧金屬層
1C‧‧‧第一列
200、200a、200b、200c、200d‧‧‧第一兩埠SRAM位元單元
210、212‧‧‧連接件
76、84‧‧‧底層
78、86、108、112‧‧‧光刻膠
92、116‧‧‧間隔物
94、96‧‧‧金屬半導體化合物區域
AA‧‧‧主動區域層
AA-LOC‧‧‧局部主動區域導電構件
AA-LOCa‧‧‧局部主動區域導電構件
AA-LOCb‧‧‧局部主動區域導電構件
AA-LOCc‧‧‧局部主動區域導電構件
AA-LOCd‧‧‧局部主動區域導電構件
AA-WBLB、AA-Vdd‧‧‧導電構件
AA-WVss、AA-WBL‧‧‧導電構件
AA-WBLB1、AA-Vdd1‧‧‧第一導電構件
AA-WVss1、AA-WBL1‧‧‧第一導電構件
AA-WBLB2、AA-Vdd2‧‧‧第二導電構件
AA-WVss2、AA-WBL2‧‧‧第二導電構件
AC‧‧‧陣列的列
CC‧‧‧列
ESC‧‧‧邊緣帶單元
G1‧‧‧第一柵電極
G2‧‧‧第二柵電極
G3‧‧‧第三柵電極
G4‧‧‧第四柵電極
G5‧‧‧第五柵電極
GC1‧‧‧第一柵極接觸件
GC2‧‧‧第二柵極接觸件
GC3‧‧‧第三柵極接觸件
GL‧‧‧柵電極層
INV1‧‧‧第一反相器
INV2‧‧‧第二反相器
LC1‧‧‧第一局部連接接觸件
LC2‧‧‧第二局部連接接觸件
M1‧‧‧第一金屬層
M1-RBL‧‧‧金屬導線
M1-RVss‧‧‧金屬導線
M1-Vdd‧‧‧金屬導線
M1-WBL‧‧‧金屬導線
M1-WBLB‧‧‧金屬導線
M1-WVss‧‧‧金屬導線
M2‧‧‧第二金屬層
M2-RWL‧‧‧金屬導線
M2-WWL‧‧‧金屬導線
MX-RBL‧‧‧金屬導線
MX-RVss‧‧‧金屬導線
MX-Vdd‧‧‧金屬導線
MX-WBL‧‧‧金屬導線
MX-WBLB‧‧‧金屬導線
MX-WVss‧‧‧金屬導線
MY-Vss、MY-Vdd‧‧‧網格狀金屬導線
N1、N2‧‧‧存儲節點
NW‧‧‧n阱
NW1‧‧‧第一n阱
NW2‧‧‧第二n阱
P1‧‧‧第一接墊
P2‧‧‧第二接墊
P3‧‧‧第三接墊
PD1、PD2‧‧‧下拉電晶體
PG1、PG2‧‧‧傳送閘極(pass gate)電晶體
PU1、PU2‧‧‧上拉電晶體
PW1‧‧‧第一p阱
PW2‧‧‧第二p阱
PW21‧‧‧第一-二p阱
PW22‧‧‧第二-二p阱
RBL‧‧‧讀取埠位元線
REC‧‧‧行邊緣單元
RP‧‧‧讀取埠
RPD‧‧‧讀取埠下拉電晶體
RPG‧‧‧讀取埠傳送閘極電晶體
RWL‧‧‧讀取埠字線
SA1‧‧‧第一子陣列
SA2‧‧‧第二子陣列
SAR‧‧‧陣列的行
SC‧‧‧帶單元
T1‧‧‧第一頂板
T2‧‧‧第二頂板
T3‧‧‧第三頂板
T4‧‧‧第四頂板
TC1‧‧‧第一頂板接觸件
TC2‧‧‧第二頂板接觸件
TP‧‧‧頂板層
V1‧‧‧第一通孔
V2‧‧‧第二通孔
V3‧‧‧第三通孔
V4‧‧‧第四通孔
V5‧‧‧第五通孔
V6‧‧‧第六通孔
V7‧‧‧第七通孔
Vdd‧‧‧第一電源電壓
VL1‧‧‧第一通孔層
VL2‧‧‧第二通孔層
Vss‧‧‧第二電源電壓
WBL‧‧‧寫入位元線
WBLB‧‧‧互補寫入位元線
WP‧‧‧寫入埠
WWL‧‧‧寫入字線
由以下詳細說明與附隨圖式得以最佳瞭解本揭露之各方面。注意，根據產業之標準實施方式，各種特徵並非依比例繪示。實際上，為了清楚討論，可任意增大或縮小各種特徵的尺寸。
圖1是根據一些實施例中兩埠靜態隨機存取記憶體(SRAM)位元單元的電路圖。
圖2至圖23以及圖24A是根據一些實施例中在用於形成垂直圍柵(VGAA)元件結構的製程的中間步驟的截面圖。
圖24B和圖24C是根據一些實施例中經由參照圖2至圖24討論的製程而形成的VGAA元件結構的重疊佈局圖。
圖25A、圖26和圖27是根據一些實施例中第一兩埠SRAM位元單元的對應層。
圖25B是根據一些實施例中單元的2×2陣列。
圖28A、圖28B和圖29是根據一些實施例中第一兩埠SRAM位元單元的第一通孔層VL1、第一金屬層M1、第二通孔層VL2以及第二金屬層M2的實例。
圖30顯示根據一些實施例中第二兩埠SRAM位元單元的頂板層級。
圖31A和圖31B是根據一些實施例中第二兩端SRAM位元單元的第一通孔層VL1和第一金屬層M1的實例。
圖32是根據一些實施例中兩埠SRAM位元單元的陣列。
圖33是根據一些實施例中具有網格狀電源電壓金屬導線的兩埠SRAM位元單元的陣列。
以下揭示內容提供許多不同的實施例或範例，用於實施本揭露之不同特徵。元件與配置的特定範例之描述如下，以簡化本揭露之揭示內容。當然，這些僅為範例，並非用於限制。例如，以下描述在第二特徵上或上方形成第一特徵，可包含第一與第二特徵直接接觸的之實施例，亦可包含在該第一與第二特徵之間形成其他特徵的實施例，因而該第一與第二特徵並非直接接觸。此外，本揭露可在不同範例中重複元件符號與/或字母。此重複係為了簡化與清楚之目的，而非描述不同實施例與/或所討論架構之間的關係。
再者，本揭露可使用空間相對用語，例如「之下」、「低於」、「較低」、「高於」、「較高」等類似用語之簡單說明，以描述圖式中一元件或特徵與另一元件或特徵的關係。空間相對用語係用以包括除了裝置在圖式中描述的位向之外，還有在使用中或步驟中之不同位向。該裝置或可被重新定位(旋轉90度或是其他位向)，並且可相應解釋本揭露案使用的空間對應描述。
靜態隨機存取記憶體(SRAM)單元(諸如兩埠SRAM單元)包括根據各個例示實施例提供的垂直圍柵(VGAA)元件。討論實施例的一些變型。在各個附圖和示意性實施例中，類似的參考標號用於表示類似的元件。此外，本文討論的方法實施例可以以特定順序執行；然而亦可在任何邏輯順序下執行其他的方法實施例。
圖1顯示根據一些實施例中兩埠SRAM位元單元的電路圖。圖1顯示寫入埠部分WP和讀取埠部分RP。該單元包括位於寫入埠部分WP中的上拉電晶體PU1和PU2、下拉電晶體PD1和PD2以及傳送閘極(pass gate)電晶體PG1和PG2，並且包括位於讀取埠部分RP中的讀取埠下拉電晶體RPD和讀取埠傳送閘極電晶體RPG。如電路圖所示，上拉電晶體PU1和PU2是p型電晶體，並且電晶體PD1、PD2、 PG1、PG2、RPD和RPG是n型電晶體。
上拉電晶體PU1和下拉電晶體PD1的汲極連接到一起，並且上拉電晶體PU2和下拉電晶體PD2的汲極連接到一起。電晶體PU1和PD1與電晶體PU2和PD2交叉連接以形成資料鎖存器。電晶體PU1和PD1的柵極連接到一起並連接至電晶體PU2和PD2的汲極，並且電晶體PU2和PD2的柵極連接到一起並連接至電晶體PU1和PD1的汲極。上拉電晶體PU1和PU2的源極連接至第一電源電壓Vdd，並且下拉電晶體PD1和PD2的源極連接至第二電源電壓Vss，例如，接地電壓。如圖所示，電晶體PU1和PD1在第一電源電壓Vdd和第二電源電壓Vss之間形成第一反相器INV1，並且電晶體PU2和PD2在第一電源電壓Vdd和第二電源電壓Vss之間形成第二反相器INV2。反相器INV1和INV2被交叉連接以形成資料鎖存器。
資料鎖存器的存儲節點N1經由第一傳送閘極電晶體PG1連接至寫入位元線WBL，並且存儲節點N2經由第二傳送閘極電晶體PG2連接至互補寫入位元線WBLB。存儲節點N1和N2是互補節點，它們通常處於相反的邏輯電位(邏輯「高」或邏輯「低」)。第一傳送閘極電晶體PG1和第二傳送閘極電晶體PG2的柵極連接至寫入字線WWL。
讀取埠下拉電晶體RPD的源極連接至第二電源電壓Vss，並且讀取埠下拉電晶體RPD的柵極連接至存儲節點N2。讀取埠下拉電晶體RPD的汲極連接至讀取埠傳送閘極電晶體RPG的源極。讀取埠傳送閘極電晶體RPG的柵極連接至讀取埠字線RWL，並且讀取埠傳送閘極電晶體RPG的汲極連接至讀取埠位元線RBL。
下面討論的各個實施例的構件可具有展示層的參考符號，如隨後所討論的，其具有參照圖1所討論的節點標號的尾碼。例如，作為用於寫入位元線的節點的第一金屬導線可以表示為“M1- WBL”。
圖2至圖24A顯示根據一些實施例中形成VGAA元件結構的製程的中間步驟截面圖，圖24B和圖24C顯示經由參照圖2至圖24A所描述的製程所形成的VGAA元件結構的重疊佈局圖。各附圖不一定代表以下討論的兩埠SRAM單元的截面或佈局。提供這些截面和佈局圖以及與這些圖相關描述中所提到的方法，其目的是顯示VGAA元件結構的各方面以及其形成方法，並且可作為後續佈局圖特徵的討論參考。本領域技術人員容易理解如何將圖2至圖24C的討論應用於之後討論的佈局圖。
圖2顯示具有掩模層66和隔離區域68的基板60。基板60可以是塊狀半導體基板、絕緣體上半導體(SOI)基板、多層或梯度基板等。基板60的半導體可以包括任何半導體材料，諸如類似矽、鍺等的元素半導體、化合物或合金半導體(包括SiC、SiP、SiPC、GaAs、GaP、InP、InAs、銻化銦、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP等)、或其組合。基板60還可以為晶圓，例如，其還可以為矽晶圓。基板60包括用於形成第一元件類型(例如，n型)的第一區域62和用於形成第二元件類型(例如，p型)的第二區域64。
諸如硬掩模的掩模層66被沉積在基板60上。掩模層66可由例如氮化矽、碳化矽、氮氧化矽、氮化矽碳等形成，並且可以使用化學氣相沉積(CVD)、電漿輔助CVD(PECVD)、原子層沉積(ALD)等來形成。然後，掩模層66被圖案化以暴露基板60，並且在基板60中蝕刻凹槽或溝槽。圖案化和蝕刻可以使用可接受的光刻和蝕刻製程，諸如反應離子蝕刻(RIE)等。
然後，基板60中的凹槽被介電材料填充以形成隔離區域68。隔離區域68可以被稱為淺溝槽隔離(STI)區域。儘管還可以 使用根據各種技術形成的其他介電材料，隔離區域68可以經由例如高密度電漿沉積的氧化矽形成。可以執行諸如化學機械拋光(CMP)的平面化製程以去除過量的介電材料並且形成隔離區域68的頂面，其中隔離區域68的頂面將與掩模層66的頂面共面。在其他實施例中，可以經由熱氧化步驟來形成隔離區域以生長諸如氧化矽的介電材料。
在圖3中，掩模層66被圖案化為具有與將要形成的通道結構相對應的開口，並且掩模蓋70形成在掩模層66的每個開口中。掩模層66可以使用可接受的光刻和蝕刻製程(諸如RIE等)來圖案化。掩模蓋70可以經由在開口中和在掩模層66上沉積具有與掩模層66不同蝕刻選擇性的材料形成。掩模蓋70的材料例如可以為氮化矽、碳化矽、氮氧化矽、氮化矽碳等，並且可以使用CVD、PECVD、ALD等形成。然後，諸如經由CMP將掩模蓋70的材料平面化以形成頂面與掩模層66的頂面共面的掩模蓋70。
在圖4中，諸如經由對掩模層66具有蝕刻選擇性的蝕刻製程來去除掩模層66。在圖5中，垂直通道結構72由基板60形成。將掩模蓋70用作掩模，諸如經由使用適當的非等向性蝕刻(諸如RIE等)凹陷基板60，以形成垂直通道結構72。垂直溝槽結構72可以在與基板60的頂面平行的平面中具有截面(圓形、正方形、矩形、橢圓形、卵形等)。垂直通道結構72可以被稱為奈米線。儘管在本文討論的製程中形成的每個電晶體或元件顯示一個垂直通道結構72，但每個電晶體或元件可以包括多個垂直通道結構，它們可以具有任何適當的形狀或形狀組合。在其他實施例中，垂直通道結構72可以包括磊晶生長的垂直通道結構72。磊晶生長可以使用Ge、SiGe、SiC、SiOC、III族-V族材料等或者其組合。III族-族V示例性材料包括InP、InAs、GaAs、AlInAs、InGaP、InGaAs、GaAsSb、GaPN和AlPN。
在圖6中，在基板60上和垂直通道結構72周圍形成填 充介電層74。在一些實施例中，填充介電層74是經由可流動CVD(FCVD)(例如，在遠端電漿系統中以用於CVD的材料沉積)和後續固化(諸如退火)形成的氧化物。在其他實施例中，填充介電層74可以經由另一沉積技術(諸如CVD、PECVD等或其組合)形成，並且可以是諸如氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼磷矽酸鹽玻璃(BPSG)、非摻雜矽酸鹽玻璃(USG)、氮化物、氮氧化物等的介電材料。在沉積填充介電層74之後，可以執行CMP以將填充介電層74平面化以產生與掩模蓋70和隔離區域68的頂面共面的頂面。在圖7中，填充介電層74和隔離區域68諸如經由使用適當的蝕刻製程(諸如RIE等)被回蝕，使得垂直通道結構72突出於填充介電層74。
在圖8中，在基板60的第二區域64上形成底層76和光刻膠78。底層76可以包括經由使用CVD、PECVD、ALD等形成的硬掩模材料，諸如氮化矽、碳化矽、氮氧化矽、氮化矽碳等。底層76可以諸如經由CMP進行平坦化製程。底層76可以最初形成在基板60的第一區域62和第二區域64中。然後，在第二區域64中的底層76上形成和圖案化光刻膠78。光刻膠78可以經由使用旋塗技術形成，並且使用可接受的光刻技術圖案化。然後，將光刻膠78用作掩模，可諸如經由蝕刻(諸如RIE等)去除底層76在第一區域62中的部分。在去除底層76之後，可以從基板60的第一區域62去除填充介電層74。底層76可以保留在基板60的第二區域64中，同時暴露基板60的第一區域62。
一旦形成了底層76和光刻膠78，在基板60的第一區域62中植入p型摻雜物以形成p摻雜阱80。用於實現p型摻雜物的示例性物質包括硼(B)、BF2、銦(In)、氮(N)、碳(C)等或其組合。p摻雜阱80中的p型摻雜物的濃度可以在大約1×1017cm-3至大約5×1019cm-3的範圍內。然後，在基板60的第一區域62中的p摻雜阱80中 植入n型摻雜物以形成n+摻雜源極/汲極區域82。用於植入n型摻雜物的示例性物質包括砷(As)、磷(P)、銻(Sb)、氮(N)、碳(C)等或其組合。n+摻雜源極/汲極區域82中的n型摻雜物的濃度可以在大約1×1020cm-3至大約7×1021cm-3的範圍內。然後可以去除底層76和光刻膠78，諸如經由適當的灰化以去除光刻膠78並且進行蝕刻以去除底層76。
在圖9中，在基板60的第一區域62上形成底層84和光刻膠86。底層84可以包括經由使用CVD、PECVD、ALD等形成的硬掩模材料，諸如氮化矽、碳化矽、氮氧化矽、氮化矽碳等。底層84可以諸如經由CMP進行平坦化。底層84可以最初形成在基板60的第一區域62和第二區域64中。然後，在第二區域64中的底層84上形成並且圖案化光刻膠86。光刻膠86可以經由使用旋塗技術形成並且使用可接受的光刻技術對其進行圖案化。然後，將光刻膠86用作掩模，經由諸如RIE等的蝕刻可以去除底層84在第二區域64中的部分。在去除底層84之後，可以從基板60的第二區域64中去除填充介電層74。底層84可以保留在基板60的第一區域62中，同時暴露基板60的第二區域64。
一旦形成底層84和光刻膠86，就在基板60的第二區域64中植入n型摻雜物以形成n摻雜阱88。用於植入n型摻雜物的示例性物質包括砷(As)、磷(P)、銻(Sb)、氮(N)、碳(C)等或其組合。N摻雜阱88中的n型摻雜物的濃度可以在大約1×1017cm-3至大約5×1019cm-3的範圍內。然後，在基板60的第二區域64中的n摻雜阱88中植入p型摻雜物以形成p+摻雜源極/汲極區域90。用於植入p型摻雜物的示例性物質可以包括硼(B)、BF2、銦(In)、氮(N)、碳(C)等或其組合。p+摻雜源極/汲極區域90中的p型摻雜物的濃度可以在大約5×1019cm-3至大約5×1021cm-3的範圍內。然後可以去除底層84和光刻膠86，諸如經由適當的灰化以去除光刻膠86並且經由蝕刻以去除底層 84。
在圖10中，在垂直通道結構72的側壁周圍形成間隔物92。在一些實施例中，在基板60上方和沿著垂直通道結構72的側壁共形(conformal)地沉積間隔物層，使得間隔物層的厚度在整個層中具有實質相同的厚度。在一些實施例中，間隔物層由SiN、SiON、SiC、SiCN、SiOCN等或其組合製成。間隔物層可以使用適當的沉積製程(諸如ALD、CVD、PVD等或其組合)來沉積。然後，諸如經由使用如RIE等的電漿蝕刻非等向性地蝕刻間隔物層，以基本去除共形間隔物層的水準部分。剩餘的共形間隔物層的垂直部分在垂直通道結構72的側壁周圍並且沿著垂直通道結構72的側壁形成間隔物92。
在圖11中，形成第一區域62中的金屬半導體化合物區域94和第二區域64中的金屬半導體化合物區域96。可以經由在基板60上沉積金屬並將金屬與半導體(諸如基板60的半導體材料)反應來形成金屬半導體化合物區域94和96。在一些實施例中，金屬可以包括鈷、鈦、鎳、鎢等或者其組合，並且可以經由物理氣相沉積(PVD)、ALD、CVD等或其組合來沉積。可經由使用退火使金屬與半導體產生反應。可以使用對未進行反應的金屬材料具有蝕刻選擇性的蝕刻製程來去除退火之後剩餘的任何未進行反應的金屬。金屬半導體化合物區域94和96可以包括CoSi、TiSi、NiSi、WSi等或其組合。間隔物92和掩模蓋70防止在退火期間金屬與垂直通道結構72的半導體材料產生反應。金屬半導體化合物區域94和96形成在基板60的半導體材料在第一區域62和第二區域64中的暴露部分上。如圖所示，金屬半導體化合物區域94和96分別形成在源極/汲極區域82和90的整個暴露部分上並且將其完全消耗(consume)，這些暴露部分不在間隔物92下方或受到間隔物92保護。在其他實施例中，金屬半導體化合物區域94和96可以在基板60中形成更大或更小範圍。在其他實施例中，可以使 用其他導電構件代替金屬半導體化合物區域94和96或者與金屬半導體化合物區域94和96進行組合。例如，在第一區域62中，可以使用磊晶生長材料，諸如SiP、SiC、SiPC、Si、Ge、III族-V族材料及其組合。例如，在第二區域64中，可以使用磊晶生長材料，諸如SiGe、Ge、含Ge材料、SiP、SiC、III族-V族材料及其組合。
在圖12中，第一介電層100形成在基板60上並且環繞垂直通道結構72。第一介電層100可包括經由CVD、PECVD、ALD等沉積製成的氮化矽、SiCN等。在一些實施例中，第一介電層100沉積的厚度大於垂直通道結構72的高度。然後，執行平坦化製程(諸如CMP)以使掩模蓋70的頂面與第一介電層100的頂面共面。隨後，經由受控的回蝕刻(諸如非等向性蝕刻)將第一介電層100蝕刻到適當的厚度。第一介電層100可以用於各種用途，諸如用於形成金屬半導體化合物區域94和96的接觸件的蝕刻停止層和/或用作柵極間隔物。
儘管未顯示，但可以執行通道植入以摻雜垂直通道結構72。諸如上面參照圖8和圖9所討論的，植入製程可以包括掩蔽各區域。可以在基板60的第二區域64中的垂直通道結構72中植入n型摻雜物以形成n摻雜通道。用於植入n型摻雜物的示例性物質包括砷(As)、磷(P)、銻(Sb)、鍺(Ge)、氮(N)、碳(C)等或其組合。n摻雜通道中的n型摻雜物的濃度可以在大約1×1012cm-3至大約5×1013cm-3的範圍內。可以在基板60的第一區域62中的垂直通道結構72中植入p型摻雜物以形成p摻雜通道。用於植入p型摻雜物的示例性物質包括硼(B)、BF2、銦(In)、鍺(Ge)、氮(N)、碳(C)等或其組合。p摻雜通道中的p型摻雜物的濃度可以在大約1×1012cm-3至大約5×1013cm-3的範圍內。
在圖13中，形成柵極介電層102和柵電極層104。柵極介電層102共形地沉積在垂直通道結構72上，諸如在掩模蓋70的頂面 上方並且沿著垂直通道結構72的側壁沉積。根據一些實施例，柵極介電層102包括氧化矽、氮化矽或其組成的多層。在其他實施例中，柵極介電層102包括高k介電材料，並且在這些實施例中，柵極介電層102的k值可大於約7.0，或者進一步地大於約10.0。高k介電材料可以包括SiON、Si3N4、Ta2O5、Al2O3、Hf氧化物、Ta氧化物、Al氧化物等和其組合。柵極介電層102的形成方法可以包括分子束沉積(Mocular Bean deposition，MBD)、ALD、PECVD等或其組合。接下來，柵電極層104沉積在柵極介電層102上方。柵電極層104可以包括含金屬材料，諸如TiN、TaN、TiAl、TaAl、含Ti材料、含Ta材料、含Al材料、含W材料、TiSi、NiSi、PtSi、多晶矽矽化物(polysilicon with silicide)、含Cu材料、難熔材料等、其組合或其多層。在圖14中，諸如經由使用可接受的光刻和蝕刻製程(諸如RIE等)圖案化柵電極層104和柵極介電層102。
在圖15中，第二介電層106形成在第一介電層100和柵電極層104上並且環繞垂直通道結構72。第二介電層106可以包括經由任何適當的方法(諸如CVD、PECVD、旋塗等或其組合)形成的氧化矽、正矽酸乙酯(TEOS)、PSG、BPSG、氟化矽酸鹽玻璃(FSG)、SiOxCy、旋塗玻璃、旋塗聚合物、矽碳材料、它們的化合物、它們的複合物、其組合等。在一些實施例中，第二介電層106沉積的厚度大於柵電極層104的厚度。然後執行平坦化製程(諸如CMP)以使柵電極104的頂面與第二介電層106的頂面共面。隨後，進行受控的回蝕刻(諸如非等向性蝕刻)將第二介電層106蝕刻到適當的厚度。第二介電層106可用於各種用途，諸如層間介電層(ILD)。
在圖16中，回蝕刻柵電極層104和柵極介電層102，並且從垂直通道結構72上方去除掩模蓋70。可以使用受控的回蝕刻(使用適當的蝕刻製程，諸如對柵電極層104和柵極介電層102的材料具有 蝕刻選擇性的非等向性或等向性蝕刻)回蝕刻柵電極層104和柵極介電層102。在回蝕刻柵電極層104和柵極介電層102之後，經由使用對掩模蓋70的材料具有選擇性的適當的蝕刻製程去除掩模蓋70。在回蝕刻第二介電層106、柵電極層104和柵極介電層102之後，垂直通道結構72突出於第二介電層106、柵電極層104和柵極介電層102中的每一者。
在圖17中，將光刻膠108形成在基板60的第二區域64中的第二介電層106、柵電極層104、柵極介電層102和垂直通道結構72上。光刻膠108可以經由使用旋塗技術形成並且使用可接受的光刻技術圖案化。一旦形成了光刻膠108，就可以在基板60的第一區域62中植入n型摻雜物。在基板60的第一區域62中的垂直通道結構72中植入n型摻雜物，以在第一區域62的垂直通道72中突出於第二介電層106、柵電極層104和柵極介電層102的部分中形成n+摻雜源極/汲極區域110。用於植入n型摻雜物的示例性物質包括砷(As)、磷(P)、銻(Sb)、氮(N)、碳(C)等或其組合。n+摻雜源極/汲極區域110中的n型摻雜物的濃度可以在大約1×1020cm-3至大約7×1021cm-3的範圍內。然後，諸如經由適當的灰化可以去除光刻膠108。
在圖18中，在基板60的第一區域62中的第二介電層106、柵電極層104、柵極介電層102和垂直通道結構72上形成光刻膠112。光刻膠112可以經由使用旋塗技術形成並且使用可接受的光刻技術圖案化。一旦形成光刻膠112，就可以在基板60的第二區域64中植入p型摻雜物。在基板60的第二區域64中的垂直通道結構72中植入p型摻雜物，以在第二區域64的垂直通道結構72的突出於第二介電層106、柵電極層104和柵極介電層102的部分中形成p+源極/汲極區域114。用於植入p型摻雜物的示例性物質包括硼(B)、BF2、銦(In)、氮(N)、碳(C)等或其組合。在p+摻雜源極/汲極區域114中 的p型摻雜物的濃度可以在大約5×1019cm-3至大約5×1021cm-3的範圍內。然後，諸如經由適當的灰化可以去除光刻膠112。
在圖19中，在垂直通道結構72突出於第二介電層106、柵電極層104和柵極介電層102的部分周圍並且沿著該部分的側壁形成間隔物116。在一些實施例中，間隔物層共形地沉積在第二介電層106、柵電極層104、柵極介電層102和垂直通道結構72上方並且沿著垂直通道結構72的側壁，使得間隔物層的厚度在整個層中基本相同。在一些實施例中，間隔物層由SiN、SiON、SiC、SiCN、SiOCN等或其組合製成。間隔物層可以使用適當的沉積製程來沉積，諸如ALD、CVD、PVD等或其組合。然後，諸如經由使用電漿蝕刻(如RIE等)非等向性地蝕刻間隔物層，以基本上去除共形間隔物層的水平部分。剩餘的共形間隔物層的垂直部分形成間隔物116，該間隔物位於垂直通道結構72中突出於第二介電層106、柵電極層104和柵極介電層102的側壁周圍並且沿著該側壁。
在圖20中，第三介電層118形成在第二介電層106和間隔物116上並且環繞垂直通道結構72。第三介電層118可以包括經由任何適當的方法(諸如CVD、PECVD、旋塗等或其組合)形成的氧化矽、TEOS、PSG、BPSG、FSG、SiOxCy、旋塗玻璃、旋塗聚合物、矽碳材料、它們的化合物、它們的複合物、其組合等。在一些實施例中，第三介電層118沉積的厚度大於垂直通道結構72的高度。然後，執行平坦化製程(諸如CMP)以使垂直通道結構72的頂面與第三介電層118的頂面共面。這可以使得垂直通道結構72的源極/汲極區域110和114透過第三介電層118暴露。
在圖21中，半導體層120形成在第三介電層118上方和垂直通道結構72的暴露表面上。半導體層120可以是矽(諸如非晶或多晶的)等。半導體層120可以使用任何適當的方法(諸如CVD、 PECVD等或其組合)形成。
在圖22中，金屬半導體化合物區域122形成在第三介電層118上方和垂直通道結構72的暴露表面上。在一些實施例中，半導體層120被圖案化以對應於金屬半導體化合物區域122。然後，金屬可以沉積在半導體層120的剩餘部分上和第三介電層118上。金屬可以與半導體層120的剩餘部分反應。在一些實施例中，金屬可以包括鈷、鈦、鎳、鎢等或其組合，並且可以經由PVD、ALD、CVD等或其組合而沉積。經由使用退火使金屬可以與半導體層120進行反應。退火之後剩餘的任何未進行反應之金屬可以使用對未進行反應金屬的材料具有蝕刻選擇性的蝕刻來去除。金屬半導體化合物區域122可以包括CoSi、TiSi、NiSi、PtSi、MoSi、WSi等或其組合。在其他實施例中，可以使用其他導電構件(諸如可摻雜的半導體、諸如W、Cu和Al的金屬、諸如TiN和TaN的金屬合金或者其組合)代替金屬半導體化合物區域122或者與金屬半導體化合物區域122組合。
在圖23中，第四介電層124(諸如ILD)形成在第三介電層118和金屬半導體化合物區域122上方，並且穿過各個介電層形成針對各個構件的接觸件126、128、130和132。第四介電層124可以包括經由任何適當的方法(諸如CVD、PECVD、旋塗等或其組合)形成的氧化矽、TEOS、PSG、BPSG、FSG、SiOxCy、旋塗玻璃、旋塗聚合物、矽碳材料、其化合物、複合物、以及其組合等。可以執行平坦化製程(諸如CMP)以平坦化第二介電層106。
可以使用一次或多次蝕刻步驟形成接觸件126、128、130和132的開口。接觸件126的開口蝕刻穿過第四介電層124、第三介電層118、第二介電層106和第一介電層110到達金屬半導體化合物區域94。接觸件128的開口蝕刻穿過第四介電層124到達對應的金屬半導體化合物區域122。接觸件130的開口蝕刻穿過第四介電層124、第三 介電層118和第二介電層106到達柵電極層104。接觸件132的開口經由多步驟製程蝕刻穿過第四介電層124、第三介電層118和第二介電層106到達金屬半導體化合物區域122和柵電極層104。開口可使用可接受的光刻和蝕刻技術來形成。
在開口中形成諸如擴散阻擋層、黏附層等的襯墊層和導電材料。襯墊層可以包括經由ALD、CVD等形成的鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是經由ALD、CVD、PVD等形成的銅、銅合金、銀、金、鎢、鋁、鎳等。可以執行平坦化製程(諸如CMP)以從第四介電層124的表面處去除過量材料。剩餘的襯墊層和導電材料在開口中形成接觸件126、128、130和132。接觸件126實體且電性連接至金屬半導體化合物區域94。接觸件128實體且電性連接至對應的金屬半導體化合物區域122。接觸件130實體且電性連接至柵電極層104。接觸件132實體且電性連接至金屬半導體化合物區域122和柵電極層104。接觸件126可以稱為主動區域接觸件。接觸件128可以稱為頂板接觸件。接觸件130可以稱為柵極接觸件。接觸件132可以稱為局部連接接觸件。
在圖24A中，第五介電層134和第六介電層140分別形成金屬層138、144以及通孔136、142。諸如金屬間介電層(IMD)的第五介電層134形成在第四介電層124上方。第五介電層134可以包括經由任何適當的方法(諸如CVD、PECVD、旋塗等或其組合)形成的氧化矽、TEOS、PSG、BPSG、FSG、SiOxCy、旋塗玻璃、旋塗聚合物、矽碳材料、它們的化合物、它們的複合物、其組合等。可以執行平坦化製程(諸如CMP)以平坦化第五介電層134。
然後，在第五介電層134中形成對應于通孔136和金屬層138的開口和凹槽。可以使用可接受的光刻和蝕刻技術形成開口和凹槽。在開口和凹槽中形成諸如擴散阻擋層、黏附層等的襯墊層和導 電材料。襯墊層可以包括經由ALD、CVD等形成的鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是經由ALD、CVD、PVD、鍍等形成的銅、銅合金、銀、金、鎢、鋁等。可以執行平坦化製程(諸如CMP)以從第五介電層134的頂面去除任何過量的材料。襯墊層和導電材料的剩餘部分形成通孔136和金屬層138。
諸如IMD的第六介電層140形成在第五介電層134上方。第六介電層140可以包括經由任何適當的方法(諸如CVD、PECVD、旋塗等或其組合)形成的氧化矽、TEOS、PSG、BPSG、FSG、SiOxCy、旋塗玻璃、旋塗聚合物、矽碳材料、它們的化合物、它們的複合物、其組合等。可以執行平坦化製程(諸如CMP)以平坦化第六介電層140。
然後，在第六介電層140中形成對應于通孔142和金屬層144的開口和凹槽。可以使用可接受的光刻和蝕刻技術形成開口和凹槽。在開口和凹槽中形成諸如擴散阻擋層、黏附層等的襯墊層和導電材料。襯墊層可以包括經由ALD、CVD等形成的鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是經由ALD、CVD、PVD、鍍等形成的銅、銅合金、銀、金、鎢、鋁等。可以執行平坦化製程(諸如CMP)以從第六介電層140的頂面去除任何過量的材料。襯墊層和導電材料的剩餘部分形成通孔142和金屬層144。
圖24A還顯示隨後將討論到各個代表性重疊截面的位置。圖24A所示的截面不一定表示以下討論的各個佈局，但是表示各種佈局中將要顯示的構件，例如佈局的各層。圖24A顯示主動區域層AA、柵電極層GL、頂板層TP、第一通孔層VL1、第一金屬層M1、第二通孔層VL2和第二金屬層M2。圖24B顯示圖24A的主動區域層AA和柵電極層GL的重疊(overlaid)佈局。圖24C顯示圖24A的頂板層TP的重疊佈局。圖24B和圖24C顯示圖24A所示的截面A-A。
本領域技術人員應該容易理解，可以形成諸如IMD的附加介電層，其介電層可以包括附加的金屬層和通孔。此外，本領域技術人員應該容易理解，本文所討論的層和/或層級可以修改。例如，如果第一通孔層VL1中的通孔136進一步從第一金屬層M1處延伸，例如通孔136實體且電性連接金屬半導體化合物區域122時，接觸件126、128和130可以被修改和/或消除。
圖25A、圖26和圖27顯示根據一些實施例中由邊界(虛線)限定的第一兩埠SRAM位元單元200的各層。圖25A顯示第一兩埠SRAM位元單元200的主動區域層AA。在單元的基板中第一p阱PW1之中和/或之上形成第一下拉電晶體PD1、第二下拉電晶體PD2和第一傳送閘極電晶體PG1的對應垂直通道結構(例如垂直通道結構72)。在單元的基板的第二p阱PW2之中和/或之上形成第二傳送閘極電晶體PG2、讀取埠下拉電晶體RPD和讀取埠傳送閘極電晶體RPG的對應垂直通道結構(例如垂直通道結構72)。在單元的基板中的n阱NW之中和/或之上形成第一上拉電晶體PU1和第二上拉電晶體PU2的對應垂直通道結構(例如垂直通道結構72)。n阱NW設置在第一p阱PW1和第二p阱PW2之間。
主動區域寫入位元線導電構件AA-WBL(例如金屬半導體化合物區域94)連續延伸穿過單元200的Y方向。第一傳送閘極電晶體PG1的垂直通道結構形成在其上形成有導電構件AA-WBL的基板的主動區域上和/或中。主動區域寫入第二電源電壓導電構件AA-WVss(例如，金屬半導體化合物區域94)連續延伸穿過單元200的Y方向。第一下拉電晶體PD1和第二下拉電晶體PD2的對應垂直通道結構形成在其上形成有導電構件AA-WVSS的基板的主動區域上和/或中。主動區域第一電源電壓導電構件AA-Vdd(例如，金屬半導體化合物區域96)連續延伸穿過單元200的Y方向。第一上拉電晶體PU1和 第二上拉電晶體PU2的對應垂直通道結構形成在其上形成有導電構件AA-Vdd的基板的主動區域上和/或中。主動區域互補寫入位元線導電構件AA-WBLB(例如，金屬半導體化合物區域94)連續延伸穿過單元200的Y方向。第二傳送閘極電晶體PG2的垂直通道結構形成在其上形成有導電構件AA-WBLB的基板的主動區域上和/或中。局部主動區域導電構件AA-LOC(例如，金屬半導體化合物區域94)是單元200的局部並且包含在單元200內。局部主動區域導電構件AA-LOC可以被稱為島區。讀取埠傳送閘極電晶體RPG和讀取埠下拉電晶體RPD的垂直通道結構形成在其上形成有導電構件AA-LOC的基板的主動區域上和/或中。
導電構件AA-WBL和AA-WVss形成在基板的第一p阱PW1上。導電構件AA-WBLB和AA-LOC形成在基板的第二p阱PW2上。導電構件AA-Vdd形成在基板的n阱NW上。
第一傳送閘極電晶體PG1、第一下拉電晶體PD1、第一上拉電晶體PU1和讀取埠下拉電晶體RPD的各自垂直通道結構在X方向上對齊。同樣地，第二下拉電晶體PD2、第二上拉電晶體PU2、第二傳送閘極電晶體PG2和讀取埠傳送閘極電晶體RPG的各自垂直通道結構在X方向上對齊。
讀取埠下拉電晶體RPD的通道寬度(例如沿圖25A的X方向)比第一下拉電晶體PD1和第二下拉電晶體PD2的對應通道寬度大諸如至少40%。讀取埠傳送閘極電晶體RPG的通道寬度(例如沿圖25A的X方向)比第一傳送閘極電晶體PG1和第二傳送閘極電晶體PG2的對應通道寬度大諸如至少40%。第一下拉電晶體PD1和第二下拉電晶體PD2的通道寬度(例如沿圖25A的X方向)大於第一上拉電晶體PU1、第二上拉電晶體PU2、第一傳送閘極電晶體PG1和第二傳送閘極電晶體PG2的通道寬度。
圖25B顯示根據一些實施例中單元200的2×2陣列。陣列可以做得更大，而以2×2陣列描述只是為了清楚且簡單地顯示一些實施例的各個方面。在該陣列中，每個單元200和相鄰的單元200以X方向或Y方向鄰接邊界互為鏡像。例如，單元200b是單元200a沿著單元200a和200b之間X方向邊界的鏡像版本。同樣地，單元200c是單元200a沿著單元200a和200c之間Y方向邊界的鏡像版本。
此外，各種p阱和n阱可以橫跨多個單元200延伸。圖25B顯示沿著Y方向延伸而橫跨單元200a和200b的第一n阱NW1，並且顯示沿著Y方向延伸而橫跨單元200c和200d的第二n阱NW2。第一p阱PW1沿著Y方向延伸並且橫跨相鄰單元200在第一n阱NW1和第二n阱NW2之間的的Y方向邊界。如圖所示，第一p阱PW1越過單元200a和200c之間的Y方向邊界、越過單元200b和200d之間的的Y方向邊界，並且在Y方向上延伸。第一-二p阱PW21位於第一n阱NW1與第一p阱PW1相對的一側。第二-二p阱PW22位於第二n阱NW2與第一p阱PW1相對的一側。儘管沒有描述附加單元以顯示這種構件，第一-二p阱PW21和第二-二p阱PW22可以類似於第一p阱PW1越過各單元200之間的邊界延伸。
主動區域導電構件(例如，金屬半導體化合物區域94和96)橫跨多個單元在對應的Y方向上連續延伸。如圖所示，第一導電構件AA-WBLB1、AA-Vdd1、AA-WVss1和AA-WBL1橫跨單元200a和200b並在各自的Y方向上延伸。同樣地，第二導電構件AA-WBLB2、AA-Vdd2、AA-WVss2和AA-WBL2橫跨單元200c和200d並在各自的Y方向上延伸。以這種方式，各種電信號可以電性連接至單元200中的對應電晶體，而不在單元200中提供接觸件以將對應電晶體電性連接至電信號。例如，可以為導電構件AA-WVss1提供接觸件，以在單元200a和200b以外的位置(諸如如隨後所討論的在帶單元 (strap cell)中設置接觸件)提供橫跨單元200a和200b的接地電壓或低電壓，而不在單元200a或單元200b中形成導電構件AA-Vss1的接觸件。每個單元200a、200b、200c和200d分別還包括局部主動區域導電構件AA-LOCa、AA-LOCb、AA-LOCc和AA-LOCd，它們都未延伸到對應單元200a、200b、200c和200d的邊界外。
圖26顯示第一兩埠SRAM位元單元200的柵電極層GL。第一柵電極G1(例如，柵電極層104)在X方向上延伸並且環繞第一下拉電晶體PD1、第一上拉電晶體PU1和讀取埠下拉電晶體RPD的垂直通道結構。第二柵電極G2(例如，柵電極層104)在X方向上延伸並且環繞第二下拉電晶體PD2和第二上拉電晶體PU2的垂直通道結構。第三柵電極G3(例如，柵電極層104)在X方向上延伸並且環繞第一傳送閘極電晶體PG1的垂直通道結構。第四柵電極G4(例如，柵電極層104)在X方向上延伸並且環繞第二傳送閘極電晶體PG2的垂直通道結構。第五柵電極G5(例如，柵電極層104)在X方向上延伸並且環繞讀取埠傳送閘極電晶體RPG的垂直通道結構。第三柵電極G3和第五柵電極G5的每一者都可以延伸越過其相鄰單元的對應Y方向邊界，並且環繞各自對應相鄰單元的第一傳送閘極電晶體PG1和讀取埠傳送閘極電晶體RPG中的對應垂直通道結構。
在圖26中還顯示柵極接觸件GC1、GC2和GC3以及局部連接接觸件LC1和LC2。局部連接接觸件LC1(例如接觸件132)形成以實體且電性連接至第一柵電極G1。局部連接接觸件LC2(例如接觸件132)形成以實體且電性連接至第二柵電極G2。柵極接觸件GC1(例如接觸件130)被形成以實體且電性連接至第三柵電極G3。柵極接觸件GC2(例如接觸件130)被形成以實體且電性連接至第四柵電極G4。柵極接觸件GC3(例如接觸件130)被形成以實體且電性連接至第五柵電極G5。柵極接觸件GC1和GC3被定位在單元200的對應Y方 向邊界處，而柵極接觸件GC2位於單元200內。
圖27顯示第一兩埠SRAM位元單元200的頂板層TP。第一頂板T1(例如，金屬半導體化合物區域122)在X方向上延伸並且位於第一上拉電晶體PU1、第一下拉電晶體PD1和第一傳送閘極電晶體PG1的垂直通道結構(例如，源極/汲極區域110或114)上並且實體且電性連接至這些垂直通道結構。第二頂板T2(例如，金屬半導體化合物區域122)在X方向上延伸並且位於第二上拉電晶體PU2、第二下拉電晶體PD2和第二傳送閘極電晶體PG2的垂直通道結構(例如，源極/汲極區域110或114)上並且實體且電性連接至這些垂直通道結構。第三頂板T3(例如，金屬半導體化合物區域122)位於讀取埠傳送閘極電晶體RPG的垂直通道結構(例如，源極/汲極區域110)上並且實體且電性連接至該垂直通道結構。第四頂板T4(例如，金屬半導體化合物區域122)位於讀取埠下拉電晶體RPD的垂直通道結構(例如，源極/汲極區域110)上並且實體且電性連接至該垂直通道結構。
第一局部連接接觸件LC1實體且電性連接至第二頂板T2。第二局部連接接觸件LC2實體且電性連接至第一頂板T1。第一頂板接觸件TC1(例如，接觸件128)實體且電性連接至第三頂板T3。第二頂板接觸件TC2(例如，接觸件128)實體且電性連接至第四頂板T4。頂板接觸件TC1和TC2位於單元200的區域內。柵極接觸件GC1、GC2和GC3被顯示為延伸穿過頂板層TP。
圖28A、圖28B和圖29顯示根據一些實施例中經由邊界(虛線)限定的第一兩埠SRAM位元單元200的例示第一通孔層VL1、第一金屬層M1、第二通孔層VL2和第二金屬層M2。圖28A顯示第一通孔層VL1和第一金屬層M1的第一實例，第一金屬層M1包括金屬導線M1-RBL和M1-RVss(例如金屬層138)和金屬接墊P1、P2和P3(例如金屬層138)。金屬導線M1-RBL和M1-RVss沿著Y方向延伸並且 通常在位置上對應於導電構件AA-RBL和AA-RVss。第一通孔V1(例如通孔136)從金屬導線M1-RBL處延伸。第二通孔V2(例如通孔136)從金屬導線M1-RVss處延伸。通孔V1和V2位於單元200的區域內。第三通孔V3(例如通孔136)從第一接墊P1處延伸。第四通孔V4(例如通孔136)從第二接墊P2處延伸。第五通孔V5(例如通孔136)從第三接墊P3處延伸。第一通孔V1實體且電性連接第一頂板接觸件TC1(參見圖27)。第二通孔V2實體且電性連接第二頂板接觸件TC2(參見圖27)。第三通孔V3實體且電性連接第一柵極接觸件GC1(參見圖27)。第四通孔V4實體且電性連接第二柵極接觸件GC2(參見圖27)。第五通孔V5實體且電性連接第三柵極接觸件GC3(參見圖27)。
圖28B顯示第一通孔層VL1和第一金屬層M1的第二實例。圖28B的第一金屬層M1包括之前參照圖28A所討論的構件，並且為了簡要起見，這裡省略其構件的討論。圖28B的第一金屬層M1還包括金屬導線M1-WBLB、M1-Vdd、M1-WVss和M1-WBL。在單元200內沒有通孔從金屬導線M1-WBLB、M1-Vdd、M1-WVss和M1-WBL延伸。通孔可以在單元200外的位置從金屬導線M1-WBLB、M1-Vdd、M1-WVss和M1-WBL延伸，其可以將金屬導線M1-WBLB、M1-Vdd、M1-WVss和M1-WBL分別電性連接至導電構件AA-WBLB、AA-Vdd、AA-WVss和AA-WBL。如圖28A所示，沒有金屬導線M1-WBLB、M1-Vdd、M1-WVss和M1-WBL延伸越過單元200，而在圖28B中，金屬導線M1-WBLB、M1-Vdd、M1-WVss和M1-WBL延伸越過單元200。
圖29顯示第二通孔層VL2和第二金屬層M2。第二金屬層M2包括金屬導線M2-RWL和M2-WWL(例如金屬層144)。金屬導線M2-RWL和M2-WWL沿著X方向延伸。第六通孔V6(例如通孔142)和第七通孔V7(例如通孔142)均從金屬導線M2-WWL處延 伸。第八通孔V8(例如通孔142)從金屬導線M2-RWL處延伸。第六通孔V6實體且電性連接第一接墊P1(參見圖28)。第七通孔V7實體且電性連接第二接墊P2(參見圖28)。第八通孔V8實體且電性連接第三接墊P3(參見圖28)。
圖30顯示根據一些實施例中經由邊界(虛線)限定的第二兩埠SRAM位元單元的頂板層TP。單元202具有與圖25A的主動區域層相同的主動區域層AA，以及與圖26的柵電極層相同的柵電極層GL。圖30顯示與圖27的頂板層TP類似的第二兩埠SRAM位元單元202的頂板層TP。為了討論的簡要，將省略圖27和圖30中相同的構件。圖30顯示對於頂板接觸件TC1和TC2的改進。頂板接觸件TC1和TC2均在各自的Y方向上加長。頂板接觸件TC1和TC2均延伸越過各自的X方向邊界，並且還可以分別實體且電性連接至相鄰單元的第三頂板T3和第四頂板T4。
圖31A和圖31B顯示根據一些實施例中經由邊界(虛線)限定的第二兩埠SRAM位元單元202的第一通孔層VL1和第一金屬層M1的實例。圖31A和圖31B分別顯示類似於圖28A和圖28B的第一通孔層VL1和第一金屬層M1的例示第一通孔層VL1和第一金屬層M1。為了簡化討論，將省略圖28A和圖31A中相同的構件以及圖28B和圖31B中相同的構件。與圖28A和圖28B一樣，第一通孔V1從金屬導線M1-RBL處延伸，並且第二通孔V2從金屬導線M1-RVss處延伸。通孔V1和V2位於單元200的對應X方向邊界處。第一通孔V1實體且電性連接第一頂板接觸件TC1(參見圖30)。第二通孔V2實體且電性連接第二頂板接觸件TC2(參見圖30)。圖29的第二金屬層M2和第二通孔層VL2可以與第二兩端SRAM位元單元202一起使用。
圖32顯示根據一些實施例中兩埠SRAM位元單元的陣列。陣列包括多個子陣列。在圖32中顯示第一子陣列SA1和第二子陣 列SA2，並且陣列可以包括更多或更少的子陣列。每個子陣列都可以包括圖25B所描述重複圖案中的單元200或202。為了方便，陣列的每一行都沿著X方向延伸，並且每一列都延伸Y方向延伸。陣列包括陣列的列AC(Array Column)。每個子陣列都包括子陣列的行SAR(Sub-array Row)。陣列包括位於每一行的每一端上的行邊緣單元REC(Row Edge Cell)。陣列包括位於每一列的每一端上的邊緣帶單元ESC(Edge Strap Cell)。陣列包括位於第一相鄰子陣列(例如，第一子陣列SA1)的列和第二相鄰子陣列(例如，第二子陣列SA2)的對應列之間的帶單元SC(Strap cell)。
帶單元SC和ESC可包括例如具有金屬半導體化合物區域94和/或96的主動區域，其中主動區域在對應列的整個單元中延伸。例如，帶單元SC可以包括主動區域寫入位元線AA-WBL，並且該主動區域寫入位元線AA-WBL可以延伸穿過列內的每個單元。該主動區域寫入位元線AA-WBL可以包括金屬半導體化合物區域，例如金屬半導體化合物區域94。其他主動區域可以類似方式進行配置。帶單元SC和ESC中的主動區域可以包括偽垂直通道結構以提高均勻度，和/或省略垂直通道結構。
圖32的陣列進一步包括在一列中沿著Y方向延伸的金屬導線MX-RBL、MX-RVss、MX-WBLB、MX-Vdd、MX-WVss和MX-WBL。這些金屬導線MX-RBL、MX-RVss、MX-WBLB、MX-Vdd、MX-WVss和MX-WBL可以位於圖28B和圖31B的第一金屬層M1中、另一金屬層中或者各種金屬層的組合中。對於陣列的列AC的剩餘各列，類似的金屬導線可以採用類似的圖案，諸如相同或鏡像的配置。
在帶單元SC和/或ESC中，分別在金屬導線MA-WBLB、MX-Vdd、MX-WVss和MX-WBL與主動區域導電構件AA- WBLB、AA-Vdd、AA-WVss和AA-WBL之間製造連接件210。例如，如果金屬導線在第一金屬層M1中，則連接件210可以包括通孔(例如通孔136)和主動區域接觸件(例如，接觸件126)。此外，如果金屬導線在第二金屬層M2中，則連接件210可以包括第二層通孔(例如通孔142)、第一金屬層(例如金屬層138)中的接墊、第一層級通孔(例如通孔136)和主動區域接觸件(例如接觸件126)。
如圖所示，在第一列1C中的每個帶單元SC和ESC中且在互補寫入位元線金屬導線MX-WBLB和互補寫入位元線主動區域導電構件AA-WBLB之間製造連接件210。如圖所示，在第一列1C中的每個帶單元SC和ESC中且在第一電源電壓金屬導線MX-Vdd和第一電源電壓主動區域導電構件AA-Vdd之間製造連接件210。如圖所示，在第一列1C中的每個帶單元SC和ESC中且在寫入第二電源電壓金屬導線MX-WVss和寫入第二電源電壓主動區域導電構件AA-WVss之間製造連接件210。如圖所示，在第一列1C中的每個帶單元SC和ESC中且在寫入位元線金屬導線MX-WBL和寫入位元線主動區域導電構件AA-WBL之間製造連接件210。藉由這些金屬導線其經由帶單元提供連接件，而不在陣列的每個單元內提供直接的連接，可以提供低阻抗路徑以確保信號或電源與陣列中各單元的整體性。
在一些實施例中，當陣列中行數等於或小於64(諸如在4以下，或者在4和64之間)時，金屬導線MX-WBLB、MX-Vdd、MX-WVss和MX-WBL可以省略，以及在其他實施例中，當陣列中行數大於64時，可以使用金屬導線MX-WBLB、MX-Vdd、MX-WVss和MX-WBL。金屬導線MX-WBLB、MX-Vdd、MX-WVss和MX-WBL可用於任何數量的單元，或在任何數量的單元中省略。
圖33顯示根據一些實施例中兩埠SRAM位元單元的陣列。圖33的陣列包括對應於參照圖32所討論的構件，並且為了簡化， 這裡不再重複這些構件的討論。在圖33中，顯示用於列CC的附加金屬導線MX-RBL、MX-RVss、MX-WBLB、MX-Vdd、MX-WVss和MX-WBL。沿著帶單元SC和ESC的行，網格狀金屬導線MY-Vss和MY-Vdd在Y方向上延伸。對於每個網格狀金屬導線MY-Vss，連接件212位於每一列的網格狀金屬導線MY-Vss與金屬導線MX-Rvss和MX-WVss之間。對於每個網格狀金屬導線MY-Vdd，連接件212位於網路金屬導線MY-Vdd和每一列的金屬導線MX-Vdd之間。網格狀金屬導線MY-Vss和MY-Vdd以及金屬導線MX-Rvss、MX-WVss和MX-Vdd位於不同的金屬層中。連接件212可以包括位於各金屬層之間的通孔，或者多個通孔與中介(intervening)金屬層中的一個或多個中介接墊的組合。如圖所示，經由使網格狀金屬導線MY-Vss和MY-Vdd連接至每一列中的金屬導線MX-RVss、MX-WVss和MX-Vdd，不同第二電源電壓金屬導線MX-RVss和MX-WVss之間的電位可以在整個陣列中更一致，同樣地，不同第一電源電壓金屬導線MX-Vdd之間的電位可以在整個陣列中更一致。
一些實施例可以展現優點。一些實施例可以結合新興的VGAA電晶體技術。此外，一些實施例可以將主動區域導電構件作為用於電源電壓Vdd和Vss、用於寫入位元線WBL以及用於互補寫入位元線WBLB的導體，這樣可以免去每個單元內的一些連接件。一些實施例可以經由使用VGAA佈局進一步提高光刻圖案化的容限(margin)，這可以進一步降低單元佈局尺寸。此外，一些實施例可以使單元面積減少，對於信號來說，較短的佈線使得阻抗較低，因而可以提高速度。
一個實施例，包含一種結構。該結構包括兩埠靜態隨機存取記憶體單元。該單元包括第一下拉電晶體、第二下拉電晶體、第一上拉電晶體、第二上拉電晶體、第一傳送閘極電晶體、第二傳送 閘極電晶體、讀取埠下拉電晶體和讀取埠傳送閘極電晶體。第一下拉電晶體包括位於基板中的第一主動區域中的第一源極/汲極區域、在第一主動區域之上延伸的第一垂直通道以及位於第一垂直通道之上的第二源極/汲極區域。第二下拉電晶體包括位於第一主動區域中的第三源極/汲極區域、在第一主動區域之上延伸的第二垂直通道以及位於第二垂直通道之上的第四源極/汲極區域。第一源極/汲極區域經由第一主動區域電性連接至第三源極/汲極區域。第一上拉電晶體包括位於基板中的第二主動區域中的第五源極/汲極區域、在第二主動區域之上延伸的第三垂直通道以及位於第三垂直通道之上的第六源極/汲極區域。第二上拉電晶體包括位於第二主動區域中的第七源極/汲極區域、在第二主動區域之上延伸的第四垂直通道以及位於第四垂直通道之上的第八源極/汲極區域。第五源極/汲極區域經由第二主動區域電性連接至第七源極/汲極區域。第一傳送閘極電晶體包括位於基板中的第三主動區域中的第九源極/汲極區域、在第三主動區域之上延伸的第五垂直通道以及位於第五垂直通道之上的第十源極/汲極區域。第二傳送閘極電晶體包括位於基板中的第四主動區域中的第十一源極/汲極區域、在第四主動區域之上延伸的第六垂直通道以及位於第六垂直通道之上的第十二源極/汲極區域。讀取埠下拉電晶體包括位於基板中的第五主動區域中的第十三源極/汲極區域、在第五主動區域之上延伸的第七垂直通道以及位於第七垂直通道之上的第十四源極/汲極區域。讀取埠傳送閘極電晶體包括位於第五主動區域中的第十五源極/汲極區域、在第五主動區域之上延伸的第八垂直通道以及位於第八垂直通道之上的第十六源極/汲極區域。第一柵電極環繞第一垂直通道、第三垂直通道和第七垂直通道中的每一者。第二柵電極環繞第二垂直通道和第四垂直通道中的每一者。第三柵電極環繞第五垂直通道。第四柵電極環繞第六垂直通道。第五柵電極環繞第八垂直 通道。第一導電構件位於第二源極/汲極區域、第六源極/汲極區域和第十源極/汲極區域之上並且實體連接至第二源極/汲極區域、第六源極/汲極區域和第十源極/汲極區域。第一導電構件還電性連接至第二柵電極。第二導電構件位於第四源極/汲極區域、第八源極/汲極區域和第十二源極/汲極區域之上並且實體連接至第四源極/汲極區域、第八源極/汲極區域和第十二源極/汲極區域。第二導電構件進一步電性連接至第一柵電極。
另一個實施例，包含一種結構。該結構包括記憶體陣列。陣列包括以列和行進行排列的多個兩埠靜態隨機存取記憶體(2PSRAM)單元。每個2PSRAM單元都包括第一下拉垂直電晶體、第二下拉垂直電晶體、第一上拉垂直電晶體、第二上拉垂直電晶體、第一傳送閘極垂直電晶體、第二傳送閘極垂直電晶體、讀取埠下拉垂直電晶體和讀取埠傳送閘極垂直電晶體。第一下拉垂直電晶體、第一上拉垂直電晶體和第一傳送閘極垂直電晶體的對應第一源極/汲極區域連接在一起並且連接至第二上拉垂直電晶體和第二下拉垂直電晶體的對應柵極。第二下拉垂直電晶體、第二上拉垂直電晶體和第二傳送閘極垂直電晶體的對應第一源極/汲極區域連接在一起並且連接至第一上拉垂直電晶體、第一下拉垂直電晶體和讀取埠下拉垂直電晶體的對應柵極。在記憶體陣列的2PSRAM單元的每一列中，第一電源節點主動區域位於基板中並且沿著對應列延伸，寫入第二電源節點主動區域位於基板中並且沿著對應列延伸，寫入位元線節點主動區域位於基板中並且沿著對應列延伸，以及互補寫入位元線節點主動區域位於基板中並且沿著對應列延伸。對應列中的每個2PSRAM單元的第一上拉垂直電晶體和第二上拉垂直電晶體的對應第二源極/汲極區域設置在該第一電源節點主動區域中，對應列中的每個2PSRAM的第一下拉垂直電晶體和第二下拉垂直電晶體的對應第二源極/汲極區域設置在寫 入第二電源節點主動區域中。對應列中的每個2PSRAM單元的第一傳送閘極垂直電晶體的對應第二源極/汲極區域設置在寫入位元線節點主動區域中。對應列中的每個2PSRAM單元的第二傳送閘極垂直電晶體的第二源極/汲極區域設置在互補寫入位元線節點主動區域中。在記憶體陣列的每個2PSRAM單元中，局部節點主動區域位於基板中並且包含在對應2PSRAM單元的區域內。對應2PSRAM單元的讀取埠下拉垂直電晶體和讀取埠傳送閘極垂直電晶體的對應第二源極/汲極區域設置在局部節點主動區域中。
在另一實施例中，包含一種方法。在基板中限定第一電源節點主動區域、寫入第二電源節點主動區域、寫入位元線節點主動區域、互補寫入位元線節點主動區域和局部節點主動區域。在區域中形成第一垂直通道結構、第二垂直通道結構、第三垂直通道結構、第四垂直通道結構、第五垂直通道結構、第六垂直通道結構、第七垂直通道結構和第八垂直通道結構。第一垂直通道結構、第二垂直通道結構、第三垂直通道結構、第四垂直通道結構、第五垂直通道結構、第六垂直通道結構、第七垂直通道結構和第八垂直通道結構中的每一者都包括設置在對應主動區域中的第一源極/汲極區域、位於第一源極/汲極區域之上的通道區域和位於通道區域之上的第二源極/汲極區域。第一通道結構的第一源極/汲極區域設置在第一電源節點主動區域中。第二垂直通道結構的第一源極/汲極區域設置在第一電源節點主動區域中。第三垂直通道結構的第一源極/汲極區域設置在寫入第二電源節點主動區域中。第四垂直通道結構的第一源極/汲極區域設置在寫入第二電源節點主動區域中。第五垂直通道結構的第一源極/汲極區域設置在寫入位元線節點主動區域中。第六垂直通道結構的第一源極/汲極區域設置在互補寫入位元線節點主動區域中。第七垂直通道結構的第一源極/汲極區域設置在局部節點主動區域中。第八垂 直通道結構的第一源極/汲極區域設置在局部節點主動區域中。在基板上方形成第一柵電極、第二柵電極、第三柵電極、第四柵電極和第五柵電極。第一柵電極環繞第一垂直通道結構、第三垂直通道結構和第七垂直通道結構。第二柵電極環繞第二垂直通道結構和第四垂直通道結構。第三柵電極環繞第五垂直通道結構。第四柵電極環繞第六垂直通道結構。第五柵電極環繞第八垂直通道結構。將第一垂直通道結構、第三垂直通道結構和第五垂直通道結構的對應第二源極/汲極區域連接在一起並且電性連接至第二柵電極。將第二垂直通道結構、第四垂直通道結構和第六垂直通道結構的對應第二源極/汲極區域電性連接在一起並且電性連接至第一柵電極。
前述內容概述一些實施方式的特徵，因而熟知此技藝之人士可更加理解本申請案揭示內容之各方面。熟知此技藝之人士應理解可輕易使用本申請案揭示內容作為基礎，用於設計或修飾其他製程與結構而實現與本申請案該之實施方式具有相同目的與/或達到相同優點。熟知此技藝之人士亦應理解此均等架構並不脫離本申請案揭示內容的精神與範圍，以及熟知此技藝之人士可進行各種變化、取代與替換，而不脫離本申請案揭示內容之精神與範圍。
WP‧‧‧寫入埠
RP‧‧‧讀取埠
PU1、PU2‧‧‧上拉電晶體
PD1、PD2‧‧‧下拉電晶體
PG1、PG2‧‧‧傳送閘極(pass gate)電晶體
RPG‧‧‧讀取埠傳送閘極電晶體
RPD‧‧‧讀取埠下拉電晶體
INV1‧‧‧第一反相器
INV2‧‧‧第二反相器
N1、N2‧‧‧存儲節點
Vdd‧‧‧第一電源電壓
Vss‧‧‧第二電源電壓
WWL‧‧‧寫入字線
WBL‧‧‧寫入位元線
WBLB‧‧‧互補寫入位元線
RWL‧‧‧讀取埠字線
RBL‧‧‧讀取埠位元線

Claims (10)

  1. 一種靜態隨機存取記憶體結構，包括：兩埠靜態隨機存取記憶體單元，包括：第一下拉電晶體，包括位於基板中的第一主動區域中的第一源極/汲極區域、在該第一主動區域之上延伸的第一垂直通道以及位於該第一垂直通道之上的第二源極/汲極區域，第二下拉電晶體，包括位於該第一主動區域中的第三源極/汲極區域、在該第一主動區域之上延伸的第二垂直通道以及位於該第二垂直通道之上的第四源極/汲極區域，該第一源極/汲極區域通過該第一主動區域電性連接至該第三源極/汲極區域，第一上拉電晶體，包括位於該基板中的第二主動區域中的第五源極/汲極區域、在該第二主動區域之上延伸的第三垂直通道以及位於該第三垂直通道之上的第六源極/汲極區域，第二上拉電晶體，包括位於該第二主動區域中的第七源極/汲極區域、在該第二主動區域之上延伸的第四垂直通道以及位於該第四垂直通道之上的第八源極/汲極區域，該第五源極/汲極區域通過該第二主動區域電性連接至該第七源極/汲極區域，第一傳送閘極電晶體，包括位於該基板中的第三主動區域中的第九源極/汲極區域、在該第三主動區域之上延伸的第五垂直通道以及位於該第五垂直通道之上的第十源極/汲極區域，第二傳送閘極電晶體，包括位於該基板中的第四主動區域中的第十一源極/汲極區域、在該第四主動區域之上延伸的第 六垂直通道以及位於該第六垂直通道之上的第十二源極/汲極區域，讀取埠下拉電晶體，包括位於該基板中的第五主動區域中的第十三源極/汲極區域、在該第五主動區域之上延伸的第七垂直通道以及位於該第七垂直通道之上的第十四源極/汲極區域，讀取埠傳送閘極電晶體，包括位於該第五主動區域中的第十五源極/汲極區域、在該第五主動區域之上延伸的第八垂直通道以及位於該第八垂直通道之上的第十六源極/汲極區域，第一柵電極，環繞該第一垂直通道、該第三垂直通道和該第七垂直通道中的每一者，第二柵電極，環繞該第二垂直通道和該第四垂直通道中的每一者，第三柵電極，環繞該第五垂直通道；第四柵電極，環繞該第六垂直通道，第五柵電極，環繞該第八垂直通道，第一導電構件，位於該第二源極/汲極區域、該第六源極/汲極區域和該第十源極/汲極區域之上並且電性連接該第二源極/汲極區域、該第六源極/汲極區域和該第十源極/汲極區域，該第一導電構件還電性連接至該第二柵電極，以及第二導電構件，位於該第四源極/汲極區域、該第八源極/汲極區域和該第十二源極/汲極區域之上並且電性連接該第四源極/汲極區域、該第八源極/汲極區域和該第十二源極/汲極區域，該第二導電構件進一步電性連接至該第一柵電極。
  2. 根據請求項1所述的靜態隨機存取記憶體結構，其中，該第一主動區域、該第二主動區域、該第三主動區域和該第四主動區域中 的每一者延伸到該兩埠靜態隨機存取記憶體單元的區域外。
  3. 根據請求項1所述的靜態隨機存取記憶體結構，其中，該第一主動區域包括第三導電構件，該第二主動區域包括第四導電構件，該第三主動區域包括第五導電構件，該第四主動區域包括第六導電構件，並且該第五主動區域包括第七導電構件。
  4. 根據請求項1所述的靜態隨機存取記憶體結構，其中，該兩埠靜態隨機存取記憶體單元包括位於該基板中的第一p阱、位於該基板中的n阱和位於該基板中的第二p阱，該n阱設置在該第一p阱和該第二p阱之間，該第一主動區域和該第三主動區域設置在該第一p阱中，該第二主動區域設置在該n阱中，該第四主動區域和該第五主動區域設置在該第二p阱中。
  5. 請求項1所述的靜態隨機存取記憶體結構，其中，該第一垂直通道、該第三垂直通道、該第五垂直通道和該第七垂直通道沿著第一方向對齊，該第二垂直通道、該第四垂直通道、該第六垂直通道和該第八垂直通道沿著第二方向對齊，該第一方向與該第二方向之每一者都與該第一主動區域、該第二主動區域、該第三主動區域和該第四主動區域之每一者相交。
  6. 根據請求項1所述的靜態隨機存取記憶體結構，其中，在該兩埠靜態隨機存取記憶體單元的區域中沒有接觸件實體連接至該第一主動區域、該第二主動區域、該第三主動區域、該第四主動區域和該第五主動區域中的任何一者。
  7. 根據請求項1所述的靜態隨機存取記憶體結構，其中，該第五主動區域係包含在該兩埠靜態隨機存取記憶體單元區域內的島區。
  8. 一種靜態隨機存取記憶體結構，包括：記憶體陣列，包括：多個兩埠靜態隨機存取記憶體(2PSRAM)單元，該 2PSRAM單元以列和行進行排列，各該2PSRAM單元包括第一下拉垂直電晶體、第二下拉垂直電晶體、第一上拉垂直電晶體、第二上拉垂直電晶體、第一傳送閘極垂直電晶體、第二傳送閘極垂直電晶體、讀取埠下拉垂直電晶體和讀取埠傳送閘極垂直電晶體，該第一下拉垂直電晶體、該第一上拉垂直電晶體和該第一傳送閘極垂直電晶體各自對應的第一源極/汲極區域連接在一起並且連接至該第二上拉垂直電晶體和該第二下拉垂直電晶體各自對應的柵極，該第二下拉垂直電晶體、該第二上拉垂直電晶體和該第二傳送閘極垂直電晶體各自對應的第一源極/汲極區域連接在一起並且連接至該第一上拉垂直電晶體、該第一下拉垂直電晶體和該讀取埠下拉垂直電晶體各自對應的柵極，在該記憶體陣列的每一列該2PSRAM單元中：第一電源節點主動區域位於基板中並且沿著對應列延伸，該對應列中的各該2PSRAM單元的該第一上拉垂直電晶體和該第二上拉垂直電晶體各自對應的第二源極/汲極區域設置在該第一電源節點主動區域中，寫入第二電源節點主動區域位於該基板中並且沿著該對應列延伸，該對應列中的各該2PSRAM的該第一下拉垂直電晶體和該第二下拉垂直電晶體各自對應的第二源極/汲極區域設置在該寫入第二電源節點主動區域中，寫入位元線節點主動區域位於該基板中並且沿著該對應列延伸，該對應列中的各該2PSRAM單元的該第一傳送閘極垂直電晶體的第二源極/汲極區域設置在該寫入位元線節點主動區域中，以及互補寫入位元線節點主動區域位於該基板中並且沿著該 對應列延伸，該對應列中的各該2PSRAM單元的該第二傳送閘極垂直電晶體的第二源極/汲極區域設置在該互補寫入位元線節點主動區域中，以及在該記憶體陣列的各該2PSRAM單元中，局部節點主動區域位於該基板中並且包含在該對應2PSRAM單元的區域內，該對應2PSRAM單元的該讀取埠下拉垂直電晶體和該讀取埠傳送閘極垂直電晶體的對應第二源極/汲極區域設置在該局部節點主動區域中。
  9. 根據請求項8所述的靜態隨機存取記憶體結構，其中，該記憶體陣列還包括第一行帶單元和第二行帶單元，該第一行帶單元設置在該2PSRAM單元的該對應列的第一邊緣上，該第二行設置在該2PSRAM單元的該對應列的第二邊緣上，該第二邊緣與該第一邊緣相對。
  10. 一種形成靜態隨機存取記憶體的方法，包括：在基板中限定第一電源節點主動區域、寫入第二電源節點主動區域、寫入位元線節點主動區域、互補寫入位元線節點主動區域和局部節點主動區域；在一區域中形成第一垂直通道結構、第二垂直通道結構、第三垂直通道結構、第四垂直通道結構、第五垂直通道結構、第六垂直通道結構、第七垂直通道結構和第八垂直通道結構，該第一垂直通道結構、該第二垂直通道結構、該第三垂直通道結構、該第四垂直通道結構、該第五垂直通道結構、該第六垂直通道結構、該第七垂直通道結構和該第八垂直通道結構中的每一者都包括設置在對應主動區域中的第一源極/汲極區域、位於該第一源極/汲極區域之上的通道區域和位於該通道區域之上的第二源極/汲極區域，該第一垂直通道結構的該第一源極/汲極區 域設置在該第一電源節點主動區域中，該第二垂直通道結構的該第一源極/汲極區域設置在該第一電源節點主動區域中，該第三垂直通道結構的該第一源極/汲極區域設置在該寫入第二電源節點主動區域中，該第四垂直通道結構的該第一源極/汲極區域設置在該寫入第二電源節點主動區域中，該第五垂直通道結構的該第一源極/汲極區域設置在該寫入位元線節點主動區域中，該第六垂直通道結構的該第一源極/汲極區域設置在該互補寫入位元線節點主動區域中，該第七垂直通道結構的該第一源極/汲極區域設置在該局部節點主動區域中，該第八垂直通道結構的該第一源極/汲極區域設置在該局部節點主動區域中；在該基板上方形成第一柵電極、第二柵電極、第三柵電極、第四柵電極和第五柵電極，該第一柵電極環繞該第一垂直通道結構、該第三垂直通道結構和該第七垂直通道結構，該第二柵電極環繞該第二垂直通道結構和該第四垂直通道結構，該第三柵電極環繞該第五垂直通道結構，該第四柵電極環繞該第六垂直通道結構，該第五柵電極環繞該第八垂直通道結構，以及；將該第一垂直通道結構、該第三垂直通道結構和該第五垂直通道結構的對應的第二源極/汲極區域電性連接在一起並且電性連接至該第二柵電極，並且將該第二垂直通道結構、該第四垂直通道結構和該第六垂直通道結構的對應的第二源極/汲極區域電性連接在一起並且電性連接至該第一柵電極。
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