KR102616982B1 - 수직 채널 전계효과 트랜지스터 소자, 이를 이용한 3진법 cmos 및 이들의 제조방법 - Google Patents

수직 채널 전계효과 트랜지스터 소자, 이를 이용한 3진법 cmos 및 이들의 제조방법 Download PDF

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Abstract

본 발명의 실시예에 따른 수직채널 전계효과 트랜지스터 소자는, 반도체 기판; 상기 반도체 기판의 상면 상에 형성된 드레인 영역; 상기 드레인 영역의 상면 상에 형성된 채널 영역; 상기 채널 영역의 상면 상에 형성된 소스 영역; 상기 채널의 측면 상에 형성된 게이트 절연층; 및 상기 게이트 절연층의 측면 상에 형성된 게이트를 포함하며, 상기 드레인 영역은 상기 채널 영역에서 멀어질수록 고농도로 도핑된 것을 특징으로 하는 수직채널 전계효과 트랜지스터 소자를 제공할 수 있다.

Description

수직 채널 전계효과 트랜지스터 소자, 이를 이용한 3진법 CMOS 및 이들의 제조방법 {Vertical channel field effect transistor device, ternary CMOS using same, and manufacturing method thereof}
본 발명은 수직 채널 전계효과 트랜지스터 소자, 이를 이용한 3진법 CMOS 및 이들의 제조방법에 관한 것이다.
고성능의 휴대용 전자제품을 위하여 반도체 소자는 점점 소형화되고 있으며, 복잡한 회로를 구현을 위한 집적도는 높아지고 있다. 이에 따라 반도체 소자의 전력밀도 문제와 공정 미세화에 많은 한계에 다다르게 되었다.
CMOS란 상보형 금속 산화 반도체(Complementary Metal Oxide Semiconductor)의 약자로서, 일반 금속 산화막 반도체 전계효과 트랜지스터(MOSFET)의 P채널 트랜지스터(pMOS)와 N채널 트랜지스터(nMOS)가 접합된 회로로 구성되어 있다. CMOS는 마이크로프로세서나 S 램 등 디지털 회로를 구성하는데 사용되는 집적회로의 한 종류로서, 집적도가 높고 소모전력이 매우 적다는 이점을 가지며 휴대용 계산기, 전자시계, 소형 컴퓨터 등의 제품에서 사용되고 있다.
종래의 CMOS 소자는 2진법(Binary) CMOS으로서 0과 1의 상태를 가지며, 2진법 CMOS로 복잡한 연산을 수행하고 소형화를 위해선 소자 하나의 크기를 줄여서 반도체 칩의 크기를 소형화해야 하므로, 점점 공정이 미세해지는 문제가 있다.
이러한 문제를 해결하기 위하여 3가지 상태(예. 0, 1, 2)를 가지는 3진법(Ternary) CMOS(T-CMOS 소자 혹은 TCMOS)가 대안으로 소개되었다. T-CMOS 소자는 소자 하나가 처리할 수 있는 정보의 양을 3개로 늘려서 적은 개수의 소자로도 더 많은 양의 정보를 처리할 수 있다. 실제로 2진법과 비교해 3진법에서 필요한 소자의 개수는 약 63.1%로 줄어든다.
도 1a은 planar MOSFET을 이용한 종래 T-CMOS 소자(10)의 개념도를 도시한 것이다. 도 1b는 게이트 전압에 따른 드레인 전류를 도시한 그래프이다.
도 1a에 도시된 바와 같이, planar MOSFET을 이용한 종래 T-CMOS 소자(10)는 바디와, 바디 상에 pMOS와 nMOS의 상보적 결합으로 구성된다. 종래 T-CMOS 소자(10)는 각각의 pMOS와 nMOS의 소스과 드레인 사이에 고농도로 도핑된 얇은 델타 층(delta layer)을 넣어 드레인-바디 사이에 터널링 현상을 유도한다.
pMOS의 경우 델타층은 n타입으로 고농도 도핑되며, nMOS의 경우 델타층은 p타입으로 고통도 도핑된다. nMOS는 정공(hole)이 드레인에서 바디으로 터널링하여 드레인-바디 터널렁 전류(IDB+)를 생성하고, pMOS는 전자(electron)이 드레인에서 바디으로 터널링하여 드레인-바디 접합의 터널링 전류(IDB-)를 생성한다.
도 1b에 도시된 바와 같이, planar MOSFET을 이용한 종래 T-CMOS 소자(10)는, 게이트 전압과 무관한 드레인-바디 접합의 터널링 전류를 발생시킴으로써, 종래의 Binary CMOS와 달리 하나의 중간 상태를 더 가지게 되고, 이를 이용하여 3진법을 구현하였다.
그러나 기존 planar MOSFET 혹은 FinFET으로 T-CMOS 소자를 설계하는 경우, 드레인-채널 접합에서 터널링이 발생할 수 있으며, 집적도 향상을 위해 소자를 작게 만들수록 이 터널링 전류가 더 부각되어 게이트 전압에 무관한 터널링을 유도하기 어려운 문제점을 가진다.
또한, 대기 전력(혹은 오프 전류)을 줄이기 위해서는 오프(off) 상태의 드레인-바디 접합에서 발생하는 터널링 전류를 낮춰야 하는데, 이를 달성하기 위해 바디 도핑농도 (Nbody)를 작게 할수록 드레인-채널 접합의 터널링이 드레인-바디 접합의 터널링 보다 우세하게 되어 게이트 전압에 무관한 터널링 전류를 만들기 어려운 문제점을 가진다.
또한, 드레인-채널의 터널링 전류는 게이트 전압에 따라 변화하는데, 게이트 전압과 무관한 드레인-바디 접합의 터널링 전류 보다 드레인-채널 접합의 터널링 전류가 커지면 3번째 상태를 구현할 수 없기 때문에 안정적인 3진법의 동작 구현이 어려워지는 문제점이 있다.
또한, 드레인-채널의 터널링 전류에 T-CMOS 소자의 동작이 영향을 받지 않기 위해서 드레인-채널의 터널링 전류를 무시할 수 있을 만큼 상대적으로 큰 드레인-바디 접합의 터널링 전류가 요구되는데, 이 경우 대기 전력이 높아져 저전력 T-CMOS 소자를 구현하기 어려운 문제점이 있다.
대한민국 공개특허공보 제10-2020-0051508호
본 발명은 게이트 전압의 변화에 상관없이 일정한 드레인-바디 접합의 터널링 전류를 제공하는 VC-FET 소자를 제공할 수 있다.
본 발명은 VC-FET 소자를 이용하여 새로운 하나의 상태를 추가로 구현한 3진법(Ternary)-CMOS을 제공할 수 있다.
본 발명은 소자 집적도를 높이면서 오프 전류의 크기를 줄여 대기 전력을 감소시킬 수 있는 T-CMOS 소자를 제공할 수 있다.
본 발명은 드레인-채널 접합에서 발생하는 터널링을 무시할 수 있을 만큼 최소화하여, 게이트 전압에 독립적인 드레인-바디 접합의 터널링 전류가 감소하더라도 3진법 인버터로써 동작 할 수 있는 소자를 제공할 수 있다.
본 발명은 드레인-채널 접합의 터널링 전류의 크기가 드레인-바디 접합의 터널링 전류의 크기보다 작은 VC-FET 소자 및 T-CMOS 소자를 제공할 수 있다.
본 발명은 드레인-바디 접합을 게이트 및 채널과 공간적으로 분리하는 VC-FET 소자를 제공할 수 있다.
본 발명은 드레인-채널 접합의 터널링 전류를 최소로 줄일 수 있는 FET소자의 구조를 적용하여 집적도 향상되어 단면적을 줄이더라도 단채널 현상이 발생하지 않으며, 대기 전력이 감소된 T-CMOS 소자를 제공할 수 있다.
본 발명은 소자에서 처리할 수 있는 정보의 양을 3개로 늘려서 적은 소자의 개수로도 2진법 소자에 비하여 동일한 소자 개수에 대비하여 더 많은 정보를 처리할 수 있는 소자를 제공할 수 있다.
본 발명은 반도체 칩의 크기를 줄이고 저전력으로 사용가능 하기 때문에 배터리 용량이 작은 초소형 전자기기인 초소형 생체 정보 수집 바이오 프로세서, 초소형 웨어러블 기기 등에 적용 가능한 소자를 제공할 수 있다.
본 발명의 실시예에 따른 수직채널 전계효과 트랜지스터 소자는, 반도체 기판; 상기 반도체 기판의 상면 상에 형성된 드레인 영역; 상기 드레인 영역의 상면 상에 형성된 채널 영역; 상기 채널 영역의 상면 상에 형성된 소스 영역; 상기 채널의 측면 상에 형성된 게이트 절연층; 및 상기 게이트 절연층의 측면 상에 형성된 게이트를 포함하며, 상기 드레인 영역은 상기 채널 영역에서 멀어질수록 고농도로 도핑된 것을 특징으로 하는 수직채널 전계효과 트랜지스터 소자를 제공할 수 있다.
본 발명의 실시예에 따른 수직채널 전계효과 트랜지스터 소자에서, 상기 반도체 기판은 상기 드레인 영역과 다른 타입의 도펀트로 도핑된 것을 특징으로 하는 수직채널 전계효과 트랜지스터 소자를 제공할 수 있다.
본 발명의 실시예에 따른 수직채널 전계효과 트랜지스터 소자에서, 상기 반도체 기판은 상기 채널 영역과 동일 타입의 도펀트로 도핑되는 것을 특징으로 하는 수직채널 전계효과 트랜지스터 소자를 제공할 수 있다.
한편, 본 발명의 실시예에 따른 T-CMOS 소자는, 적어도 2개의 수직채널 전계효과 트랜지스터 소자를 포함하는 T-CMOS 소자에 있어서, 상기 수직채널 전계효과 트랜지스터 소자는, 반도체 기판; 상기 반도체 기판의 상면 상에 형성된 드레인 영역; 상기 드레인 영역의 상면 상에 형성된 채널 영역; 상기 채널 영역의 상면 상에 형성된 소스 영역; 상기 채널의 측면 상에 형성된 게이트 절연층; 및 상기 게이트 절연층의 측면 상에 형성된 게이트를 포함하며, 상기 드레인 영역은 상기 채널 영역에서 멀어질수록 고농도로 도핑된 것을 특징으로 하는 T-CMOS 소자를 제공할 수 있다.
본 발명의 실시예에 따른 T-CMOS 소자에서, 상기 반도체 기판은 상기 드레인 영역과 다른 타입의 도펀트로 도핑된 것을 특징으로 하는 T-CMOS 소자를 제공할 수 있다.
본 발명의 실시예에 따른 T-CMOS 소자에서, 상기 반도체 기판은 상기 채널 영역과 동일 타입의 도펀트로 도핑되는 것을 특징으로 하는 T-CMOS 소자를 제공할 수 있다.
본 발명은 게이트 전압의 변화에 상관없이 일정한 드레인-바디 접합의 터널링 전류를 제공하는 VC-FET 소자를 제공하는 효과를 가진다.
본 발명은 VC-FET 소자를 이용하여 새로운 하나의 상태를 추가로 구현한 3진법(Ternary)-CMOS을 제공하는 효과를 가진다.
본 발명은 소자 집적도를 높이면서 오프 전류의 크기를 줄여 대기 전력을 감소시킬 수 있는 T-CMOS 소자를 제공하는 효과를 가진다.
본 발명은 드레인-채널 접합에서 발생하는 터널링을 무시할 수 있을 만큼 최소화하여, 게이트 전압에 독립적인 드레인-바디 접합의 터널링 전류가 감소하더라도 3진법 인버터로써 동작 할 수 있는 소자를 제공하는 효과를 가진다.
본 발명은 드레인-채널 접합의 터널링 전류의 크기가 드레인-바디 접합의 터널링 전류의 크기보다 작은 VC-FET 소자 및 T-CMOS 소자를 제공하는 효과를 가진다.
본 발명은 드레인-바디 접합을 게이트 및 채널과 공간적으로 분리하는 VC-FET 소자를 제공하는 효과를 가진다.
본 발명은 드레인-채널 접합의 터널링 전류를 최소로 줄일 수 있는 FET소자의 구조를 적용하여 집적도 향상되어 단면적을 줄이더라도 단채널 현상이 발생하지 않으며, 대기 전력이 감소된 T-CMOS 소자를 제공하는 효과를 가진다.
본 발명은 소자에서 처리할 수 있는 정보의 양을 3개로 늘려서 적은 소자의 개수로도 2진법 소자에 비하여 동일한 소자 개수에 대비하여 더 많은 정보를 처리할 수 있는 소자를 제공하는 효과를 가진다.
본 발명은 반도체 칩의 크기를 줄이고 저전력으로 사용가능 하기 때문에 배터리 용량이 작은 초소형 전자기기인 초소형 생체 정보 수집 바이오 프로세서, 초소형 웨어러블 기기 등에 적용 가능한 소자를 제공하는 효과를 가진다.
도 1a은 planar MOSFET을 이용한 종래 T-CMOS 소자(10)의 개념도를 도시한 것이다.
도 1b는 게이트 전압에 따른 드레인 전류를 도시한 그래프이다.
도 2는 본 발명의 실시예에 따른 수직 채널 전계효과 트랜지스터 소자의 사시도이다.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 수직 채널 전계효과 트랜지스터 소자의 사시도 및 단면도이다.
도 4a 내지 도 4n은 본 발명의 실시예에 따른 VC-FET 소자의 제조 방법을 도시한 것이다.
도 5는 본 발명의 실시예에 따른 VC-FET 소자에 인가된 게이트 전압에 따른 다른 도핑 농도를 가지는 바디에 대한 드레인 전류를 나타낸 그래프이다.
도 6, 도 7 및 도 8은 본 발명의 다른 실시예에 따른 VC-FET 소자(100')의 사시도, 평면도(Top View) 및 수평 단면도를 도시한 것이다.
도 9, 도 10 및 도 11은 본 발명의 다른 실시예에 따른 VC-FET 소자의 사시도, 평면도(Top View) 및 수평 단면도를 도시한 것이다.
도 12는 본 발명의 실시예에 따른 VC-FET 소자를 이용한 T-CMOS 소자의 사시도를 도시한 것이다.
도 13은 본 발명의 실시예에 따른 VC-FET 소자를 이용한 T-CMOS 소자의 동작 상태를 도시한 개념도이다.
도 14은 본 발명의 실시예에 따른 VC-FET 소자를 이용한 T-CMOS 소자의 3개 상태를 도시한 그래프이다.
도 15a 내지 도 15ac는 본 발명의 실시예에 따른 VC-FET 소자에 2면 게이트를 적용한 T-CMOS 소자의 제조방법을 도시한 것이다.
도 16은 T-CMOS 소자를 구성하는 FinFET을 도시한 도면이다.
도 17은 Planar MOSFET과 FinFET을 이용한 T-CMOS 소자를 이용해 얻은 계산 결과를 도시한 그래프이다.
도 18(a) 내지 도 18(d)는 FinFET의 채널 폭 및 게이트 전압의 변화에 따른 전위 변화를 도시한 그림이다.
도 19(a) 및 19(b)는 각각 30nm와 10nm의 채널 폭(Wch)을 가지는 FinFET의 게이트 전압 인가에 따른 에너지 밴드 다이어그램이다.
도 20(a)은 FinFET의 구조를 가지는 경우 바디 도핑 농도에 따른 VG-ID 그래프이다. 도 20(b)은 VC-FET의 구조를 가지는 경우 바디 도핑 농도에 따른 VG-ID 그래프이다.
도 21(a)은 FinFET의 구조를 가지는 경우 채널 폭(Wch)에 따른 VG-ID의 특성 변화 그래프이다. 도 21(b)은 VC-FET의 구조를 가지는 경우 채널 폭(Wch)에 따른 VG-ID의 특성 변화 그래프이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
본 명세서에서 사용한 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하에서 첨부된 도면을 참고하여 본 발명의 실시예에 따른 수직 채널 전계효과 트랜지스터(Vertical Channel Field Effect Transistor, VC-FET, VC-FET ) 소자, VC-FET 를 이용한 T-CMOS 소자 및 이들의 제조방법에 대해서 설명한다.
도 2는 본 발명의 실시예에 따른 수직 채널 전계효과 트랜지스터 소자의 사시도이다. 도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 수직 채널 전계효과 트랜지스터 소자의 사시도 및 단면도이다.
수직 채널 전계효과 트랜지스터(VC-FET) 소자(100)는 nMOS 소자(100n) 혹은 pMOS 소자(100p)일 수 있다. 도 2, 도 3a 및 도 3b는 nMOS 소자인 경우를 도시한 것이다. 이하에서 nMOS 소자를 기준으로 설명하지만, 이에 대한 설명은 도펀트의 타입을 바꿔주면 pMOS 소자에도 적용될 수 있다. 그러므로, 본 발명의 수직 채널 전계효과 트랜지스터 소자를 nMOS 소자(100n) 혹은 pMOS 소자(100p) 중 하나로 한정지을 것은 아니다.
도 2, 도 3a 및 도 3b을 참조하면, 본 발명의 실시예에 따른 VC-FET 소자(100)는 바디(110), 바디(110)의 상측에 구비된 드레인(120), 드레인(120)의 상측에 구비된 채널(130), 채널(130)의 상측에 구비된 소스(140), 채널(130)의 측면 상에 구비된 게이트 절연층(150), 게이트 절연층(150)의 측면 상에 구비된 게이트(160)를 포함할 수 있다.
종래의 Planar MOSFET의 경우 게이트에 문턱전압 이상으로 인가시에 드레인-소스 사이에 수평한 방향으로 채널이 생성되는데 반해, 본 발명의 실시예에 따른 VC-FET 소자(100)는 제1 및 제2 게이트(160a, 160b)에 문턱전압 이상으로 인가시에 채널(130)의 상하면에 배치된 드레인(120)과 소스(140)에 의해 드레인(120)과 소스(140) 사이에 수직한 방향의 채널이 생성된다.
바디(110)는 드레인-바디의 터널링을 유도하기 위하여 특정 타입의 도펀트로 도핑된 반도체 기판이다. 특히, 본 발명에서 바디(110)는 채널(130)과 동일한 타입의 도펀트로 도핑될 수 있다.
바디(110)의 도핑 농도는 드레인(120)과 채널(130) 사이의 터널링 전류와 드레인(120)과 바디(110) 사이의 터널링 전류의 크기에 따라 결정될 수 있다. 바디(110)의 도핑 농도는 채널(130)의 농도 보다 높거나 채널(130)의 농도와 동일할 수 있다. 예를 들어, 드레인 영역의 도핑 프로파일에서 상단과 하단의 농도 차이가 작은 경우에 바디(110)의 도핑 농도를 채널(130)의 농도 보다 높게 설정할 수 있다.
또는, 바디(110)의 도핑 농도는 채널(130)의 농도 보다 기 설정된 값 만큼 작을 수 있다. 다시 말해, 바디(110)의 도핑 농도는 채널(130)의 농도 보다 작을 수 있다. 기 설정된 값은 드레인 영역의 도핑 프로파일에 의해서 결정될 수 있다. 예를 들어, 드레인 영역의 도핑 프로파일에서 상단과 하단의 농도 차이가 커질수록 기 설정된 값은 커질 수 있다. 이는, 드레인 영역의 도핑 프로파일에서 상단과 하단의 농도차이가 충분히 크면, 바디(110)의 도핑 농도가 채널(130)의 도핑 농도 보다 작아도 드레인-바디 접합에서의 터널링 전류가 드레인-채널 접합에서의 터널링 전류보다 클 수 있다.
바디(110)는 전체 영역에서 불균일한 혹은 균일한 농도로 도핑될 수 있으나, 균일하게 도핑됨이 바람직하다.
VC-FET 소자(100)가 nMOS의 경우 바디(110)는 p타입으로 고농도 도핑된다. VC-FET 소자(100)가 pMOS의 경우 바디(110)은 n타입으로 고농도 도핑된다. 고농도로 도핑된 바디(110)에 의해 드레인-바디 접합의 터널링 전류가 원할하게 유도된다.
또한, 종래의 Planar MOSFET의 경우 채널과 바디가 접합되어 있는데 반해서, 본 발명의 바디(110)는 채널(130)과 물리적으로 공간적으로 분리되어 설치됨으로써, 드레인-바디 접합의 터널링 전류가 게이트의 전압에 영향을 받지 않으며, VC-FET(100)를 이용한 T-COMS의 오프 전류(off current)의 크기를 최소화할 수 있는 효과를 가진다.
도 2를 참조하면, 일 예에 따른 바디(110)는 드레인(120) 보다 좌우 방향으로 더 긴 길이를 가지도록 형성될 수 있다. 다시 말하면, 드레인(120)이 바디(110)의 상면의 일부를 덮도록 형성될 수 있다. 이 경우 후술할 게이트 절연층(150)이 드레인(120)의 좌우 측면과 바디(110)의 상면에 형성된다.
또는 도 3a를 참조하면, 다른 예에 따른 바디(110)는 드레인(120)과 좌우 방향으로 동일한 길이를 가지도록 형성된 n바디 영역(110a)과 n바디 영역(110a)의 하단에 연결된 n바디 영역(110b)을 포함할 수 있다. 이 경우 후술할 게이트 절연층(150)은 드레인(120)의 좌우 측면, n바디 영역(110a)의 좌우 측면, n바디 영역(110b)의 상면에 형성된다.
드레인(120)은 바디(110) 보다 상측에 구비된다. 드레인(120)은 바디(110)의 상면에 직접적으로 접촉하여 구비된다. 드레인(120)은 바디(110)의 상면의 면적 보다 작게 구비되거나, 바디(110)의 상면과 동일한 면적으로 바디(110)의 상측에 형성될 수 있다.
드레인(120)은 바디(110) 또는 채널(130)과 다른 타입의 도펀트로 도핑될 수 있다. 예를 들어, VC-FET 소자(100)가 nMOS의 경우 드레인(120)은 n타입으로 도핑된다. VC-FET 소자(100)가 pMOS의 경우 드레인(120)은 p타입으로 도핑된다.
드레인(120)은 전체 영역에 불균일하게 도핑될 수 있다. 일 예로, 드레인(120)은 수직 방향으로 가우시안 분포로 도핑될 수 있다. 드레인(120)은 수직 방향으로 상측으로 갈수록 도핑 농도가 작아지도록 형성할 수 있다.
드레인(120)의 도핑 농도는 채널(130)에 가까워질수록 저농도로 도핑되고 채널(130)에서 멀어질수록 고농도로 도핑될 수 있다. 드레인(120)은 바디(110)와 접합부인 하단부를 고농도로 도핑하고, 채널과 접합부인 상단부를 저농도로 도핑될 수 있다.
드레인(120)은 연결 전극(미도시) 및 비아(미도시)를 연결하기 위하여 상측으로 노출된 드레인 상부면(120a)을 포함할 수 있다. 드레인 상부면(120a)에 연결 전극(미도시)이 형성되고, 연결 전극(미도시)에 연결된 비아(미도시)를 통해서 외부의 전압이 인가된다.
드레인(120)의 하측면은 바디(110)에 의해 둘러싸이고, 상측면의 적어도 일부면은 채널(130)에 의해서 둘러싸이며, 좌우 측면은 게이트 절연층(150)에 의해서 둘러싸이게 된다. 이로써, 드레인(120)은 게이트(160)와 전기적으로 분리되로록 형성된다.
드레인(120)은 수직한 방향으로 게이트(160)의 투영된 영역과 겹쳐지지 않도록 형성될 수 있다. 게이트(160)에서 발생하는 전기장이 드레인(120)에 미치는 영향을 최소화하기 위함이다.
채널(130)은 드레인(120)의 상측에 구비된다. 채널(130)은 드레인(120)의 상부면에 직접적으로 접촉하도록 구비될 수 있다. 채널(130)은 드레인(120)과 좌우 방향으로 동일한 길이를 가지도록 드레인(120)의 상측에 형성될 수 있다. 채널(130)은 드레인(120) 보다 전후 방향으로 짧은 길이를 가지도록 형성됨으로써, 드레인 상부면(120a)이 노출되도록 형성될 수 있다.
채널(130)의 하부면은 드레인(120)에 의해서 둘러싸이고, 상부면은 소스(140)에 의해서 둘러싸이고, 좌우 측면은 게이트 절연층(150)에 의해서 둘러싸일 수 있다. 이로써 채널(130)은 바디(110)와 공간적으로 분리되어 전기적으로 직접 접촉하지 않도록 형성된다.
채널(130)은 드레인(120) 및 소스(140)과 다른 타입의 도펀트로 도핑될 수 있다. 채널(130)은 바디(110)와 동일한 타입의 도펀트로 도핑될 수 있다. 채널(130)은 드레인-채널의 터널링을 억제하기 위해 저농도로 도핑될 수 있으며, 바디(110) 보다 낮은 도핑 농도를 가질 수 있다. 채널(130)은 전체 영역에 균일하게 도핑될 수 있다.
채널(130)은 저농도 도핑되고, 바디(110)는 고농도 도핑됨으로써, 드레인-채널 접합의 터널링 전류를 최소화하면서, 드레인-바디 접합에서 터널링 전류를 드레인-채널 접합의 터널링 전류에 비하여 상대적으로 많이 유도할 수 있다.
소스(140)는 채널(130) 보다 상측에 구비된다. 소스(140)는 채널(130)의 상면에 직접적으로 접촉하여 구비된다. 소스(140)는 채널(130)의 상면의 면적과 동일한 면적으로 채널(130)의 상면에 형성될 수 있다.
소스(140)는 바디(110) 또는 채널(130)과 다른 타입의 도펀트로 도핑될 수 있다. 예를 들어, VC-FET 소자(100)가 nMOS의 경우 소스(140)는 n타입으로 도핑된다. VC-FET 소자(100)가 pMOS의 경우 소스(140)는 p타입으로 도핑된다.
소스(140)는 전체 영역에 균일하게 도핑되거나 불균일하게 도핑될 수 있다.
일 예로, 소스(140)는 상하 혹은 좌우 방향으로 균일하게 도핑될 수 있다. 또는, 소스(140)는 수직 방향으로 가우시안 분포로 도핑될 수 있다. 소스(140)는 수직 방향으로 상측으로 갈수록 도핑 농도가 커지도록 형성할 수 있다. 소스(140)의 도핑 농도는 채널(130)에 가까워질수록 저농도로 도핑되고 채널(130)에서 멀어질수록 고농도로 도핑될 수 있다. 소스(140)는 채널(130)과 접합부인 하단부를 저농도로 도핑하고, 연결전극(미도시)와 접합부인 상단부를 고농도로 도핑될 수 있다.
소스(140)는 연결 전극(미도시) 및 비아(미도시)를 연결하기 위하여 상측으로 노출된 소스 상부면(140a)을 포함할 수 있다. 소스 상부면(140a)에 연결 전극(미도시)이 형성되고, 연결 전극(미도시)에 연결된 비아(미도시)를 통해서 외부의 전압이 인가된다.
소스(140)의 하측면은 채널(130)에 의해 둘러싸이고, 상측면은 노출되며, 좌우 측면은 게이트 절연층(150)에 의해서 둘러싸이게 된다. 이로써, 소스(140)는 게이트(160)와 전기적으로 분리되도록 형성된다.
상술한 바와 같이, 드레인(120) 및 소스(140)는 동일한 타입의 도펀트로 고농도 도핑 된다. 일 예로, 드레인(120)은 채널(130)에서 멀어질수록 고농도로 도핑될 수 있고 소스(140)는 도핑 농도가 특정한 프로파일을 갖을 필요는 없다. 또는, 드레인(120) 및 소스(140)는 모두 채널(130)에서 멀어질수록 고농도로 도핑될 수 있다.
드레인(120)의 불균일 도핑을 통하여 드레인-채널 접합에서 터널링 전류를 최소화할 수 있으며, 드레인(120)의 불균일 도핑을 통하여 드레인-바디 접합의 터널링이 드레인-채널의 터널링을 무시할 수 있을 만큼 우세하게 만들 수 있다.
다른 예로, 이 중 어느 하나는 불균일한 도핑 농도를 가질 수 있으며, 다른 하나는 균일한 도핑 농도를 가질 수 있다. 바람직하게는 소스(140)를 균일하게 도핑하고 드레인(120)의 도핑 농도가 채널(130)에서 멀어질수록 고농도로 도핑함으로써, 드레인-바디 접합의 터널링 전류를 크게 함으로써, 3진법 소자로서 사용될 수 있도록 할 수 있다.
드레인(120)의 도핑 농도를 채널(130)로 멀어질수록 고농도로 설계한 이유는 드레인-채널의 터널링을 줄이고, 드레인-바디의 터널링의 비중을 늘려서, 게이트(160)의 전압에 독립적인 드레인-바디의 터널링 전류의 크기가 항상 드레인-채널의 터널링 전류 보다 우세하도록 하기 위함이다.
게이트 절연층(150)은 채널(130)의 측면 상에 구비된다. 게이트 절연층(150)은 게이트(160)와 바디(110), 드레인(120), 채널(130), 소스(140) 사이에 형성되어, 게이트(160)와 바디(110), 드레인(120), 채널(130), 소스(140) 사이를 전기적으로 절연시킨다.
게이트 절연층(150)은 드레인(120)의 좌우 측면에 형성되며, 게이트(160)와 바디(110) 사이에 형성된 제1 게이트 절연층(150a)과, 체널(130)의 좌우 측면에 형성되며, 채널(130)과 게이트(160) 사이에 형성된 제2 게이트 절연층(150b)과, 소스(140)의 좌우 측면에 형성된 제3 게이트 절연층(150c)을 포함할 수 있다.
게이트(160)는 게이트 절연층(150)의 측면 상에 구비된다. 게이트(160)는 채널(130)의 좌측에 배치된 제1 게이트(160a)와 채널(130)의 우측에 배치된 제2 게이트(160b)을 포함할 수 있다. 제1 게이트(160a) 및 n게이트(370n)에 전압이 인가됨으로써 발생하는 전기장이 채널(130) 부분에 작용함으로써 전자 혹은 정공이 이동할 수 있는 수직한 방향의 채널(130)이 생성된다.
게이트(160)는 채널(130)과 동일한 높이에 동일한 길이로 생성될 수 있다. 게이트(160)이 좌우 방향으로 드레인(120)과 겹쳐지는 부분이 없도록 형성함으로써, 드레인-바디의 접합의 터널링이 케이트(160)의 전압에 받는 영향을 최소화할 수 있다.
본 발명의 실시예에 따른 VC-FET(100)는, 드레인(120)의 불균형 도핑 및 게이트 절연층(150)에 의한 격리 구조에 의해서, 게이트(160)와 분리된 드레인-바디 접합에서 터널링 현상이 유도되고, 게이트(160)의 전압에 영향을 받는 드레인-채널 접합에서 터널링 현상을 최대한 억제할 수 있다.
드레인-채널 접합에서 터널링을 최대한 억제함으로써, 게이트(160)의 전압에 영향을 받지 않는 드레인-바디 접합의 터널링 전류만 남길 수 있다. 다시 말해, 드레인-바디 접합의 터널링 전류가 드레인-채널 접합의 터널링 전류보다 항상 우세하도록 형성할 수 있다.
드레인-바디 접합의 터널링 전류의 크기가 줄더라도 게이트(160)의 전압에 상관없이 일정한 드레인-바디 접합의 터널링 전류를 유지할 수 있으며, 매우 낮은 오프 전류로도 중간 상태를 출력할 수 있다.
또한, 본 발명의 실시예에 따른 VC-FET 소자(100)는 소스(140) 및 드레인(120)의 사이에 수직한 채널(130)을 형성함으로써, 좌우 혹은 전후 방향으로 인접하여 VC-FET 소자(100)를 배치할 수 있으므로, 집적도 향상되어 단면적을 줄이더라도 단채널 현상이 발생하지 않는 효과를 얻을 수 있다.
도 4a 내지 도 4n은 본 발명의 실시예에 따른 VC-FET 소자의 제조 방법을 도시한 것이다. 도 4a 내지 도 4n에서 nMOS 소자의 제조 방법이 도시되었으나, pMOS 소자의 제조 방법에도 다른 타입의 도펀트를 도핑함으로써 동일한 제조 방법이 적용될 수 있다.
도 4a를 참조하면, VC-FET 소자의 제조 방법은, 반도체 기판(210)을 준비하는 단계를 포함한다. 반도체 기판(210)은 이미 p타입으로 도핑된 기판일 수 있다. 반도체 기판(210)이 도핑되지 않았다면 반도체 기판(210)을 p타입으로 도핑하는 단계를 추가할 수 있다. 반도체 기판(210)은 실리콘 기판일 수 있다. 도핑된 반도체 기판(210)은 p타입으로 전영역에 균일하게 고농도로 도핑되어 있다. p타입으로 고농도 도핑된 반도체 기판(210)은 VC-FET 소자의 바디(110)의 기능을 구현한다.
도 4b를 참조하면, VC-FET 소자의 제조 방법은, 반도체 기판(210)의 상측으로 제1 반도체층(220)을 증착하고 n타입으로 도핑하는 단계를 포함할 수 있다. 제1 반도체층(220)은 에픽텍셜 방식으로 증착된 실리콘 재질으로 이뤄질 수 있다. 제1 반도체층(220)의 하단부는 n타입 고농도 도핑되며, 상단부는 n타입 저농도로 도핑될 수 있다. 제1 반도체층(220)은 수직한 방향으로 불균일하게 도핑될 수 있다. 제1 반도체층(220)은 상단부에서 하단부로 갈수록 높은 농도로 n타입 도펀트로 도핑될 수 있다.
도핑 방식은 레트로그레이드 도핑 방식(Retrograde doping technique)을 사용하여 제1 반도체층(220)을 불균일하게 도핑을 할 수 있다. n타입으로 도핑된 제1 반도체층(220)은 VC-FET 소자의 드레인(120)의 기능을 구현한다.
도 4c를 참조하면, VC-FET 소자의 제조 방법은, 제1 반도체층(220)의 상측으로 제2 반도체층(230)을 증착하고 p타입으로 도핑하는 단계를 포함할 수 있다. 제2 반도체층(230)은 에픽텍셜 방식으로 증착된 실리콘 재질으로 이뤄질 수 있다. 제2 반도체층(230)의 전영역은 균일하게 p타입으로 저농도로 도핑될 수 있다.
제2 반도체층(230)에 도핑된 p타입 도핑 농도는 반도체 기판(210)에 도핑된 p타입 도핑 농도보다 작게 형성될 수 있다. p타입으로 도핑된 제2 반도체층(230)은 VC-FET 소자의 채널(130)의 기능을 구현한다.
도 4d를 참조하면, VC-FET 소자의 제조 방법은, 제2 반도체층(230)의 상측으로 제3 반도체층(240)을 증착하고, n타입으로 도핑하는 단계를 포함할 수 있다. 제3 반도체층(240)은 에픽텍셜 방식으로 증착된 실리콘 재질으로 이뤄질 수 있다. 제3 반도체층(240)의 도핑 프로파일은 점진적으로 다른 농도를 가지지 않도록 도핑될 수 있다. 또는, 제3 반도체층(240)의 하단부는 n타입으로 저농도 도핑되며, 상단부는 n타입으로 고농도로 도핑될 수 있다. 제3 반도체층(240)은 수직한 방향으로 불균일하게 도핑될 수 있다. 다시 말하자면, 제3 반도체층(240)은 상단부에서 하단부로 갈수록 낮은 농도로 n타입 도펀트로 도핑될 수 있다.
n타입으로 도핑된 제3 반도체층(240)은 VC-FET 소자의 소스(140)의 기능을 구현한다.
제1 반도체층(220) 및 제3 반도체층(240)은 제2 반도체층(230)에서 멀어질수록 고농도로 도핑될 수 있다. 제1 반도체층(220) 및 제3 반도체층(240)은 동일한 타입의 도펀트로 도핑될 수 있다. 제2 반도체층(230) 및 반도체 기판(210)은 동일한 타입의 도펀트로 도핑될 수 있으며, 1 반도체층(220) 및 제3 반도체층(240)와는 다른 타입의 도펀트로 도핑될 수 있다.
도 4e를 참조하면, VC-FET 소자의 제조 방법은, 유전체 안착부(250a)를 생성하기 위하여 적층된 반도체층들(210의 일부, 220, 230, 240)을 에칭하는 단계를 포함할 수 있다. 에칭된 반도체층들은 위에서부터 제3 반도체층(240), 제2 반도체층(230), 제1 반도체층(220)이 적층된 기둥(P)의 형상을 가질 수 있으며, 반도체 기반(210)의 일부까지 에칭된 경우 위에서부터 제3 반도체층(240), 제2 반도체층(230), 제1 반도체층(220), 반도체 기판(210)이 적층된 기둥(P)의 형상을 가질 수 있다.
유전체 안착부(250a)는 제1 내지 제3 반도체층(220, 230 240)이 에칭됨으로써, 혹은 반도체 기판(210)의 일부까지 추가로 에칭됨으로써, 반도체 기판(210) 상에 형성된다. 유전체 안착부(250a)는 적층된 반도체층의 기둥(P)의 양측에 형성될 수 있다. 적층된 반도체층의 기둥(P)은 드레인(120), 채널(130), 소스(140) 역할을 하는 반도체들을 포함한다.
도 4f를 참조하면, VC-FET 소자의 제조 방법은, 유전체(250)를 형성하는 단계를 포함할 수 있다. 유전체(250)는 증착 공정을 이용하여 유전체 안착부(250a) 상에 형성될 수 있다. 유전체(250)는 제1 내지 제3 반도체층(240)이 적층되지 않아 상면이 노출된 반도체 기판(210) 및 제3 반도체층(240)의 상면에 적층될 수 있다. 반도체 기판(210) 및 적층된 제1 내지 제3 반도체층(240)의 상측에 적층된 유전체(250)는 VC-FET 소자의 게이트 절연층(150)의 기능을 구현한다.
도 4g를 참조하면, VC-FET 소자의 제조 방법은, 유전체(250)를 에칭하는 단계를 포함할 수 있다. 유전체(250)는 선택적으로 에칭되며 에칭된 유전체(250)은 전도층(260)이 안착할 전도층 안착부(260a, 260b)를 형성한다. 에칭되고 남겨진 유전체(250)는 게이트 절연층(150)으로써 게이트(160)와 적층된 반도체들의 전기적 접촉을 절연하여 격리한다. 에칭되지 않고 남겨진 유전체(250)는 제2 반도체층(230) 및 제3 반도체층(240)의 좌우 측면과, 제3 반도체층(240)의 상면에 존재할 수 있다.
전도층 안착부(260a, 260b)는 제2 반도체층(230)의 좌측에 형성된 제1 전도층 안착부(260a)와 우측에 형성된 제2 전도층 안착부(260b)를 포함할 수 있다.
전도층 안착부(260a, 260b)의 바닥면은 제1 반도체층(220)과 제2 반도체층(230)의 경계면의 연장면과 일치하거나 보다 아래에 형성된다. 전도층 안착부(260a)의 바닥면은 제1 반도체층(220) 보다 상측에 놓이도록 유전체(250)가 에칭된다. 이는 생성될 게이트(160)가 드레인(120)과 수평한 방향으로 겹쳐지지 않도록 함으로써, 게이트(160)에 의한 전기장이 드레인(120)에 미치는 영향을 최소화하기 위함이다.
도 4h를 참조하면, VC-FET 소자의 제조 방법은, 전도층(260)을 증착하는 단계를 포함할 수 있다. 전도층(260)은 제3 반도체층(240)의 상면의 전도층 안착부(260a, 260b)와 유전체(250)의 상면에 증착될 수 있다. 전도층(260)은 전기 전도성을 가진 금속 재질 혹은 폴리-실리콘으로 이뤄질 수 있다.
도 4i를 참조하면, VC-FET 소자의 제조 방법은, 증착된 전도층(260)을 에칭하는 단계를 포함할 수 있다.
증착된 전도층(260)에서 제3 반도체층(240)의 상면의 유전체(250) 상에 놓인 부분과, 전도층 안착부(260a, 260b)의 상면에 일정한 높이를 제외한 부분이 모두 에칭된다.
남겨진 전도층(260)은 제2 반도체층(230)과 동일한 높이까지 남기고 모두 에칭된다. 에칭된 후 남겨진 전도층(260)의 상부면은 제2 반도체층(230)과 제3 반도체층(240) 사이의 경계면과 동일하거나 위에 형성된다.
도 4j를 참조하면, 남겨진 전도층(260)은 전후 방향으로 추가적인 에칭을 수행함으로써 두께를 줄일 수 있다. 남겨진 전도층(260)은 제1 전도층 안착부(260a)에 형성된 제1 게이트(160a)와 제2 전도층 안착부(260b)에 형성된 제2 게이트(160b)를 포함할 수 있다. 남겨진 전도층(260)은 VC-FET 소자의 게이트(160)의 기능을 구현한다.
도 4k를 참조하면, VC-FET 소자의 제조 방법은, 제3 반도체층(240) 보다 상부에 놓인 유전체(250)를 에칭하는 단계를 포함할 수 있다. 이를 통해서 소스(140)에 해당하는 제3 반도체층(240)의 상면이 노출되며, 노출된 소스(140)는 연결 전극(미도시) 및 비아(미도시)에 전기적으로 연결되어 외부 전압이 인가될 수 있다.
도 4l을 참조하면, VC-FET 소자의 제조 방법은, 제1 반도체층(220) 보다 상부에 놓인 유전체(250)의 두께를 전후 방향으로 줄이기 위한 에칭 단계를 포함할 수 있다. 이로써, 에칭된 유전체(250)는 남겨진 전도층(260)의 두께와 동일한 두계를 가진다.
도 4m을 참조하면, VC-FET 소자의 제조 방법은, 제2 반도체층(230)과 제3 반도체층(240)의 두께를 줄이기 위하여 에칭하는 단계를 포함할 수 있다. 제2 반도체층(230) 및 제3 반도체층(240)의 전후 방향으로 두께를 줄임으로써, 드레인(120)에 해당하는 제1 반도체층(220)의 상면이 노출되며, 노출된 드레인(120)은 연결 전극(미도시) 및 비아(미도시)에 전기적으로 연결되어 외부 전압이 인가될 수 있다.
도 4n에 따른 VC-FET 소자는 도 4m에 따른 VC-FET 소자의 모든 구성과 동일하지만, 제3 반도체층(240)의 도핑 프로파일이 그래디언트 도핑된 점에서 차이를 가진다.
도 5는 본 발명의 실시예에 따른 VC-FET 소자에 인가된 게이트 전압에 따른 다른 도핑 농도를 가지는 바디에 대한 드레인 전류를 나타낸 그래프이다.
본 발명의 실시예에 따른 VC-FET 소자(100)는 게이트 전압의 크기에 상관없이 일정한 드레인 전류(혹은 드레인-바디 접합의 터널링 전류)를 가지는 구간을 보여준다. 한편, 바디(110)의 도핑 농도가 낮을수록 드레인 전류의 크기가 작아지지만 일정한 드레인 전류 값을 가지는 게이트 전압의 구간이 짧아지는 경향을 보여준다.
본 발명의 실시예에 따른 VC-FET 소자(100)를 이용하여 T-CMOS 소자(300)를 구현하는 경우, 오프 전류를 최소화하여 대기상태에 저전력 소자를 구현함이 바람직하다. 여기서 오프 전류은 드레인-채널의 터널링 전류와 드레인-바디의 터널링 전류를 포함하는데, 저전력 소자를 구현하기 위해선 드레인-바디의 터널링 전류를 최소화하고, 안정적인 3진법을 구현하기 위해서는 드레인-바디 터널링 전류가 게이트 전압에 상관없이 일정한 값을 갖는 구간을 가지는 것이 중요하다.
바디(110)의 도핑 농도(Nbody)를 낮출 경우에 드레인-바디 접합의 터널링이 줄어드는데, 드레인-채널 접합의 터널링이 작지 않다면 게이트의 영향을 받는 드레인-채널 접합에 의한 드레인 전류가 일정하지 않게 된다. 다시 말해, 드레인-채널 접합의 터널링을 최소화할 수 있으면, 바디 농도를 줄여 드레인-바디의 터널링 전류가 작아지더라도 일정한 드레인 전류가 형성되도록 할 수 있다.
즉, 게이트 전압에 상관없이 일정한 드레인 전류를 갖는 구간을 보여준다. 이는 작은 오프 전류에도 T-CMOS 소자(300)로 동작이 가능하며, 저전력의 T-CMOS 소자(300)를 구현할 수 있다.
도 6, 도 7 및 도 8은 본 발명의 다른 실시예에 따른 VC-FET 소자(100')의 사시도, 평면도(Top View) 및 수평 단면도를 도시한 것이다. 본 발명의 다른 실시예에 따른 VC-FET 소자(100')는, 수직 채널 3게이트 FET 소자로 볼 수 있으며, 상술한 본 발명의 실시예에 따른 VC-FET 소자(100)는 수직 체널 2게이트 FET 소자로 볼 수 있다.
도 6 내지 도8을 참조하면, 본 발명의 다른 실시예에 따른 VC-FET 소자(100')는 바디(110), 바디(110)의 상측에 구비된 드레인(120), 드레인(120)의 상측에 구비된 채널(130), 채널(130)의 상측에 구비된 소스(140), 채널(130)의 측면 상에 구비된 게이트 절연층(150), 게이트 절연층(150)의 측면 상에 구비된 게이트(160)를 포함할 수 있다.
본 발명의 다른 실시예에 따른 VC-FET 소자(100')에 관하여 설명할 때, 도 2, 도 3a 및 도 3b에 관하여 본 발명의 실시예에 따른 VC-FET 소자(100)에 관한 설명을 구조적으로 모순되지 않는다면 그대로 적용 가능하며, 이하에서는 차이점을 중점적으로 설명한다.
도 6 내지 도 8을 참조하면, 본 발명의 다른 실시예에 따른 VC-FET 소자(100')에서 게이트(160)는 채널(130)의 3면을 감싸는 구조를 가질 수 있다. 게이트(160)는 채널(130)의 좌측에 형성된 제1 게이트(160a), 채널(130)의 우측에 형성된 제2 게이트(160b), 채널(130)의 후측에 형성된 제3 게이트(160c)를 포함할 수 있다. 채널(130)을 감싸는 게이트(160)의 면적을 넓힘으로써, 게이트(130)에 전압이 인가시 채널(130)에 미치는 전기장의 영향을 더 증가시킬 수 있다.
또한, 게이트 절연층(150)은 제3 게이트(160c)와 채널(130) 사이에 추가적으로 더 형성되며, 제3 게이트(160c)와 바디(110) 사이에 추가적으로 더 형성될 수 있다.
또한, 드레인(120)은 수직한 방향으로 게이트(160)의 투영된 영역과 겹쳐지지 않도록 형성될 수 있다. 드레인(120)겹쳐지지 않도록 게이트(160)가 형성되지 않은 전방측으로만 형성될 수 있다.
도 9, 도 10 및 도 11은 본 발명의 다른 실시예에 따른 VC-FET 소자의 사시도, 평면도(Top View) 및 수평 단면도를 도시한 것이다. 본 발명의 다른 실시예에 따른 VC-FET 소자(100'')는, 수직 채널 전면 게이트 FET 소자로 볼 수 있으며, 상술한 본 발명의 실시예에 따른 VC-FET 소자(100)는 수직 체널 2게이트 FET 소자로 볼 수 있다.
도 9 내지 도 10을 참조하면, 본 발명의 다른 실시예에 따른 VC-FET 소자(100'')는 바디(110), 바디(110)의 상측에 구비된 드레인(120), 드레인(120)의 상측에 구비된 채널(130), 채널(130)의 상측에 구비된 소스(140), 채널(130)의 측면 상에 구비된 게이트 절연층(150), 게이트 절연층(150)의 측면 상에 구비된 게이트(160)를 포함할 수 있다.
본 발명의 다른 실시예에 따른 VC-FET 소자(100'')에 관하여 설명할 때, 도 2 , 도 3a 및 도 3b에 관하여 본 발명의 실시예에 따른 VC-FET 소자(100)에 관한 설명을 구조적으로 모순되지 않는다면 그대로 적용 가능하며, 이하에서는 차이점을 중점적으로 설명한다.
도 9 내지 도 10을 참조하면, 본 발명의 다른 실시예에 따른 VC-FET 소자(100'')에서 게이트(160)는 채널(130)의 전면을 감싸는 구조를 가질 수 있다. 게이트(160)는 채널(130)의 좌측에 형성된 제1 게이트(160a), 채널(130)의 우측에 형성된 제2 게이트(160b), 채널(130)의 후측에 형성된 제3 게이트(160c), 채널(130)의 전측에 형성된 제4 게이트(160d)를 포함할 수 있다. 채널(130)을 감싸는 게이트(160)의 면적을 넓힘으로써, 게이트(130)에 전압이 인가시 채널(130)에 미치는 전기장의 영향을 더 증가시킬 수 있다.
또한, 게이트 절연층(150)은 제3 게이트(160c) 및 제4 게이트(160d)와 채널(130) 사이에 추가적으로 더 형성되며, 제3 게이트(160c) 및 제4 게이트(160d)와 바디(110) 사이에 추가적으로 더 형성될 수 있다. 또한, 게이트 절연층(150)은 드레인(120)과 제3 게이트(160c) 및 제4 게이트(160d) 사이에 추가적으로 더 형성될 수 있다.
본 발명의 다른 실시예에 따른 VC-FET 소자(100'')는 소스(140)와 드레인(120) 사이에 구비된 채널(130)의 전체 측면이 게이트(150)에 의해서 둘러싸임으로써 드레인-소스 사이의 채널(130)을 최대로 이용할 수 있다.
도 12는 본 발명의 실시예에 따른 VC-FET 소자를 이용한 T-CMOS 소자의 사시도를 도시한 것이다. 도 13은 본 발명의 실시예에 따른 VC-FET 소자를 이용한 T-CMOS 소자의 동작 상태를 도시한 개념도이다.
T(Ternary)-CMOS(300)는 Binary-CMOS가 2개의 상태를 가지는데 반해, 3개의 상태를 가지는 소자로서 3진법을 구현할 수 있으며, 3진법 인버터라고 불린다.
도 12를 참조하면, 본 발명의 실시예에 따른 VC-FET 소자를 이용한 T-CMOS 소자(300)는 상보적으로 결합된 pMOS 소자(100p)와 nMOS 소자(100n)를 포함할 수 있다. pMOS 소자(100p)와 nMOS 소자(100n)은 상술한 VC-FET(100)의 구조를 가질 수 있다. pMOS 소자(100p)와 nMOS 소자(100n)의 상보적 결합에 관한 사항은 공지된 사항으로 자세한 설명은 생략한다.
도 13을 참조하여 본 발명의 실시예에 따른 VC-FET 소자를 이용한 T-CMOS 소자의 동작 상태를 살펴본다. 본 발명의 실시예에 따른 T-CMOS 소자(300)의 pMOS 소자(100p)와 nMOS 소자(100n)에서 드레인(120)의 상단부에서 소스(140)로 채널(130)을 통해 전류가 흐르고, 드레인(120)의 하단부에서 바디(110)로 터널링 전류가 흐른다.
pMOS 소자(100p)와 nMOS 소자(100n)의 채널(130)과 바디(110)를 드레인(120)을 사이에 두고 공간적으로 분리하여, 게이트(160)의 전압에 의해 조절되며 채널(130)을 통해 흐르는 전류와 게이트(160)의 전압에 무관하게 일정한 값을 가져야 하는 드레인-바디 접합의 터널링 전류가 흐르는 위치를 공간적으로 분리하여 서로 영향을 주지 않도록 하였다.
또한, pMOS 소자(100p)와 nMOS 소자(100n)의 드레인(120)의 하단부와 바디(110)를 고농도로 도핑함으로써 드레인-바디 접합에서 터널링을 유도하고, 드레인(120)의 상단부와 채널(130)을 저농도로 도핑함으로써 드레인-채널 접합에서 터널링을 억제하였다.
본 발명의 실시예에 따른 VC-FET 소자를 이용한 T-CMOS 소자(300)는 종래의 T-CMOS 소자에 대비하여 드레인-바디 접합의 터널링 전류의 크기가 작아도 명확한 3번째 상태를 나타내기 때문에 3진법 소자로 동작이 가능하며, 드레인-바디 접합의 터널링 전류가 작기 때문에 대기 전력을 줄일 수 있어서 오프 전류를 최소화하여 저전력으로 동작 가능하게 구현될 수 있다.
도 14은 본 발명의 실시예에 따른 VC-FET 소자를 이용한 T-CMOS 소자의 3개 상태를 도시한 그래프이다.
본 발명의 실시예에 따른 VC-FET 소자를 이용한 T-CMOS 소자(300)의 드레인 전류는 바디(110)로 흐르는 터널링 전류와 채널(130)을 통해 소스(140)로 흐르는 전류로 나뉘게 된다. 도 14에 도시된 바와 같이, 본 발명의 실시예에 따른 T-CMOS 소자(300)는 pMOS 소자(100p)의 채널을 통해 흐르는 전류가 흐르는 높은(high) 상태, nMOS 소자(100n)의 채널을 통해 흐르는 전류가 흐르는 낮은(low) 상태, 그리고 게이트 전압과 무관한 드레인-바디 접합의 터널링 전류가 pMOS 소자(100p)와 nMOS 소자(100n)에 동시에 흐르는 중간(intermediate) 상태를 가지도록 동작한다.
도 15a 내지 도 15ac는 본 발명의 실시예에 따른 VC-FET 소자에 2면 게이트를 적용한 T-CMOS 소자의 제조방법을 도시한 것이다. 이하에서 본 발명의 실시예에 따른 T-CMOS 소자(300)의 제조방법을 설명한다.
도 15a를 참조하면, T-CMOS 소자의 제조방법은, 반도체 기판(310)을 준비하는 단계를 포함한다. 반도체 기판(310)은 실리콘 웨이퍼일 수 있다. 반도체 기판(310)의 상측으로 이후 적층될 반도체를 이용하여 nMOS 소자(100n) 및 pMOS 소자(100p)를 구현한다.
도 15b를 참조하면, T-CMOS 소자의 제조방법은, 반도체 기판(310)의 상측에 제1 절연층(311)을 증착할 수 있다. 제1 절연층(311)은 실리콘 산화물(SiO2) 일 수 있다. 제1 절연층(311)은 이후 공정을 통해서 형성될 nMOS 소자(100n)와 nMOS 소자(100n)의 격리벽(isolation wall)으로 기능할 수 있으며, STI(Shallow Trench Isolation)이라고도 한다. 제1 절연층(311)는 pMOS 소자(100p)의 p바디(320p) 혹은 nMOS 소자(100n)의 n바디(320n)의 버퍼(buffer)로서 기능할 수 있다.
도 15c를 참조하면, T-CMOS 소자의 제조방법은, 제1 절연층(311)의 일부를 식각(etching, 에칭)하여 nMOS 소자(100n)의 n바디 안착부(321n) 혹은 pMOS 소자(100p)의 p바디 안착부(321p)를 형성하고 제1p 반도체(320p)를 p바디 안착부(321p)에 형성하고, 이온을 주입할 수 있다.
나아가, T-CMOS 소자의 제조방법은, 이온의 주입한 한 후에 제1p 반도체(320p)의 상면을 평탄화하는 단계를 포함하거나, 후술할 제1n 반도체(320n)을 형성한 후에 제1p 반도체(320p) 및 제1n 반도체(320n)를 함께 평탄화하는 단계를 포함할 수 있다.
이하에서 pMOS 소자(100p)의 p바디 안착부(321p)가 먼저 에칭되는 것을 기준으로 설명한다. 제조 방법에 따라서 p바디 안착부(321p) 보다 n바디 안착부(321n)가 먼저 에칭될 수 있다. p바디 안착부(321p)는 반도체 기판(310)가 노출되도록 에칭된다.
제1p 반도체(320p)는 p바디 안착부(321p)의 내부에 증착되어 형성될 수 있다. 제1p 반도체(320p)는 p바디 안착부(321p)의 내부에 실리콘(Si)을 에픽텍셜 성장함으로써 증착될 수 있다. 증착된 제1p 반도체(320p)는 n타입 도펀트를 전체에 균일하게 고농도 도핑(이온 주입)함으로써, 고농도의 n타입 도핑된 실리콘으로 될 수 있다.
n타입 고농도 도핑된 제1p반도체(320p)는 화학적-기계적 폴리싱(Chemical-Mechanical Polishing: CMP)을 이용하여 실리콘 산화물과 n타입으로 고농도 도핑된 제1p 반도체(320p)의 상면을 평탄화할 수 있다. 혹은 n타입 고농도 도핑된 제1p반도체(320p)는 후술할 p타입 고농도 도핑된 제1n반도체(320n)가 생성된 후에 함께 CMP를 이용하여 평탄화될 수 있다.
평탄화된 후 p바디 안착부(321p)의 내부에 채워진 n타입 고농도 도핑된 제1p 반도체(320p)는 pMOS 소자(100p)의 p바디(320p)로 역할을 한다.
도 15d를 참조하면, T-CMOS 소자의 제조방법은, 제1 절연층(311) 및 p바디(320p)의 상면에 제2 절연층(312)을 증착하는 단계를 포함할 수 있다. 제2 절연층(312)의 높이는 제1 절연층(311)의 높이 보다 작게 증착될 수 있다. 제2 절연층(312)은 실리콘 산화물(SiO2)일 수 있다.
도 15e를 참조하면, T-CMOS 소자의 제조방법은, 제1 절연층(311) 및 제2 절연층(312)의 일부를 에칭하여 nMOS 소자(100n)의 n바디 안착부(321n)를 형성하고, n바디 안착부(321n) 내에 제1n 반도체(320n)를 형성하고, 이온 주입하는 단계를 포함할 수 있다.
n바디 안착부(321n)는 p바디 안착부(321p)로부터 좌우 방향으로 소정 거리 이격되어 형성되며, n바디 안착부(321n)와 p바디 안착부(321p)의 사이는 제1 절연층(311)에 의해서 서로 구획된다. 또한, n바디 안착부(321n)는 반도체 기판(310)이 노출되도록 에칭된다.
제1n 반도체(320n)는 n바디 안착부(321n)의 내부에 실리콘을 에픽텍셜 성장함으로써 증착될 수 있다. 증착된 제1n 반도체(320n)는 p타입 도펀트를 전체에 균일하게 고농도 도핑(이온 주입)함으로써, 고농도의 p타입 도핑된 실리콘으로 되 될 수 있다. 제1n 반도체(320n)는 p바디(320p)와 동일한 높이로 형성될 수 있다.
도 15f를 참조하면, T-CMOS 소자의 제조방법은, 제2 절연층(312)를 제거하는 단계를 포함할 수 있다. 제2 절연층(312)은 에칭되어 제거될 수 있다. 또한, 제2 절연층(312)과 제1n 반도체(320n)의 상면이 CMP을 이용하여 평탄화될 수 있다. 또는 제2 절연층(312)의 에칭 이후에 CMP 평탄화 과정을 순차적으로 수행할 수 있다. 평탄화된 p타입 고농도 도핑된 제1n 반도체(320n)는 nMOS 소자(100n)의 n바디(320n)로 역할을 한다. 또는, 도 15c에서 제1p 반도체(320p)의 평탄화 과정을 수행하지 않은 경우, 제1n 반도체(320n)과 제1p 반도체(320p)는 함께 CMP를 이용하여 평탄화될 수 있다.
도 15g를 참조하면, T-CMOS 소자의 제조방법은, 제1 절연층(311), p바디(320p), n바디(320n)의 상면에 증착하고, 제3 절연층(313)을 에칭하는 단계를 포함할 수 있다. 제3 절연층(313)은 실리콘 산화물(SiO2)일 수 있다. 제3 절연층(313)은 p바디(320p)의 상면이 노출되도록 에칭됨으로써, pMOS 소자(100p)의 p드레인 안착부(331p)가 형성될 수 있다.
도 15h를 참조하면, T-CMOS 소자의 제조방법은, p드레인 안착부(331p)에 제2p 반도체(330p)를 형성할 수 있다.
나아가, T-CMOS 소자의 제조방법은 제2p 반도체(330p)를 형성한 후에 제2p 반도체(330p)의 상면을 평탄화하는 단계를 포함하거나, 제2n 반도체(330n)를 형성한 후에 제2p 반도체(330p) 및 제2n 반도체(330n)을 함께 평탄화하는 단계를 포함할 수 있다. 제2p 반도체(330p)의 상면은 CMP에 의해서 평탄화될 때 제3 절연층(313)도 함께 평탄화 될 수 있다.
제2p 반도체(330p)는 p드레인 안착부(331p)의 내부에 실리콘으로 에픽텍셜 성장함으로써 형성될 수 있다.
제2p 반도체(330p)는 에픽텍셜 성장하면서 이온주입될 수 있다.
제2p 반도체(330p)는 수직한 방향으로 불균일하게 도핑될 수 있다. 제2p 반도체(330p)는 아래에서 위쪽으로 갈수록 저농도의 p타입 도펀트로 도핑될 수 있다. 제2p 반도체(330p)의 도핑 농도는 하단부를 높게 상단부를 낮게 하는 가우시안 분포를 가질 수 있다. 제2p 반도체(330p)을 수직한 방향으로 불균일하게 도핑하기 위하여 레트로그레이드 도핑 방식을 적용할 수 있다. 불균일하게 p타입으로 도핑된 제2p 반도체(330p)는 pMOS 소자(100p)의 p드레인(330p)으로 역할을 한다.
도 15i를 참조하면, T-CMOS 소자의 제조방법은, 제3 절연층(313) 및 p드레인(330p)의 상면에 제4 절연층(314)을 증착하고, 제3 절연층(313) 및 제4 절연층(314)의 일부를 에칭함으로써 n드레인 안착부(331n)을 형성하는 단계를 포함할 수 있다.
제4 절연층(314)은 실리콘 산화물(SiO2)일 수 있다. 제4 절연층(314)은 n바디(320n)의 상면이 노출되도록 에칭됨으로써, nMOS 소자(100n)의 n드레인 안착부(331n)가 형성된다.
도 15j를 참조하면, T-CMOS 소자의 제조방법은, 제2n 반도체(330n)를 형성하고, 평탄화하는 단계를 포함할 수 있다. 제2n 반도체(330n)는 n드레인 안착부(331n)의 내부에 실리콘으로 에픽텍셜 성장으로써 형성된다.
제4 절연층(314)은 선택적으로 에칭되어 제거되고, 제4 절연층(314) 및 제2n 반도체(330n)의 상면은 CMP에 의해 평탄화 될 수 있다. 평탄화된 제2n 반도체(330n)는 p드레인(330p)과 동일한 수직 길이를 갖는다.
제2n 반도체(330n)는 에필텍셜 성장하면서 이온주입될 수 있다. 제2n 반도체(330n)는 수직한 방향으로 불균일하게 도핑될 수 있다. 제2n 반도체(330n)는 아래에서 위쪽으로 갈수록 저농도의 n타입 도펀트로 도핑될 수 있다. 제2n 반도체(330n)의 도핑 농도는 하단부를 높게 상단부를 낮게 하는 가우시안 분포를 가질 수 있다. 제2n 반도체(330n)을 수직한 방향으로 불균일하게 도핑하기 위하여 레트로그레이드 도핑 방식이 적용될 수 있다. 불균일하게 n타입으로 도핑된 제2n 반도체(330n)는 nMOS 소자(100n)의 n드레인(330n)으로 역할을 한다.
도 15k을 참조하면, T-CMOS 소자의 제조방법은, p드레인(330p), n드레인(330n), 제3 절연층(313)의 상면에 제5 절연층(315)을 증착하고, 제5 절연층(315)를 에칭하는 단계를 포함할 수 있다. 제5 절연층(315)은 실리콘 산화물(SiO2)일 수 있다. 제5 절연층(315)은 p드레인(330p)의 상면이 노출되도록 에칭됨으로써, pMOS의 p채널 안착부(341p)를 형성할 수 있다.
도 15l을 참조하면, T-CMOS 소자의 제조방법은, 제3p 반도체(340p)를 형성하고, 이온주입할 수 있다.
나아가, T-CMOS 소자의 제조방법은, 이온주입한 후에 제3p 반도체(340p)의 상면을 평탄화하는 단계를 포함하거나, 후술할 제3n 반도체(340n)을 형성한 후에 제3p 반도체(340p) 및 제3n 반도체(340n)를 함께 평탄화하는 단계를 포함할 수 있다.
제3p 반도체(340p)는 p채널 안착부(341p)의 내부에 실리콘으로 에픽텍셜 성장시킴으로써 증착될 수 있다. 증착된 제3p 반도체(340p)는 균일하게 n타입 도펀트로 도핑될 수 있다.
제3p 반도체(340p)는 제1p 반도체(320p) 보다 저농도로 도핑될 수 있다. 제1p 반도체(320p)와 동일한 타입으로 도핑될 수 있다 제3p 반도체(340p)의 상면이 CMP 공정으로 평탄화될 때 제5 절연층(315)도 함께 평탄화 될 수 있다. 저농도 n타입으로 도핑된 제3p 반도체(340p)는 pMOS 소자(100p)의 p채널(340p)으로 역할을 한다.
도 15m를 참조하면, T-CMOS 소자의 제조방법은, 제6 절연층(316)을 형성하고, 제5 절연층(315) 및 제6 절연층(316)을 에칭함으로써 n채널 안착부(341n)를 형성하는 단계를 포함할 수 있다.
제6 절연층(316)은 p채널(340p) 및 제5 절연층(315)의 상면에 증착된다. 제6 절연층(316)은 실리콘 산화물(SiO2)일 수 있다. 제6 절연층(316)은 n드레인(330n)의 상면이 노출되도록 에칭됨으로써, nMOS 소자(100n)의 n채널 안착부(341n)를 형성할 수 있다.
도 15n를 참조하면, T-CMOS 소자의 제조방법은, 제3n 반도체(340n)를 형성하고, 이온주입하고, 평탄화하는 단계를 포함할 수 있다.
제3n 반도체(340n)는 n채널 안착부(341n)의 내부에 실리콘으로 에펙텍셜 성장시킴으로써 증착된다. 제3n 반도체(340n)는 균일하게 p타입 도펀트로 도핑될 수 있다.
제3n 반도체(340n)는 제1n 반도체(320n) 보다 저농도로 도핑될 수 있다. 제1n 반도체(320n)와 동일한 타입으로 도핑될 수 있다.
제3n 반도체(340n)는 제3p 반도체(340p)의 수직길이와 동일하게 형성될 수 있다. 제6 절연층(316)은 선택적으로 에칭되고, 남아있는 제6 절연층(316)과 제3n 반도체(340n)의 상면은 CMP로 평탄화 될 수 있다. 저농도 p타입으로 도핑된 제3n 반도체(340n)는 nMOS 소자(100n)의 n채널(340n)으로 역할을 한다. 또는, 도 15l에서 제3p 반도체(340p)의 평탄화 과정을 수행하지 않은 경우, 제3n 반도체(340n)과 제3p 반도체(340p)는 함께 CMP를 이용하여 평탄화될 수 있다.
도 15o를 참조하면, T-CMOS 소자의 제조방법은, 제7 절연층(317)을 형성하고, 제7 절연층(317)을 에칭하는 단계를 포함할 수 있다. 제7 절연층(317)은 제5 절연층(315), p채널(340p), n채널(340n)의 상면에 증착될 수 있다. 제7 절연층(317)은 실리콘 산화물(SiO2)일 수 있다. 제7 절연층(317)은 p채널(340p)의 상면이 노출되도록 에칭됨으로써, p소스 안착부(351p)를 형성할 수 있다.
도 15p를 참조하면, T-CMOS 소자의 제조방법은, 제4p 반도체(350p)를 형성할 수 있다.
나아가, T-CMOS 소자의 제조방법은 제4p 반도체(350p)을 형성한 후에 제4p 반도체(350p)를 평탄화하는 단계를 포함하거나, 후술할 제4n 반도체(350n)를 형성한 후에 제4p 반도체(350p) 및 제4n 반도체(350n)를 함께 평탄화하는 단계를 포함할 수 있다.
제4p 반도체(350p)는 p소스 안착부(351p)의 내부에 실리콘으로 에픽텍셜 성장시킴으로써 증착될 수 있다. 제4p 반도체(350p)의 상면이 CMP에 의해 평탄화될 때 제7 절연층(317)도 평탄화될 수 있다.
제4p 반도체(350p)는 에픽텍셜 성장하면서 이온주입될 수 있다
제4p 반도체(350p)는 p타입 도펀트로 고농도 도핑될 수 있다. 제4p 반도체(350p)는 전체 영역에 균일한 도핑 농도를 가질 수 있다. 제4p 반도체(350p)의 도핑 농도는 제2p 반도체(330p)의 고농도 도핑영역과 유사할 수 있다.
또는, 제4p 반도체(350p)는 수직한 방향으로 불균일하게 도핑될 수 있다. 제4p 반도체(350p)는 아래에서 위쪽으로 갈수록 고농도의 p타입 도펀트로 도핑될 수 있다. 제4p 반도체(350p)의 도핑 농도는 하단부를 낮게 상단부를 높게 하는 가우시안 분포를 가질 수 있다
도 15q를 참조하면, T-CMOS 소자의 제조방법은, 제8 절연층(318)을 생성하고, 제8 절연층(318)을 에칭할 수 있다. 제8 절연층(318)은 제7 절연층(317) 및 p소스(350p)의 상면에 증착된다. 제8 절연층(318)은 실리콘 산화물(SiO2)일 수 있다. 제8 절연층(318)은 n채널(340n)의 상면이 노출되도록 에칭됨으로써, n소스 안착부(351n)를 형성할 수 있다.
도 15r를 참조하면, T-CMOS 소자의 제조방법은, 제4n 반도체(350n)를 생성하고 평탄화하는 단계를 포함할 수 있다. 제4n 반도체(350n)는 n소스 안착부(351n)의 내부에 실리콘으로 에픽텍셜 성장시킴으로서 증착될 수 있다. 제8 절연층(318)은 선택적으로 에칭되어 제거되고, 제8 절연층(318) 및 제4n 반도체(350n)의 상면은 CMP에 의해 평탄화 될 수 있다.
제4n 반도체(350n)는 에필텍셜 성장하면서 이온주입될 수 있다.
제4n 반도체(350n)는 n타입 도펀트로 고농도 도핑될 수 있다. 제4n 반도체(350n)는 전체 영역에 균일한 도핑 농도를 가질 수 있다. 제4n 반도체(350n)의 도핑 농도는 제2n 반도체(330n)의 고농도 도핑영역과 유사할 수 있다.
또는, 제4n 반도체(350n)는 수직한 방향으로 불균일하게 도핑될 수 있다. 제4n 반도체(350n)는 아래에서 위쪽으로 갈수록 고농도의 n타입 도펀트로 도핑될 수 있다. 제4n 반도체(350n)의 도핑 농도는 하단부를 낮게 상단부를 높게 하는 가우시안 분포를 가질 수 있다.
도 15s를 참조하면, T-CMOS 소자의 제조방법은, 제9 절연층(319)을 생성하는 단계를 포함할 수 있다. 제9 절연층(319)은 제7 절연층(317), p소스(350p), n소스(350n)의 상면에 증착된다. 제9 절연층(319)은 실리콘 산화물(SiO2)일 수 있다.
도 15t를 참조하면, T-CMOS 소자의 제조방법은, 절연층들을 에칭하는 단계를 포함할 수 있다. 절연층들은 제5 절연층(315), 제7 절연층(317) 및 제9 절연층(319)을 포함할 수 있다. 제3p, 제4p 반도체(340p, 350p)의 상면과 양측면이 외부로 노출되지 않도록 에칭된다. 제3n, 제4n 반도체(340n, 350n)의 상면과 양측면이 외부로 노출되지 않도록 에칭된다.
절연층들이 에칭될 때 제3p, 제4p 반도체(340p, 350p) 및 제3n, 제4n 반도체(340n, 350n) 사이에 분리벽(360)이 남겨진채로 에칭될 수 있다. 분리벽(360)을 기준으로 pMOS 소자(100p)와 nMOS 소자(100n)가 서로 구획된다. 분리벽(360)은 제3p, 제4p 반도체(340p, 350p) 및 제3n, 제4n 반도체(340n, 350n)와 동일한 수직 길이를 가질 수 있다.
절연층들은 제3p 반도체(340p) 혹은 제3n 반도체(340n)의 하부면에 연장된 면까지 에칭될 수 있다.
절연층들은 제3p, 제4p 반도체(340p, 350p) 및 제3n, 제4n 반도체(340n, 350n)의 각각의 좌우 측면과 상면이 노출되지 않도록 에칭된다. 제3p, 제4p 반도체(340p, 350p)의 둘레에 에칭되지 않은 절연층들은 제3p, 제4p 반도체(340p, 350p)의 좌우 측면에 에칭되지 않은 p게이트 절연층(362p)를 포함할 수 있다. 제3n, 제4n 반도체(340n, 350n)의 둘레에 에칭되지 않은 절연층들은 제3n, 제4n 반도체(340n, 350n)의 좌우 측면에 에칭되지 않은 n게이트 절연층(362n)를 포함할 수 있다.
절연층들이 에칭됨으로써, pMOS 소자(100p)의 p게이트 안착부(371p)와 nMOS 소자(100n)의 n게이트 안착부(371n)이 형성된다. p게이트 안착부(371p)는 제3p, 제4p 반도체(340p, 350p)의 좌측과 우측에 형성된 제1p 게이트 안착부(371p-1)와 제2p 게이트 안착부(371p-2)를 포함할 수 있다. n게이트 안착부(371n)는 제3n, 제4n 반도체(340n, 350n)의 좌측과 우측에 형성된 제1n 게이트 안착부(371n-1)와 제2n 게이트 안착부(371n-2)를 포함할 수 있다. 분리벽(360)은 제2p 게이트 안착부(371p-2)와 제1n 게이트 안착부(371n-1)를 공간적을 분리되도록 구획한다.
도 15u를 참조하면, T-CMOS 소자의 제조방법은, p게이트 안착부(371p) 및 n게이트 안착부(371n)에 전도성 물질(370)을 증착할 수 있다. 전도성 물질(370)은 전기 전도도를 가지는 폴리-실리콘(Poly-Si) 또는 금속재질로 이뤄질 수 있다. 전도성 물질(370)은 p게이트 안착부(371p) 및 n게이트 안착부(371n) 뿐만 아니라 제9 절연층(319)의 상부까지 증착될 수 있다.
도 15v를 참조하면, T-CMOS 소자의 제조방법은, 전도성 물질(370)의 일부를 제거하는 단계를 포함할 수 있다. 전도성 물질(370)은 제3p 반도체(340p) 혹은 제3n 반도체(340n)의 상부면과 동일한 높이까지 선택적으로 에칭될 수 있다.
제3p 반도체(340p)의 양측면에 남아있는 전도성 물질(370)은 pMOS 소자(100p)의 p게이트(370p)로 역할을 한다. p게이트(370p)는 제1p 게이트 안착부(371p-1)에 안착되는 제1p 게이트(370p-1)와 제2p 게이트 안착부(371p-2)에 안착되는 제2p 게이트(370p-2)를 포함할 수 있다.
제3n 반도체(340n)의 양측면에 남아있는 전도성 물질(370)은 nMOS 소자(100p)의 n게이트(370n)로 역할을 한다. n게이트(370n)는 제1n 게이트 안착부(371n-1)에 안착되는 제1n 게이트(370n-1)와 제2n 게이트 안착부(371p-2)에 안착되는 제2n 게이트(370n-2)를 포함할 수 있다.
p게이트(370p)와 n게이트(370n)의 각각은 제3p 반도체(340p) 및 제3n 반도체(340n)의 수직 길이와 동일하게 형성될 수 있다. p게이트(370p)와 n게이트(370n)의 각각은 제3p 반도체(340p) 및 제3n 반도체(340n)의 높이와 동일하게 형성될 수 있다.
제2p 게이트(370p-2)와 제1n 게이트(370n-1)은 분리벽(360)에 의해서 구획되며, 전기적으로 서로 접촉하지 않도록 구획된다. 분리벽(360)은 제2p 게이트(370p-2)와 제1n 게이트(370n-1) 보다 높게 형성된다. 다만, p게이트(370p)와 n게이트(370n)는 nMOS와 pMOS의 문턱전압을 조절하기 위해 일 함수가 다른 물질로 증착되어 형성될 수 있다.
도 15w를 참조하면, T-CMOS 소자의 제조방법은, p게이트(370p)와 n게이트(370n)가 폴리-실리콘으로 이뤄진 경우, p게이트(370p)와 n게이트(370n)를 이온주입하는 단계를 포함할 수 있다. 도핑된 p게이트(370p)와 n게이트(370n)는 서로 다른 타입으로 도핑될 수 있다. 도핑된 p게이트(370p)와 n게이트(370n)는 동일한 타입으로 도핑될 수 있다. 도핑된 p게이트(370p)와 n게이트(370n)는 서로 다른 농도로 고농도 도핑될 수 있다.
p게이트(370p)와 n게이트(370n)을 금속물질로 증착할 경우, p게이트(370p)와 n게이트(370n)는 서로 다른 일 함수를 가지는 금속물질로 형성될 수 있다.
도 15x를 참조하면, T-CMOS 소자의 제조방법은, 제9 절연층(319)을 제거하는 단계를 포함할 수 있다. 제9 절연층(319)은 p소스(350p)와 n소스(350n)의 상면이 노출되도록 에칭될 수 있다. p소스(350p) 및 n소스(350n)의 상면은 전극 금속(미도시) 및 비아(미도시)를 연결됨으로써 전압을 걸어줄 수 있다.
도 15y를 참조하면, T-CMOS 소자의 제조방법은, 전도성 물질(370)을 제거하는 단계를 포함할 수 있다. p게이트(370p)와 n게이트(370n)는 p게이트(370p)와 n게이트(370n)의 전후 방향으로의 두께를 줄이기 위하여 p게이트(370p)와 n게이트(370n)를 선택적으로 에칭할 수 있다.
도 15z를 참조하면, T-CMOS 소자의 제조방법은, p게이트 절연층(362p) 및 n게이트 절연층(362n)의 일부를 제거하는 단계를 포함할 수 있다. p게이트 절연층(362p) 및 n게이트 절연층(362n)는 p게이트 절연층(362p) 및 n게이트 절연층(362n)의 전후 방향으로의 두께를 줄이기 위하여 선택적으로 에칭될 수 있다. 또한, 분리벽(360)은 분리벽(360)의 전후 방향으로의 두께를 줄이기 위하여 선택적으로 에칭될 수 있다.
에칭된 p게이트 절연층(362p) 및 n게이트 절연층(362n)의 전후 방향 두께는 p게이트(370p) 및 n게이트(370n)의 두께와 동일하거나, 보다 두껍게 형성할 수 있다. 분리벽(360)의 전후 방향으로 두께는 p게이트(370p) 및 n게이트(370n)의 두께와 동일하거나, 보다 두껍게 형성할 수 있다.
도 15ab를 참조하면, T-CMOS 소자의 제조방법은, 제3p, 제4p 반도체(340p, 350p) 및 제3n, 제4n 반도체(340n, 350n)의 일부를 제거하는 단계를 포함할 수 있다. 제3p, 제4p 반도체(340p, 350p) 및 제3n, 제4n 반도체(340n, 350n)는 제3p, 제4p 반도체(340p, 350p) 및 제3n, 제4n 반도체(340n, 350n)의 전후 방향으로 두께를 줄이기 위하여 선택적으로 에칭될 수 있다. 에칭된 제3p, 제4p 반도체(340p, 350p) 및 제3n, 제4n 반도체(340n, 350n)는 p게이트(370p) 및 n게이트(370n)의 두께와 동일하게 형성될 수 있다.
제3p, 제4p 반도체(340p, 350p) 및 제3n, 제4n 반도체(340n, 350n)이 전후방으로 에칭됨으로써, 제2p 반도체(330p) 및 제2n 반도체(330n)의 상면이 노출될 수 있다. 노출된 제2p 반도체(330p) 및 제2n 반도체(330n)의 상면은 전극 금속(미도시) 및 비아(미도시)가 연결되어 전압이 인가될 수 있다.
도 15ac에 따른 T-CMOS 소자는 도 15ab에 따른 T-CMOS 소자의 모든 구성과 동일하지만, 제4p 반도체(350p) 및 제4n 반도체(350n)의 도핑 프로파일이 그래디언트 도핑된 점에서 차이를 가진다.
본 발명의 실시예에 따른 VC-FET를 이용한 T-CMOS와 기존 T-CMOS의 실험 데이터
이하에서 본 발명의 실시예에 따른 VC-FET 소자를 이용한 T-CMOS 소자의 성능을 분석한 결과를 설명한다.
본 발명의 실시예에 따른 VC-FET 소자를 이용한 T-CMOS 소자와 기존의 Planar MOSFET과 FinFET을 이용한 T-CMOS 소자를 대비하여 성능을 분석하였다. 성능 분석을 위해 Synopsys TCAD를 이용한 mixed-mode circuit 시뮬레이션을 수행하였다.
도 1a를 참조하면, Planar MOSFET의 경우 채널 길이 (Lch) = 1 μm, 산화물(SiO2)의 두께(EOT) = 20 nm, 드레인 도핑 농도(Np) = 1019 cm3, 터널링을 유도하기 위한 고농도 채널 도핑 (Nch) = 2 × 1019 cm3의 조건으로 계산을 수행하였다.
도 16은 T-CMOS 소자를 구성하는 FinFET을 도시한 도면이다.
도 16을 참조하면, FinFET을 이용한 T-CMOS 소자는 planar MOSFET과 달리 델타 층으로 도핑되지 않고, 바디 전체를 고농도로 도핑하여 터널링을 발생시킨다. FinFET의 경우 채널 길이 (Lch) = 60 nm, 채널 높이 (Hch) = 60 nm, 채널 폭 (Wch) = 22 nm, 바디의 도핑 농도 (Nbody) = 1 × 1019 cm3, 터널링을 유도하기 위한 고농도 채널 도핑 (Nch) = 2 × 1019 cm3, 산화물(SiO2)의 두께 (EOT) = 3 nm의 조건으로 계산을 수행하였다.
도 17은 Planar MOSFET과 FinFET을 이용한 T-CMOS 소자를 이용해 얻은 계산 결과를 도시한 그래프이다.
도 17을 참조하면, Planar MOSFET 소자는 subthreshold swing(SS) 값이 크기 때문에 Planar MOSFET로 구현된 T-CMOS 소자의 경우 상태(state) 간의 경계가 다소 불분명하여 중간 상태에 대한 신뢰성이 떨어진다는 문제점이 있다. 이는 상태 간 천이에 많은 전압이 필요하기 때문이다.
도 17을 참조하면, FinFET을 이용한 T-CMOS 소자는 드레인-바디 접합에서 의도하지 않은 터널링이 발생하며, 드레인-바디 접합의 터널링 전류가 큰 경우 3진법 소자로서 동작하는데 문제가 되지 않는다. 또한, 작은 SS 값을 가지는 FinFET으로 구현된 T-CMOS 소자는 Planar MOSFET 보다 상태들 간의 경계가 상대적으로 분명해져 중간 상태에 대한 신뢰성이 높다. 도 17에 도시된 바와 같이, Planar MOSFET의 T-CMOS 소자의 경우 Vin의 상관없이 Vout이 일정한 값을 갖는 구간의 중간 상태를 갖지 못하고 Vin에 따라서 Vout이 바뀌어 3진법 동작이 어려워진다.
하지만, FinFET을 이용한 T-CMOS 소자를 저전력 소자로 만들기 위하여 바디의 도핑농도(Nbody)를 낮춤으로써 오프 전류(드레인-바디 접합의 터널링 전류)를 낮추는 경우, 오프 전류(드레인-바디 접합의 터널링 전류)는 게이트 전압의 변화에 영향을 받기 때문에 3진법 소자로서 동작하는데 문제가 발생한다(도 20(a) 참조). 또한, 집적도 향상을 위해 FinFET의 채널 폭을 줄이거나 전력소모를 줄이기 위해 바디 도핑 농도를 줄이게 되면, FinFET으로 구현된 T-CMOS 소자의 동작 성능이 저하되어 중간 상태가 구현되지 않을 수 있다. 도 17에 도시된 바와 같이, FinFET을 이용한 T-CMOS 소자의 경우 Vin에 상관없이 Vout이 일정한 값을 갖는 구간의 중간 상태를 갖지만, 드레인-바디 접합의 터널링 전류를 충분히 크게 하기 위하여 오프 전류의 크기가 커질 수밖에 없어서 대기 전력에 의한 에너지 손실이 커지는 문제가 있다.
도 18(a) 내지 도 18(d)는 FinFET의 채널 폭 및 게이트 전압의 변화에 따른 전위 변화를 도시한 그림이다. 도 19(a) 및 19(b)는 각각 30nm와 10nm의 채널 폭(Wch)을 가지는 FinFET의 게이트 전압 인가에 따른 에너지 밴드 다이어그램이다.
도 18(a) 및 도 18(b)에 도시된 바와 같이, 30 nm의 채널 폭(Wch)인 경우에 게이트 전압을 0V에서 인가한 경우(VG = 1.5V), 유전체 경계 부근의 반도체 전위가 높아지지만, 채널 중심부의 전위는 변화가 거의 없다. 이 경우, 도 19(a)에 도시된 바와 같이, 게이트 전압의 인가 전후에 채널의 에너지 밴드가 크게 변하지 않으므로, 채널과 드레인 사이의 터널링 전류의 크기가 거의 변하지 않는다.
한편, 도 18(c) 및 도 18(d)에 도시된 바와 같이, 10 nm의 채널 폭(Wch)인 경우에 게이트 전압을 0V에서 인가한 경우(VG = 1.5V), 채널 중심부의 전위가 변하게 된다. 이 경우, 도 19(b)에 도시된 바와 같이, 게이트 전압의 인가 전후에 채널 전체의 에너지 밴드가 낮아지게 된다.
채널의 에너지 밴드가 낮아지기 때문에, 채널과 드레인 사이의 터널링 전류의 크기가 변화하게 된다. 구체적으로, 게이트 전압 인가 전에 채널이 드레인 보다는 높은 에너지 구간을 가지므로 채널과 드레인 사이에 많은 터널링을 가지는데 반해서, 채널의 전체 에너지 밴드가 낮아지면 채널이 드레인 보다 낮은 에너지 구간을 가지므로 채널과 드레인 사이에 터널링이 거의 없어지게 된다.
이러한 현상으로 인하여 10 nm 와 같은 작은 채널 폭을 가지는 FinFET의 경우 오프 전류가 게이트 전압의 변화에 따라 변하게 된다. 오프 전류가 일정해야만 T-CMOS 소자로 동작하기 때문에, 채널 폭이 10 nm 인 FinFET으로 안정적인 T-CMOS 소자 성능을 구현할 수 없다. 또한, FinFET의 경우, 드레인-바디 접합의 터널링 전류의 크기가 드레인-채널 접합의 터널링 전류의 크기보다 큰 경우에 오프전류가 게이트 전압 변화에 상관없이 일정하게 유지되고, T-CMOS 소자로 동작할 수 있다. 채널의 넓이가 좁아 게이트의 영향을 많이 받는 FinFET으로 구현된 T-CMOS 소자는 높은 오프전류를 가져야 하고, 따라서 대기 전력이 높아지게 된다.
도 20(a)은 FinFET의 구조를 가지는 경우 바디 도핑 농도에 따른 VG-ID 그래프이다. 도 20(b)은 VC-FET의 구조를 가지는 경우 바디 도핑 농도에 따른 VG-ID 그래프이다.
본 발명의 실시예에 따른 VC-FET 소자를 이용한 T-CMOS 소자에서 오프전류는 드레인-채널 접합의 터널링 전류와 드레인-바디 접합의 터널링 전류로 나뉜다.
바디가 저농도(1018 cm-3 ~ 1019 cm-3)로 도핑되면, 드레인-바디 접합의 터널링의 양이 작아지기 때문에 오프전류가 감소하고, 3진법 인버터의 대기 전력을 낮출 수 있다.
하지만, 도 20(a)을 참조하면, FinFET은 바디의 도핑 농도를 낮출수록 드레인 전류는 낮아지지만, 게이트 전압의 변화에 따라서 변하는 드레인 전류를 볼 수 있다. 이는 FinFET은 바디의 도핑 농도를 낮아질수록 문턱전압 보다 낮은 게이트 전압에서 오프 전류의 크기가 감소하지만, 드레인-채널의 터널링 전류가드레인-바디의 터널링 전류 보다 무시할 수 없을 만큼 커지는 오프 전류의 비중을 갖기 때문에 오프 전류가 게이트 전압에 따라 달라져서 T-CMOS 소자로 동작할 수 없다.
반면, 도 20(b)를 참조하면, 본 발명의 VC-FET는 바디의 농도를 낮추더라도 게이트 전압에 관계없이 일정한 드레인 전류를 볼 수 있고 드레인 전류가 급격하게 감소하는 것을 볼 수 있다. 이는 VC-FET가 바디의 도핑 농도를 낮추더라도 채널의 터널링 전류의 크기가 작기 때문에 게이트 전압의 변화에 관계없이 일정한 오프 전류를 가질 수 있어서 T-CMOS 소자로 동작 가능하다. 또한, 낮은 오프 전류로 인해 저전력 T-CMOS 소자로 동작할 수 있다.
도 21(a)은 FinFET의 구조를 가지는 경우 채널 폭(Wch)에 따른 VG-ID의 특성 변화 그래프이다. 도 21(b)은 VC-FET의 구조를 가지는 경우 채널 폭(Wch)에 따른 VG-ID의 특성 변화 그래프이다.
도 21(a)에 도시된 바와 같이, FinFET에서 채널 폭이 줄어들면 게이트 전압에 변화에 의해서 드레인-채널의 터널링 크기가 변화하기 때문에(도 18(b) 및 도 18(d) 참조) 오프전류도 변화함을 볼 수 있다.
도 21(a)를 참조하면 FinFET의 채널 폭이 20 nm 일 때 게이트 전압이 1 V 이하에서 게이트 전압의 변화에 상관없이 드레인-바디 접합의 터널링 전류가 우세하기 때문에 일정한 크기의 드레인 전류를 보여준다.
한편, 채널 폭이 10 nm 인 경우, 게이트 전압이 0.5 V 이하에서 드레인-바디 접합의 터널링 전류 보다 드레인-채널의 터널링 전류가 우세해지기 때문에 게이트 전압의 변화에 따라 드레인 전류의 크기가 변화한다. 또한, 채널 폭이 5 nm인 경우, 게이트 전압의 변화에 따른 드레인 전류의 크기의 변화가 더욱 커짐을 볼 수 있다.
도 21(b)에 도시된 바와 같이, VC-FET의 경우 채널 폭이 줄어드는 경우 문턱 전압 이하에서 일정한 드레인 전류를 가지면서 드레인 전류의 크기가 작아짐을 보여준다. VC-FET의 채널 폭 20 nm, 10 nm, 5 nm 인 경우 게이트 전압의 변화에 상관없이 일정한 오프전류를 유지함으로 알 수 있다. VC-FET의 경우 채널 폭이 작아져도 드레인-채널의 터널링 전류 보다 드레인-바디 접합의 터널링 전류가 우세하여 문턱 전압 이하의 전압에서 게이트 전압의 변화 상관없이 일정한 드레인 전류가 발생하기 때문이다.
도 13 및 도 14를 참조하여, 본 발명의 실시예에 따른 VC-FET를 이용한 T-CMOS(300)에 대한 시뮬레이션 데이터 값을 설명한다.
도 13를 참조하면, 바디(110)의 도핑 농도는 6 × 1018 cm-3, 채널(130)의 도핑 농도는 1018 cm-3 이다. 드레인(120)의 도핑 농도는 채널(130)에서 멀어질수록 높아지는 가우시안 분포로 도핑된다. 채널(130)과 접합에서 드레인(120)의 도핑 농도가 1 × 1018 cm-3, 바디(110)와 접합에서 드레인(120)의 도핑 농도가 6 × 1018 cm-3 이다. 게이트 절연층(150)인 산화물(SiO2)의 두께(EOT)는 3 nm, 채널 폭(ch) = 10 nm, 채널 길이(ch) = 60 nm, 채널 높이(ch) = 150 nm이며, 는 1.3 V로 설정하였다.
도 14를 참조하면, VC-FET의 SS 값이 FinFET의 SS 값 보다 약간 크지만 거의 유사하고, 3가지 상태 간의 경계가 분명하므로 높은 신뢰성의 중간 상태를 구현할 수 있으므로 3진법 인버터로 동작함을 볼 수 있다.
VDD [V] Off 전류 [A]
(at VDS=VDD/2)		 Static power
[pW]		 SS
(mV/dec)
Binary
CMOS		 1.3 3.1e-12 4.03 76.94
Planar
T-CMOS		 1.3 2.5e-12 3.25 169.6
FinFETT-CMOS 1.3 9.5e-12 12.35 63.05
VC-FET
T-CMOS		 1.3 1.5e-12 1.95 67.02
표 1은 소자 구조에 따른 VDD, VDS=VDD/2 일 때, off 전류, 대기 전류(static power), SS(Subthreshold Swing)을 정리한 것이다. Binary CMOS, planar MOSFET T-CMOS 소자 (ch = 1 μm), FinFET T-CMOS 소자 (ch = 60 nm, h = 22 nm), VC-FET T-CMOS 소자(ch = 60 nm, h = 10 nm)에 따른 VDD, VDS=VDD/2 일 때, off 전류, 대기 전류(static power), SS(Subthreshold Swing) 값을 정리한 것이다.
VC-FET은 FinFET와 더불어 Planar-MOSFET에 비해 작은 SS 값을 가질 수 있다. VC-FET은 FinFET 보다 큰 SS 값을 가지지만, 낮은 오프전류를 가지기 때문에 VC-FET의 대기전력은 더 낮아진다. VC-FET은 Planar-MOSFET와 비슷한 대기전력을 갖지만, 더 짧은 채널 길이를 가질 수 있으므로, 집적도와 대기전력을 동시에 고려할 때 VC-FET가 가장 좋은 특성을 보인다.
본 발명의 실시예에 따른 VC-FET 소자를 이용한 T-CMOS(300)는 오프상태에서 게이트의 전압에 변화에 의존하는 드레인-채널의 터널링 전류를 제거하고, 게이트 전압의 변화에 무관한 드레인-바디 접합의 터널링 전류 성분만을 남길 수 있다. 본 발명의 실시예에 따른 VC-FET 소자(100)는 바디(110)의 도핑 농도를 낮추고, 채널 폭을 줄여서 오프전류의 크기를 줄였으며, 오프전류의 크기가 작아지더라도 게이트의 전압의 변화에 무관하게 일정한 오프전류를 보여주며, 낮은 대기전력을 구현할 수 있다. 따라서, 본 발명의 실시예에 따른 VC-FET 소자를 이용한 T-CMOS(300)는 채널을 통해 흐르는 전류를 이용해 2가지 상태를 만들고, 드레인-바디 접합의 터널링 전류를 이용해 1가지 상태를 추가로 만들어서, 3진법 소자를 구현하였다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
트랜지스터 소자(100) 기판(110)
드레인(120) 채널(130)
소스(140) 게이트 절연층(150)
게이트(160) T-CMOS 소자(300)

Claims (13)

  1. 제1 타입으로 도핑된 반도체 기판;
    제2 타입으로 도핑되며, 상기 반도체 기판의 상면 상에 형성된 드레인 영역;
    상기 제1 타입으로 도핑되며, 상기 드레인 영역의 상면 상에 형성된 채널 영역;
    상기 제2 타입으로 도핑되며, 상기 채널 영역의 상면 상에 형성된 소스 영역;
    상기 드레인 영역, 상기 채널 영역, 및 상기 소스 영역의 측면 상에 형성된 게이트 절연층; 및
    상기 게이트 절연층의 측면 상에 형성되며, 수평 방향으로 상기 드레인 영역 및 상기 소스 영역에 겹쳐지지 않으면서, 상기 채널 영역과 동일한 높이를 가지도록 상기 채널 영역의 측부에 구비된 게이트를 포함하며,
    상기 반도체 기판의 도핑 농도는 상기 채널 영역의 도핑 농도 보다 높으며,
    상기 드레인 영역은 상기 반도체 기판과 접합부인 하단부를 고농도로 도핑하고, 상기 채널 영역과 접합부인 상단부를 저농도로 도핑하되, 상기 채널 영역에서 멀어질수록 고농도로 도핑되는, 수직채널 전계효과 트랜지스터 소자.
  2. 삭제
  3. 삭제
  4. 적어도 2개의 수직채널 전계효과 트랜지스터 소자를 포함하는 T-CMOS 소자에 있어서,
    상기 적어도 2개의 수직채널 전계효과 트랜지스터 소자 중 제1 수직채널 전계효과 트랜지스터 소자는,
    제1 타입으로 도핑된 반도체 기판;
    제2 타입으로 도핑되며, 상기 반도체 기판의 상면 상에 형성된 드레인 영역;
    상기 제1 타입으로 도핑되며, 상기 드레인 영역의 상면 상에 형성된 채널 영역;
    상기 제2 타입으로 도핑되며, 상기 채널 영역의 상면 상에 형성된 소스 영역;
    상기 드레인 영역, 상기 채널 영역, 및 상기 소스 영역의 측면 상에 형성된 게이트 절연층; 및
    상기 게이트 절연층의 측면 상에 형성되며, 수평 방향으로 상기 드레인 영역 및 상기 소스 영역에 겹쳐지지 않으면서, 상기 채널 영역과 동일한 높이를 가지도록 상기 채널 영역의 측부에 구비된 게이트를 포함하며,
    상기 반도체 기판의 도핑 농도는 상기 채널 영역의 도핑 농도 보다 높으며,
    상기 드레인 영역은 상기 반도체 기판과 접합부인 하단부를 고농도로 도핑하고, 상기 채널 영역과 접합부인 상단부를 저농도로 도핑하되, 상기 채널 영역에서 멀어질수록 고농도로 도핑된 것을 특징으로 하는 T-CMOS 소자.
  5. 제4항에 있어서,
    상기 적어도 2개의 수직채널 전계효과 트랜지스터 소자 중 제2 수직채널 전계효과 트랜지스터 소자는, 상기 제1 수직채널 전계효과 트랜지스터 소자와 반대의 타입으로 도핑된 반도체 기판, 드레인 영역, 채널 영역, 소스 영역으로 구성되는 T-CMOS 소자.
  6. 삭제
  7. 삭제
  8. 제1항에 있어서,
    상기 드레인 영역과 상기 게이트 영역은 수직 방향으로 서로 겹쳐지지 않도록 형성된 것을 특징으로 하는 수직채널 전계효과 트랜지스터 소자.
  9. 제1항에 있어서,
    상기 드레인 영역은 상기 채널 영역이 구비되지 않아 노출된 상부면을 가지도록 형성된 수직채널 전계효과 트랜지스터 소자.
  10. 제1항에 있어서,
    상기 소스 영역은 상기 채널 영역에서 멀어질수록 고농도로 도핑된 것을 특징으로 하는 수직채널 전계효과 트랜지스터 소자.

  11. 삭제
  12. 삭제
  13. 삭제
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