JPH08236643A

JPH08236643A - スタティック型メモリセル

Info

Publication number: JPH08236643A
Application number: JP7040226A
Authority: JP
Inventors: Makoto Kitakata; 誠北方
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-02-28
Filing date: 1995-02-28
Publication date: 1996-09-13
Anticipated expiration: 2012-06-18
Also published as: JP2621820B2

Abstract

(57)【要約】【目的】ＴＦＴを負荷素子とした微細なスタティック型
メモリセルの安定動作を可能にし、ＳＲＡＭの高性能化
を図る。【構成】１対の情報転送用ＭＯＳＦＥＴと、フリップフ
ロップ回路を構成する１対の駆動用ＭＯＳＦＥＴおよび
１対の負荷用薄膜トランジスタとを有し、負荷用薄膜ト
ランジスタのゲート電極がＮ型高濃度不純物を含有する
第１層のシリコン薄膜で形成され、ソース領域は第２層
のシリコン薄膜のＰ型高濃度不純物を含有する領域に形
成され、ドレイン領域はＮ型高濃度不純物とＰ型高濃度
不純物で構成されるＰＮ接合ダイオードを有する第２層
のシリコン薄膜の領域に形成され、ＰＮ接合ダイオード
の接合領域が薄い絶縁膜を介して導電体材薄膜で被覆さ
れ前記導電体材薄膜は一定の電位に固定されているスタ
ティック型メモリセル。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に薄膜トランジスタ（ＴＦＴ：ＴｈｉｎＦｉｌｍ
Ｔｒａｎｓｉｓｔｏｒ）を負荷トランジスタとして用
いたスタティック型メモリセルに関する。

【０００２】

【従来の技術】ＳＲＡＭ（スタティック型メモリ）で
は、近年集積度を上げながらも、デバイスのスタンバイ
電流を１μＡ以下に抑えることが望まれている。このた
めには、１セルあたりのリーク電流を集積度とともに低
減していく必要がある。そこで、負荷素子としてこれま
でよく用いられていた高抵抗ポリシリコンに代わってＴ
ＦＴを用いたメモリセルが使用されるようになってい
る。

【０００３】これは、能動素子を負荷素子として用いる
ことで、高いオフ抵抗によりリーク電流の低減を図りつ
つも、大きなオン電流を確保できるためである。

【０００４】図５に、ＴＦＴを用いたスタティック型メ
モリセルの等価回路図を示す。負荷トランジスタとして
ＴＦＴを用いたスタティック型メモリセルでは、一般的
な半導体製造プロセス技術を用いて基板上に形成される
Ｎチャネル型の駆動トランジスタＱ１とその上層にポリ
シリコン層を活性層としたＰチャネル型の負荷薄膜トラ
ンジスタＱ２とでＣＭＯＳインバータが構成され、さら
に同様に形成される駆動トランジスタＱ３と負荷薄膜ト
ランジスタＱ４とで構成されるもう１つのＣＭＯＳイン
バータとでフリップフロップ回路が形成され、このフリ
ップフロップ回路に記憶情報が蓄積されるようになる。
そして、ノードＮ１およびＮ２は、このフリップフロッ
プ回路への記憶情報の書き込み及び読み出しのためにワ
ード線ＷＬにより選択されるトランスファ・トランジス
タ（情報の転送用トランジスタ）Ｑ５およびＱ６を介し
てビット線ＢＬおよびＢＬ’に接続される。

【０００５】そして、基板上のＮチャネル型ＭＯＳＦＥ
ＴとＰチャネル型ＴＦＴの接続において、ＴＦＴのドレ
イン領域を形成するポリシリコンのＰ型領域部分とＭＯ
ＳＦＥＴのゲート電極を形成するポリシリコンのＮ型領
域部分とが、あるいは、２つの負荷薄膜トランジスタの
うち一方のＴＦＴのドレイン領域を形成するポリシリコ
ンのＰ型領域部分と他方のＴＦＴのゲート電極を形成す
るポリシリコンのＮ型領域部分とが接続される。このた
めに、この接続部分において不純物の相互拡散が生じＰ
Ｎ接合による寄生ダイオードＤ１およびＤ２が配置され
る。

【０００６】以下に、図６および図７を用いてこのよう
なメモリセルの従来構造について説明する。図６は前述
の従来のメモリセルの平面図である。ここで、図６
（ａ）は駆動トランジスタおよびトンランスファ・トラ
ンジスタの形成工程（以下、下地工程と呼称する）後の
平面図であり、図６（ｂ）はＴＦＴによる負荷薄膜トラ
ンジスタおよびビット線形成後の平面図である。また、
図７はこのメモリセルの縦構造を説明するための断面図
である。ここで、この断面図は図６に記すＡ’−Ｂ’で
切断したところを示している。

【０００７】図６（ａ）に示すように、導電型がｐ型の
シリコン基板の表面に素子分離絶縁膜１０１に囲われた
シリコン活性領域１０２，１０２ａが形成される。そし
て、駆動トランジスタのゲート電極１０３および１０３
ａがそれぞれダイレクトコンタクト１０４，１０４ａを
介してシリコン活性領域１０２ａおよび１０２に接続す
るように設けられる。さらに、トランスファ・トランジ
スタのゲートとなるワード線１０５，１０５ａが形成さ
れる。

【０００８】そして、前述の駆動トランジスタおよびト
ランスファ・トランジスタのソース・ドレイン領域は、
先述のシリコン活性領域のうちゲート用の電極の形成さ
れていない領域にヒ素等の不純物をイオン注入して設け
られる。このようにした後、全体を被覆する層間絶縁膜
が形成され、この層間絶縁膜に接地用コンタクト１０
６，１０６ａが形成される。そして、このコンタクト孔
を通して駆動トランジスタのソース領域と接地用配線１
０７が電気的に接続される。

【０００９】図６（ｂ）に示すように層間絶縁膜にノー
ド部第１コンタクト１０８，１０８ａが形成され、前述
のゲート電極１０３とＴＦＴ用ゲート電極１０９ａ、前
述のゲート電極１０３ａとＴＦＴ用ゲート電極１０９が
それぞれ電気的に接続される。ここで、前述の駆動トラ
ンジスタのゲート電極とＴＦＴ用ゲート電極はリンある
いはヒ素不純物を含有しＮ⁺領域である。さらに、ＴＦ
Ｔ用ゲート電極１０９，１０９ａを覆うＴＦＴ用ゲート
絶縁膜の層にノード部第２コンタクト１１０，１１０ａ
が形成され、前述のＴＦＴ用ゲート電極１０９とＴＦＴ
用ドレイン領域１１１ａ、ＴＦＴ用ゲート電極１０９ａ
とＴＦＴ用ドレイン領域１１１がそれぞれ電気的に接続
される。ここで、このＴＦＴ用ドレイン領域はボロン不
純物を含有するＰ⁺領域となる。

【００１０】以上のようにして、ＴＦＴ用ソース領域１
１２，１１２ａ、ＴＦＴ用チャネル領域１１３，１１３
ａ、ＴＦＴ用ドレイン領域１１１，１１１ａおよびＴＦ
Ｔ用ゲート電極１０９，１０９ａで構成される先述した
２つの負荷薄膜トランジスタが形成される。そして、ビ
ット線用コンタクト１１５，１１５ａが設けられ、ビッ
ト線１１６，１１６ａが形成される。

【００１１】次に、この従来のメモリセルの縦構造につ
いて図７に基づいて説明する。図７に示すように、導電
型がｐ型のシリコン基板２０１の表面に素子分離絶縁膜
２０２とｎ⁺拡散層２０３が形成される。そして、駆動
トランジスタ用のゲート絶縁膜２０４とゲート電極２０
５が形成される。ここで、駆動トランジスタ用のゲート
絶縁膜２０４は膜厚が１０〜２０ｎｍのシリコン酸化膜
で形成され、ゲート電極２０５は膜厚が２００ｎｍ程度
のリン不純物を含有するタングステン・ポリサイドで形
成される。

【００１２】このようにした後、ＣＶＤ（化学気相成
長）法によりシリコン酸化膜が堆積され、エッチバック
法またはＣＭＰ（化学的機械研磨）法により表面平坦化
が行われて第１層間絶縁膜２０６が形成される。そし
て、接地用コンタクト（図示されず）が形成され、これ
らを被覆する厚さ２００ｎｍ〜３００ｎｍのタングステ
ン・シリサイドのパターニングされた接地用配線２０７
が形成される。

【００１３】この接地用配線２０７の形成の後に、ＣＶ
Ｄ法により第２層間絶縁膜２０８が堆積される。ここ
で、第２層間絶縁膜２０８の膜厚は２００ｎｍ程度であ
る。そして、第１層間絶縁膜２０６および第２層間絶縁
膜２０８にノード部第１コンタクト２０９が設けられ
る。次に、ＴＦＴ用ゲート電極２１０，２１０ａが形成
される。このＴＦＴ用ゲート電極の膜厚としては５０ｎ
ｍ程度で十分であり、体積濃度で５×１０¹⁹原子／ｃｍ
³程度のリン不純物がドーピングされる。ここで、ＴＦ
Ｔ用ゲート電極２１０ａは他方のＴＦＴ用ゲート電極の
一部であり、図６（ｂ）に示すＴＦＴ用ゲート電極１０
９ａに相当する。

【００１４】この後、ＣＶＤ法によるシリコン酸化膜の
堆積でＴＦＴ用ゲート絶縁膜２１１が形成される。ここ
で、このシリコン酸化膜の膜厚は２０〜３０ｎｍであ
る。そして、このＴＦＴ用ゲート絶縁膜２１１にノード
部第２コンタクト２１２が設けられる。

【００１５】以上のようにした後、ＴＦＴ用のＮ型ポリ
シリコン膜が形成され、このポリシリコン膜にＴＦＴ用
ドレイン領域２１３、ＴＦＴ用オフセット領域２１４、
ＴＦＴ用ソース領域２１５、ＴＦＴ用チャネル領域２１
６が形成される。ここで、ＴＦＴ用ドレイン領域２１３
とＴＦＴ用ソース領域２１５には濃度が１×１０²⁰原子
／ｃｍ³程度のホロン不純物が導入される。そして、こ
のＴＦＴ用ドレイン領域２１３と前述のＴＦＴ用ゲート
電極２１０ａとの間にＰ⁺Ｎ⁺接合面２１７が形成され
る。

【００１６】次に、膜厚の厚いシリコン酸化膜により第
３層間絶縁膜２１８が形成され、この上にアルミ金属に
よりビット線２１９が形成され、さらに第４層間絶縁膜
２２０が形成される。

【００１７】

【発明が解決しようとする課題】以上に説明したよう
に、ＳＲＡＭのメモリセルの負荷素子に用いられるＴＦ
Ｔのゲート電極には、通常はリン不純物を含むポリシリ
コン膜が使用される。これは、このようなポリシリコン
膜がＴＦＴ用ゲート絶縁膜の電気的安定化に効果的とな
るからである。あるいは、たとえこのＴＦＴのゲート電
極にボロン不純物を含有するポリシリコン膜が用いられ
たとしても、このＴＦＴ用ゲート電極と接続する駆動ト
ランジスタのゲート電極にはリン不純物が導入される。
このように、ＴＦＴを負荷薄膜トランジスタとするスタ
ティック型メモリセルでは図５に示したように、情報蓄
積ノード部に寄生のＰＮ接合が形成されることは回避で
きないこととなっている。

【００１８】先述した従来のメモリセルの構造では、こ
の寄生のＰ⁺Ｎ⁺接合面は、図７で説明したようにＴＦ
Ｔ用ゲート電極２１０ａとＴＦＴ用ドレイン領域２１３
の接触領域すなわちノード部第２コンタクト２１２の近
傍に形成される。ここで、ポリシリコン膜の結晶粒は通
常では柱状に形成される。このために、この従来のメモ
リセル構造では、前述の結晶粒界がＰ⁺Ｎ⁺接合を横切
るとこの接合の電気特性は大きく変化する。これは、こ
の結晶粒界に沿ってボロンあるいはリン不純物の拡散が
進行し異常な接合が形成されるようになるためである。

【００１９】また、従来のメモリセルの構造は、このよ
うなＰＮ接合部のために周辺配線からの影響を受け易
い。すなわち、図７に示すようにビット線２１９の電位
が変動するとそれにあわせてＴＦＴ用ドレイン領域２１
３が容量カップリングにより変動し易くなる。これは、
このＴＦＴ用ドレイン領域がＰＮ接合でＴＦＴ用ゲート
電極から電気的に分離され浮遊状態になるためである。
ここで、このビット線の電位変動は他のメモリセルの読
み書き等の動作で発生するものである。

【００２０】以上に説明したように、従来のメモリセル
で構成されるＳＲＡＭでは、寄生のＰ⁺Ｎ⁺接合の電気
特性が不安定となり易いために、動作電圧あるいは動作
速度等の動作マージンを大きくする必要が生じる。そし
て、動作電圧の低電圧化あるいは動作の高速化が制限さ
れるようになってきている。

【００２１】本発明の目的は、ＴＦＴを負荷薄膜トラン
ジスタとするスタティック型メモリセルに形成される寄
生ダイオードの電気特性のバラツキを低減させ、あるい
は不安定性を抑制して、ＳＲＡＭの動作マージンを小さ
くしその動作特性を向上させることである。

【００２２】

【課題を解決するための手段】このために本発明のスタ
ティック型メモリセルでは、半導体基板の表面に形成さ
れた１対の情報転送用ＭＯＳＦＥＴと、フリップフロッ
プ回路を構成する１対の駆動用ＭＯＳＦＥＴおよび１対
の負荷用薄膜トランジスタとで形成されるスタティック
型メモリセルにおいて、前記１対の負荷用薄膜トランジ
スタのゲート電極がＮ型高濃度不純物を含有する第１層
のシリコン薄膜で形成され、前記１対の負荷用薄膜トラ
ンジスタのソース・ドレインのうちソース領域は前記第
１層のシリコン薄膜と層間絶縁膜を挟んで分離された第
２層のシリコン薄膜のＰ型高濃度不純物を含有する領域
に形成され、一方のドレイン領域はＮ型高濃度不純物と
Ｐ型高濃度不純物で構成されるＰＮ接合ダイオードを有
する第２層のシリコン薄膜の領域に形成され、前記１対
の負荷用薄膜トランジスタのうち一方の負荷用薄膜トラ
ンジスタのゲート電極と他方の負荷用薄膜トランジスタ
の前記Ｎ型高濃度不純物を含むドレイン領域とが前記層
間絶縁膜に設けたコンタクト孔を介して電気的に接続さ
れ、前記ＰＮ接合ダイオードの接合領域が薄い絶縁膜を
介して導電体材薄膜で被覆され前記導電体材薄膜は一定
の電位に固定されている。

【００２３】ここで、前記情報転送用ＭＯＳＦＥＴのソ
ースは、前記半導体基板の表面に形成され接地電位に固
定された拡散層に形成され、前記導電体材薄膜は前記拡
散層と電気的に接続される。

【００２４】

【実施例】次に、本発明を図面に基づいて説明する。図
１は本発明の第１の実施例を説明するメモリセルの平面
図であり、図２乃至図３はその断面図である。ここで、
図１（ａ）は従来の技術で説明した下地工程後の平面図
であり、図１（ｂ）はＴＦＴによる負荷薄膜トランジス
タ及びビット線形成後の平面図である。

【００２５】図１（ａ）に示すように下地工程は先述し
た従来の技術と同様になっている。すなわち、はじめに
シリコン基板の表面の素子分離絶縁膜１に囲われたシリ
コン活性領域２，２ａが形成される。そして、駆動トラ
ンジスタのゲート電極３および３ａがそれぞれダイレク
トコンタクト４，４ａを介してシリコン活性領域２ａお
よび２に接続するように設けられる。さらに、トランス
ファ・トランジスタのゲートとなるワード線５，５ａが
形成される。そして、前述の駆動トランジスタおよびト
ランスファ・トランジスタのソース・ドレイン領域は、
先述のシリコン活性領域のうちゲート用の電極の形成さ
れていない領域にヒ素等の不純物をイオン注入して設け
られる。このようにした後、全体を被覆するようにして
層間絶縁膜が形成される。

【００２６】次に、図１（ｂ）に示すように層間絶縁膜
にノード部第１コンタクト６，６ａが形成され、前述の
ゲート電極３とＴＦＴ用ゲート電極７ａ、前述のゲート
電極３ａとＴＦＴ用ゲート電極７がそれぞれ電気的に接
続される。さらに、ＴＦＴ用ゲート電極７，７ａを覆う
ＴＦＴ用ゲート絶縁膜の層にノード部第２コンタクト
８，８ａが形成され、前述のＴＦＴ用ゲート電極７ａと
ＴＦＴ用ドレイン領域９、ＴＦＴ用ゲート電極７とＴＦ
Ｔ用ドレイン領域９ａがそれぞれ電気的に接続される。
そして、ＴＦＴ用ソース領域１０，１０ａ、ＴＦＴ用チ
ャネル領域１１，１１ａが形成される。このようにし
て、ＴＦＴ用ゲート電極７，７ａで構成される先述した
２個の負荷薄膜トランジスタが形成される。

【００２７】次に、再び層間絶縁膜が堆積されこの絶縁
膜に接地用コンタクト１２，１２ａが形成され、接地用
配線１３が形成される。ここで、この接地用配線１３は
接地用コンタクト１２，１２ａを通してシリコン活性領
域２，２ａに接続されＧＮＤ（接地）電位に固定され
る。このように本発明では、接地用配線が負荷薄膜トラ
ンジスタの上層部に形成される。

【００２８】そして、ビット線用コンタクト１４，１４
ａが設けられ、ビット線１５，１５ａが形成される。

【００２９】次に、図２と図３を用いて本発明のメモリ
セルの縦構造を説明する。図２は図１に記すＡ−Ｂで切
断したところの断面図である。図２に示すように、導電
型がｐ型あるいはｐウェルの形成されたシリコン基板２
１の表面に素子分離絶縁膜２２が形成される。そして、
ｎ⁺拡散層２３が設けられ、駆動トランジスタ用のゲー
ト絶縁膜２４とゲート電極２５が形成される。ここで、
駆動トランジスタ用のゲート絶縁膜２４は膜厚が１０〜
２０ｎｍのシリコン酸化膜で形成され、ゲート電極２５
は膜厚２００ｎｍ程度のタングステン・ポリサイドで形
成される。このゲート電極２５には、リン不純物が濃度
にして５×１０¹⁹原子／ｃｍ³程度に含まれる。

【００３０】このようにした後、ＣＶＤ法によりシリコ
ン酸化膜が堆積され、エッチバック法またはＣＭＰ法に
より表面平坦化が行われて第１層間絶縁膜２６が形成さ
れる。ここで、この第１層間絶縁膜２６の膜厚は２００
ｎｍ程度に設定される。そして、この第１層間絶縁膜２
６にノード部第１コンタクト２７が形成され、ＴＦＴ用
ゲート電極２８，２８ａが形成される。このＴＦＴ用ゲ
ート電極の膜厚としては５０ｎｍ程度のポリシリコン膜
であり、体積濃度で１０²⁰原子／ｃｍ³程度のリン不純
物がドーピングされている。

【００３１】この後、ＣＶＤ法によるシリコン酸化膜の
堆積でＴＦＴ用ゲート絶縁膜２９が形成される。ここ
で、このシリコン酸化膜の膜厚は２０〜３０ｎｍであ
る。そして、このＴＦＴ用ゲート絶縁膜２９の所定の領
域にノード第２コンタクト３０が形成される。

【００３２】以上のようにした後、Ｎ型ポリシリコン膜
が形成される。このポリシリコン膜の成膜には、いわゆ
るアモルファスシリコンの固相成長法が用いられる。

【００３３】ＣＶＤにおいて反応ガスとしてＳｉ₂Ｈ₄
を用いて４５０〜５００℃の成膜温度でアモルファスシ
リコン膜を５０ｎｍの厚さに堆積し、その後６００℃の
温度でアニールを行いこのアモルファスシリコン膜を結
晶化させる。この手法で得られる結晶粒径が３μｍ程度
のポリシリコン膜にリン不純物を全面にドーピングしパ
ターニングを行う。ここで、このリン不純物の濃度は１
×１０¹⁷原子／ｃｍ³程度に設定される。

【００３４】次に、このパターニングされたＮ型ポリシ
リコン膜にＴＦＴ用ドレイン領域３１、ＴＦＴのオフセ
ット領域３２、ＴＦＴ用ソース領域３３およびＴＦＴ用
チャネル領域３４が形成される。ここで、このＴＦＴ用
ドレイン領域３１とＴＦＴ用ソース領域３３には濃度に
して５×１０¹⁹原子／ｃｍ³のボロン不純物がドーピン
グされる。

【００３５】次に、膜厚が３０ｎｍ程度のシリコン酸化
膜がＣＶＤ法で堆積され、熱処理が加えられる。このよ
うにした後、接地用配線３６が膜厚３００ｎｍ程度のリ
ン不純物を含有するタングステン・シリサイドで形成さ
れる。ここで、この接地用配線３６のパターンは、図１
に示すように、ノード部第１コンタクト６，６ａ、ノー
ド部第２コンタクト８，８ａおよびビット線コンタクト
１４，１４ａとＴＦＴ用ドレイン領域９，９ａの一部お
よびＴＦＴ用ゲート電極７，７ａの一部が露出するよう
に形成される。

【００３６】このようにした後、このパターニングされ
た接地用配線３６をマスクにヒ素あるいはリンのイオン
注入を行う。ここで、このイオン注入の注入エネルギー
は１５０ｋｅＶであり、ドーズ量は５×１０¹⁵イオン／
ｃｍ²である。次に、８５０℃で２０分間程度の熱処理
を加える。このようにして、Ｎ⁺ドレイン領域３７が形
成される。このＮ⁺ドレイン領域３７には、１×１０²⁰
原子／ｃｍ³のＮ型不純物濃度が含まれるようになる。

【００３７】以上のようにして、図２に示されるような
Ｐ⁺Ｎ⁺接合面３８が形成される。この場合、このよう
に形成されるＰ⁺Ｎ⁺接合面３８はＴＦＴ用ドレイン領
域の膜厚方向に平行であり、第２層間絶縁膜３５を介し
て接地用配線３６に被覆される。さらに、このＰ⁺Ｎ⁺
接合面３８はＴＦＴ用ゲート絶縁膜２９を介してＴＦＴ
用ゲート電極２８ａにも被覆される。

【００３８】次に、ＢＰＳＧ膜（ボロンガラス、リンガ
ラスを含むシリコン酸化膜）により第３層間絶縁膜３９
が形成され、この上にアルミ金属によりビット線４０が
形成され、さらに第４層間絶縁膜４１が形成される。

【００３９】次に、図３に基づいて本発明の効果につい
て説明する。図３は先述したＰ⁺Ｎ⁺接合面の形成領域
を拡大して示したものである。ここで、図３（ａ）は本
発明の場合であり、図３（ｂ）は従来の技術の場合であ
る。

【００４０】図３（ａ）に示すように本発明の特徴は、
Ｐ⁺Ｎ⁺接合面がポリシリコン膜の結晶粒界の方向にあ
り、この接合面が膜厚３０ｎｍ程度の薄い第２層間絶縁
膜３５を介して接地用配線３６に被覆されることであ
る。そして、Ｐ⁺Ｎ⁺接合において、Ｎ⁺領域すなわち
Ｎ⁺ドレイン領域３７の不純物濃度はＰ⁺領域すなわち
ＴＦＴ用ドレイン領域３１のそれより高くなっている。

【００４１】これに対し、先述したように従来の技術で
は図３（ｂ）に示すようにＰ⁺Ｎ⁺接合面は前述の結晶
粒界と垂直な方向に形成される。また、この接合面は本
発明のように一定の電位を有する配線で被覆されること
もない。

【００４２】このような本発明の接合面の特徴のため
に、次のような効果がでてくる。すなわち、たとえ結晶
粒界がＰ⁺Ｎ⁺接合面の領域に形成されたとしても、こ
の接合面の電気特性の劣化は小さい。これは、先述した
ような理由で結晶粒界がＮ⁺ドレイン領域３７からＴＦ
Ｔ用ドレイン領域３１に長くは伸びないからである。さ
らに、このＰ⁺Ｎ⁺接合は外部からの電気的な擾乱に対
する耐性が向上する。これは、ＧＮＤ電位に固定された
接地用配線３６でこの電気的擾乱が遮蔽されるためであ
る。なお、図３（ａ）の場合には、この接合面はＴＦＴ
用ゲート電極２８ａでＴＦＴ用ゲート絶縁膜２９を介し
て下層からも被覆される構造になっている。このために
上述の効果はより大きくなってくる。さらに、このＰ⁺
Ｎ⁺接合部において、第２層間絶縁膜３５とＰ⁺Ｎ⁺接
合面との界面の電気的性質が安定化、この接合面近傍の
不純物の空乏化は抑えられるようになる。。そして、接
合面と絶縁膜と界面近傍で通常生じ易いＰ⁺Ｎ⁺接合の
電気的特性の劣化が抑制されるようになる。これは、接
地用配線３６をゲートとし、膜厚３０ｎｍ程度の第２層
間絶縁膜３５をゲート膜とするゲートコントロール・ダ
イオード構造が形成されるようになるためである。ここ
で、Ｎ⁺ドレイン領域３７およびＴＦＴ用ドレイン領域
３１には０Ｖあるいは正電圧が印加され接地用配線３６
には０Ｖが印加される。そして、ＴＦＴ用ドレイン領域
３１の第２層間絶縁膜３５との界面領域には空乏層は形
成されず、Ｐ⁺Ｎ⁺接合のダイオード特性は向上する。

【００４３】以上のようにして、本発明のＰ+ Ｎ+ 接合
のダイオード特性は向上すると共にそのメモリセル間で
のバラツキは低減されさらに安定化するようになる。そ
して、このような接合を持つメモリセルの動作マージン
は縮減される。このことによりＳＲＡＭの動作電圧は、
例えば４メガビットＳＲＡＭで従来の技術の場合２．５
Ｖ動作のものが１．８Ｖ動作に低電圧化されるようにな
る。さらに、保証される動作速度も向上するようにな
る。

【００４４】次に、図４に基づいて本発明の第２の実施
例を説明する。図４は先述した図１のメモリセルをＡ−
Ｂで切断した断面図である。この実施例の図２で説明し
た第１の実施例の場合との違いはその製法である。そこ
で、以下の説明ではその違いについて主に述べることに
する。

【００４５】シリコン基板２１の表面に図２で説明した
のと同様にして、駆動トランジスタ用のゲート電極２５
が形成される。ここで、ゲート電極２５は膜厚２００ｎ
ｍ程度のタングステン・ポリサイドで形成される。この
ゲート電極２５には、リン不純物が濃度にして１×１０
²⁰原子／ｃｍ³程度に含まれる。

【００４６】このようにした後、図２で説明したと同一
の工程を経て、ＴＦＴ用ゲート電極２８，２８ａが形成
される。このＴＦＴ用ゲート電極の膜厚としては８０ｎ
ｍ程度のポリシリコン膜であり、体積濃度で２×１０²⁰
原子／ｃｍ³程度のリン不純物がドーピングされてい
る。

【００４７】この後、ＣＶＤ法によるシリコン酸化膜の
堆積でＴＦＴ用ゲート絶縁膜２９が形成される。ここ
で、このシリコン酸化膜の膜厚は３０〜４０ｎｍであ
る。

【００４８】以上のようにした後、膜厚３０ｎｍ程度の
Ｎ型ポリシリコン膜が形成される。このポリシリコン膜
の成膜には、いわゆるアモルファスシリコンの固相成長
法が用いられる。

【００４９】次に、このＮ型ポリシリコン膜をパターニ
ングしてＴＦＴ用ドレイン領域３１、ＴＦＴのオフセッ
ト領域３２、ＴＦＴ用ソース領域３３およびＴＦＴ用チ
ャネル領域３４が形成される。ここで、このＴＦＴ用ド
レイン領域３１とＴＦＴ用ソース領域３３には濃度にし
て８×１０¹⁹原子／ｃｍ³のボロン不純物がドーピング
される。

【００５０】次に、膜厚が４０ｎｍ程度のシリコン酸化
膜がＣＶＤ法で堆積され、第２層間絶縁膜３５が形成さ
れる。そして、熱処理が加えられる。ここで、この熱処
理は、処理温度９００℃、窒素ガス雰囲気で３０分間程
度行われる。この熱処理により、高濃度の不純物を含む
ＴＦＴ用ゲート電極２８ａからリン不純物がＴＦＴ用ド
レイン領域３１に熱拡散し、Ｎ⁺ドレイン領域３７がＴ
ＦＴ用ドレイン領域３１内に形成される。そして、図４
に示すような位置にＰ⁺Ｎ⁺接合面３８が形成される。

【００５１】このようにした後、接地用配線３６が膜厚
３００ｎｍ程度のリン不純物を含有するタングステン・
シリサイドで形成される。ここで、この接地用配線３６
のパターンは、図４に示すように、Ｐ⁺Ｎ⁺接合面３８
の領域のみを、第２層間絶縁膜３５を介して被覆するよ
うに形成される。以下、第１の実施例と同様にしてビッ
ト線が形成されメモリセルが形成される。

【００５２】本実施例の場合には、第１の実施例のよう
なＮ⁺ドレイン領域３７の形成のためのイオン注入工程
が除去され、製造工程が短縮される。

【００５３】以上の実施例では、Ｐ⁺Ｎ⁺接合がスタテ
ィック型メモリセルの負荷薄膜トランジスタの領域に形
成される場合について説明した。しかし、本発明と同様
な構造はその他の半導体装置に搭載されるダイオードに
適用されても同一の効果の生じることに言及しておく。

【００５４】

【発明の効果】このように本発明のスタティク型メモリ
セルの負荷薄膜トランジスタ部に寄生して形成されるダ
イオードにおいては、Ｐ⁺Ｎ⁺接合面がポリシリコン膜
の結晶粒界の方向に形成され、この接合面が薄い層間絶
縁膜を介して接地用配線に被覆される。そして、このＰ
⁺Ｎ⁺接合において、Ｎ⁺領域すなわちＮ⁺ドレイン領
域の不純物濃度はＰ⁺領域すなわちＴＦＴ用ドレイン領
域のそれより高くなっている。

【００５５】このような本発明のメモリセルの構造で
は、この寄生のダイオード特性は向上すると共にそのメ
モリセル間でのダイオード特性のバラツキは減少する。
そして、このようなメモリセルを搭載するＳＲＡＭの動
作性能は向上する。

【００５６】また、本発明のメモリセルの構造では、こ
のようなＰＮ接合部の周辺配線からの電気的擾乱に対す
る耐性が向上する。すなわち、メモリセルに配設される
ビット線の電位変動するとそれにあわせてＴＦＴ用ドレ
イン領域が容量カップリングにより変動し易くなるが、
このような変動に対して強くなる。

【００５７】このように本発明は、ＴＦＴを負荷薄膜ト
ランジスタとするスタティック型メモリセルに形成され
る寄生ダイオードの電気特性のバラツキを低減させ、あ
るいは不安定性を抑制して、ＳＲＡＭに必要な動作マー
ジンの縮減を可能にする。そして、このＳＲＡＭの微細
化あるいは高集積化を容易にする。

【図面の簡単な説明】

【図１】本発明を説明するためのメモリセルの平面図で
ある。

【図２】本発明の第１の実施例を説明するためのメモリ
セルの断面図である。

【図３】本発明の第１の実施例を説明するためのＰＮ接
合部の断面図である。

【図４】本発明の第１の実施例を説明するためのメモリ
セルの断面図である。

【図５】メモリセルの等価回路図である。

【図６】従来の技術のメモリセルの平面図である。

【図７】従来の技術のメモリセルの断面図である。

【符号の説明】

１，２２，１０１，２０２素子分離絶縁膜２１，２０１シリコン基板２，２ａ，１０２，１０２ａシリコン活性領域３，３ａ，２５，１０３，１０３ａ，２０５ゲート
電極４，４ａ，１０４，１０４ａダイレクトコンタクト５，５ａ，１０５，１０５ａワード線６，６ａ，２７，１０８，１０８ａ，２０９ノード
部第１コンタクト７，７ａ，２８，２８ａＴＦＴ用ゲート電極１０９，１０９ａ，２１０，２１０ａＴＦＴ用ゲー
ト電極８，８ａ，３０，１１０，１１０ａ，２１２ノード
部第２コンタクト９，９ａ，３１，１１１，１１１ａ，２１３ＴＦＴ
用ドレイン領域１０，１０ａ，３３，１１２，１１２ａ，２１５Ｔ
ＦＴ用ソース領域１１，１１ａ，３４ＴＦＴ用チャネル領域１１３，１１３ａ，２１０ＴＦＴ用チャネル領域１２，１２ａ，１０６，１０６ａ接地用コンタクト１３，３６，１０７，２０７接地用配線１４，１４ａ，１１５，１１５ａビット線用コンタ
クト１６，１６ａ，４０，１１６，１１６ａ，２１９ビ
ット線２３，２０３ｎ⁺拡散層２４，２０４ゲート絶縁膜２６，２０６第１層間絶縁膜３５，２０８第２層間絶縁膜２９，２１１ＴＦＴ用ゲート絶縁膜３２，２１４ＴＦＴ用オフセット領域３７Ｎ⁺ドレイン領域３８，２１７Ｐ⁺Ｎ⁺接合面３９，２１８第３層間絶縁膜４１，２２０第４層間絶縁膜Ｑ１，Ｑ３駆動トランジスタＱ２，Ｑ４負荷薄膜トランジスタＱ５，Ｑ６トランスファ・トランジスタＮ１，Ｎ２ノードＷＬワード線ＢＬ，ＢＬ’ ビット線Ｄ１，Ｄ２寄生ダイオードＶｃｃ電源電圧Ｖｓｓ接地電圧

Claims

【特許請求の範囲】

【請求項１】半導体基板の表面に形成された１対の情
報転送用ＭＯＳＦＥＴと、フリップフロップ回路を構成
する１対の駆動用ＭＯＳＦＥＴおよび１対の負荷用薄膜
トランジスタとで形成されるスタティック型メモリセル
において、前記１対の負荷用薄膜トランジスタのゲート
電極がＮ型高濃度不純物を含有する第１層のシリコン薄
膜で形成され、前記１対の負荷用薄膜トランジスタのソ
ース・ドレインのうちソース領域は前記第１層のシリコ
ン薄膜と層間絶縁膜を挟んで分離された第２層のシリコ
ン薄膜のＰ型高濃度不純物を含有する領域に形成され、
一方のドレイン領域はＮ型高濃度不純物とＰ型高濃度不
純物で構成されるＰＮ接合ダイオードを有する第２層の
シリコン薄膜の領域に形成され、前記１対の負荷用薄膜
トランジスタのうち一方の負荷用薄膜トランジスタのゲ
ート電極と他方の負荷用薄膜トランジスタの前記Ｎ型高
濃度不純物を含むドレイン領域とが前記層間絶縁膜に設
けたコンタクト孔を介して電気的に接続され、前記ＰＮ
接合ダイオードの接合領域が薄い絶縁膜を介して導電体
材薄膜で被覆され前記導電体材薄膜は一定の電位に固定
されていることを特徴としたスタティック型メモリセ
ル。
【請求項２】前記情報転送用ＭＯＳＦＥＴのソース
は、前記半導体基板の表面に形成され接地電位に固定さ
れた拡散層に形成され、前記導電体材薄膜は前記拡散層
と電気的に接続されていることを特徴とした請求項１記
載のスタティック型メモリセル。