JPH1187657A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH1187657A
JPH1187657A JP9247036A JP24703697A JPH1187657A JP H1187657 A JPH1187657 A JP H1187657A JP 9247036 A JP9247036 A JP 9247036A JP 24703697 A JP24703697 A JP 24703697A JP H1187657 A JPH1187657 A JP H1187657A
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Abstract

(57)【要約】 【課題】 高密度、高信頼性の半導体装置および、その
製造方法を提供する。 【解決手段】 低電圧で動作するメモリセル領域101
のトランジスタの側壁をシリコン窒化膜として自己整合
コンタクトをとし、高電圧で動作する周辺回路領域10
2のトランジスタの側壁をシリコン酸化膜とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体メモリを含
む半導体装置、特に絶縁ゲート電界効果トランジスタの
側面の絶縁膜スペーサ材料とその製造方法に関する。
【0002】
【従来の技術】ダイナミック・ランダムアクセス・メモ
リ(DRAM)は、3年間に4倍の記憶容量(ビットを
単位とする)を増大するチップの開発が継続的に行われ
ている。DRAMの記憶容量の増大は、半導体素子の寸
法を微細化することによって単位面積当たりの素子数を
増加させることで行われている。
【0003】絶縁ゲート電界効果トランジスタは、集積
回路を構成する最も重要な半導体素子であり、素子の微
細化は、一般的に性能の向上と同時に信頼性を確保する
ために、スケーリング則に従って寸法・膜厚・電源電圧
が減少し、不純物濃度が増加する。例えば、4メガビッ
ト(Mb)DRAM以前は、メモリセル内部および外部
ともに5Vの電源電圧によってトランジスタが動作して
きた。
【0004】現在主流である16MbDRAMの設計ル
ールは0.4〜0.6μmであり、メモリセル外部の電
源電圧が、3.3Vと5Vのものがある。メモリセル内
部は、外部電源電圧より低く、約2.5Vと約3.5V
程度である。次世代の64MbDRAMの設計ルールは
0.28〜0.35μmであり、メモリセル外部の電源
電圧が3.3Vであり、メモリセル内部の電源電圧は約
2.5Vである。外部の電圧は、規格化されたチップ外
の入出力レベルによって決まる。
【0005】一方、メモリセル内部は、消費電力や素子
の信頼性を確保するために、チップ内部の降圧回路によ
って電圧を低下することが可能である。また、メモリセ
ルのトランジスタが外部のトランジスタの設計寸法より
小さな寸法を用いて設計されている。
【0006】以上のことから、メモリセル内部の電源電
圧が、外部の電源電圧より低くなる傾向になってきた。
最も小さな設計ルールによって製造されるスタック型キ
ャパシタ構造の64MbDRAMでは、メモリセルのト
ランジスタのソース・ドレインとなる不純物拡散層とビ
ット線あるいは容量下部電極とを接続するコンタクトの
形成が非常に難しくなった。メモリセル内部の絶縁ゲー
ト電界効果トランジスタのゲート電極でもあるワード線
の間を、前記コンタクトがワード線と接触することなく
形成する必要があり、DRAMの大容量化によるメモリ
セルサイズの縮小によってメモリセルのワード線とコン
タクトとの間隔が、リソグラフィーの位置合わせマージ
ンよりも小さくなってしまったためである。
【0007】この位置合わせマージンの問題を解決する
方法として、例えばK.P.Lee等によって1995
年のIEDM(International Elec
tron Devices Meeting)の907
頁〜910頁において”AProcess Techn
ology for 1 Giga−Bit DRA
M”と題した論文に発表されたDRAMにおいては、図
7、8に示すような自己整合コンタクトの形成方法が示
されていた。
【0008】図7(a)に示すように、P型シリコン基
板203の表面にトランジスタ等の半導体素子を分離す
るためのシリコン酸化膜からなる素子分離絶縁体層20
4によって画定された素子領域の表面にゲート酸化膜2
05が形成され、表面にトランジスタのゲート電極とな
る多結晶シリコン膜上にチタンシリサイド膜が積層され
たタングステンポリサイド膜206が形成され、チタン
ポリサイド膜206上には第1のシリコン窒化膜207
が堆積され、第1のシリコン窒化膜207上の所望の領
域に第1のレジストパターン208が形成されている。
【0009】次に図7(b)に示すように、第1のレジ
ストパターン208をマスクとして第1のシリコン窒化
膜207およびチタンポリサイド膜206がエッチング
され、メモリセル部ゲート電極206aおよび周辺回路
ゲート電極206bとそれらの上部のゲート電極上シリ
コン窒化膜207aが形成される。
【0010】続いて、図7(c)に示すように、表面に
第2のシリコン窒化膜210が堆積される。
【0011】また図7(d)に示すように、第2のシリ
コン窒化膜210をエッチバックすることで、メモリセ
ル部ゲート電極206aおよび周辺回路ゲート電極20
6bとそれらの上部のゲート電極上シリコン窒化膜20
7aの側面に側壁シリコン窒化膜210aが形成され
る。その結果、メモリセル部ゲート電極206aおよび
周辺回路ゲート電極206bは、それらの上部および側
部が、それぞれシリコン窒化膜で被覆される。
【0012】さらに、シリコン酸化膜213を堆積した
後、第2のレジストパターン211をマスクにシリコン
酸化膜213をエッチングして、パッドコンタクト孔2
32を開口する。このエッチングにおいて、シリコン窒
化膜に対するシリコン酸化膜のエッチング速度が大きな
条件を用いることで、メモリセル部ゲート電極206a
の上部のゲート上シリコン窒化膜207aおよび側部の
側壁シリコン窒化膜210aがマスクとなって、メモリ
セル部n型拡散層212へのパッドコンタクト孔232
がメモリセル部ゲート電極206aに接触することなく
自己整合的に形成される。
【0013】次に、n型多結晶シリコン膜231を堆積
した後、第3のレジストパターン216を形成する。次
に、図7(f)のように、第3のレジストパターン21
6をマスクとして、n型多結晶シリコン膜231をエッ
チングして多結晶シリコンパッド231を形成した後、
表面にシリコン酸化膜からなる第1の層間絶縁膜215
を堆積し、第4のレジストパターン216をマスクとし
て、第1の層間絶縁膜215およびシリコン窒化膜21
0をエッチングして、多結晶シリコンパッドおよび高濃
度n型拡散層に達する第1のコンタクト孔217a、2
17bを開口する。
【0014】次に、図8(g)に示すように、第1のコ
ンタクト孔217a,217bに多結晶シリコンを埋め
込んだ第1のコンタクトプラグ218a,218bを形
成し、前記第1のコンタクトプラグ218a,218b
と接続するビット線219a,219bを形成する。次
に、図8(h)に示すように、シリコン酸化膜からなる
第2の層間絶縁膜220を堆積し、第5のレジストパタ
ーン232をマスクにしてメモリセル部n型拡散層20
9bに達する第2のコンタクト孔222を形成する。
【0015】次に、図8(i)に示すように、第2のコ
ンタクト孔222にn型多結晶シリコンを埋め込んだ第
2のコンタクトプラグ223を形成し、第2のコンタク
トプラグ223と接続する容量下部電極224、容量絶
縁膜225、および容量上部電極226からなるキャパ
シタを形成する。
【0016】最後に、図8(j)に示すように、シリコ
ン酸化膜あるいはBPSG膜からなる第3の層間絶縁膜
127を堆積した後、第3の層間絶縁膜227、第2の
層間絶縁膜220、第1の層間絶縁膜215、およびシ
リコン酸化膜213をエッチングして高濃度n型拡散層
214bに達する第3のコンタクト孔を開口した後、コ
ンタクトバリア膜としてチタン膜および窒化チタン膜を
少なくともコンタクト孔の溝に形成し(図示せず)、第
3のコンタクト孔にタングステンを埋め込むことによっ
て第3のコンタクトプラグ228を形成し、第3コンタ
クトプラグ228を被覆するようなアルミニウム合金か
らなる金属配線229を形成すると、DRAMが形成さ
れる。
【0017】
【発明が解決しようとする課題】トランジスタの微細化
における課題の一つとして、ホットキャリアによる長期
信頼性の劣化がある。信頼性の劣化を抑制するには、ト
ランジスタに印加される電圧を低下させることが効果的
であるが、駆動電流が低下するために、メモリセル以外
のトランジスタは、一般には電源電圧を用いられてい
る。
【0018】一方、駆動電流のあまり必要としないセル
トランジスタは、前述のように電圧を低下することがで
きるために、ホットキャリアに対する信頼性の劣化は周
辺トランジスタに比べて小さい。
【0019】従来技術では、自己整合コンタクトを実現
するためにトランジスタのゲート電極の側部に側壁シリ
コン窒化膜を形成している。例えば、T.Mizuno
等によって1988年のIEDMの234頁から237
頁に”Si34/SiO2Spacer Induce
d High Reliability in LDD
MOSFET and its Simple Deg
radationModel”と題して発表された論文
において、側壁がシリコン酸化膜の場合に比べて、シリ
コン窒化膜の場合は、ホットキャリア信頼性が劣化する
ことが知られている。すなわち、従来技術では、自己整
合コンタクトとする必要のないメモリセトランジスタよ
りも高い電圧で用いられる周辺回路トランジスタも、ゲ
ート電極は側壁シリコン窒化膜が形成されるたあめ、周
辺回路領域のトランジスタのホットキャリア信頼性が、
メモリセル領域のトランジスタに比べて大幅に劣化する
問題点がある。
【0020】本発明の目的は、高密度、高信頼性の半導
体装置及びその製造方法を提供することにある。
【0021】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、半導体基板上に形成さ
れた第1の絶縁ゲート電界効果トランジスタと、該第1
の絶縁ゲート電界効果トランジスタと用途の異なる回路
に用いられる第2の絶縁ゲート電界効果トランジスタと
有する半導体装置であって、前記第1の絶縁ゲート電界
効果トランジスタのゲート電極の側面に形成されるスペ
ーサは、シリコン窒化膜からなり、前記第2の絶縁ゲー
ト電界効果トランジスタのゲート電極の側面に形成され
るスペーサは、シリコン酸化膜からなるものである。
【0022】また、前記第1の絶縁ゲート電界効果トラ
ンジスタに印加される電圧は、前記第2の絶縁ゲート電
界効果トランジスタに印加される電圧よりも小さいもの
である。
【0023】また、前記第1の絶縁ゲート電界効果トラ
ンジスタは、DRAMのメモリセルのトランジスタとし
て用いられ、前記第2の絶縁ゲート電界効果トランジス
タは、DRAMのメモリセル以外の周辺回路のトランジ
スタとして用いられるものである。
【0024】また、前記第1の絶縁ゲート電界効果トラ
ンジスタを形成する領域と前記第2の絶縁ゲート電界効
果トランジスタを形成する領域の境界である素子分離領
域に、前記第1および第2のゲート電極として用いられ
た層からなるダミー電極が形成され、該ダミー電極の一
方の側面に形成されるスペーサは、シリコン窒化膜から
なり、他方の側面に形成されるスペーサは、シリコン酸
化膜からなるものである。
【0025】また、本発明に係る半導体装置の製造方法
は、半導体基板表面の素子分離絶縁層領域によって区画
された能動素子領域の表面にゲート酸化膜が形成された
基板上に絶縁ゲート電界効果トランジスタのゲート電極
となる第1の導体膜を堆積する工程と、第1の絶縁ゲー
ト電界効果トランジスタの第1のゲート電極を形成し、
該第1の絶縁ゲート電界効果トランジスタと用途の異な
る回路に用いられる第2の絶縁ゲート電界効果トランジ
スタが形成される領域の前記第1の導体膜をそのまま残
しておく工程と、前記第1のゲート電極の側面にシリコ
ン窒化膜からなるスペーサを形成する工程と、前記第2
の絶縁ゲート電界効果トランジスタの第2のゲート電極
を形成する工程と、該第1のゲート電極の側面にシリコ
ン酸化膜からなるスペーサを形成する工程を含むもので
ある。
【0026】また、前記第1の絶縁ゲート電界効果トラ
ンジスタは、DRAMのメモリセルのトランジスタとし
て用いられ、前記第2の絶縁ゲート電界効果トランジス
タは、DRAMのメモリセル以外の周辺回路のトランジ
スタとして用いられるものである。
【0027】また、前記ダミー電極の一方の側面に形成
されるスペーサは、前記第1のゲート電極の側面にシリ
コン窒化膜からなるスペーサと同時に形成されるもので
あり、前記ダミー電極の他方の側面に形成されるスペー
サは、前記第1のゲート電極の側面にシリコン酸化膜か
らなるスペーサと同時に形成されるものである。
【0028】本発明によれば、低い電圧で動作し、且
つ、小さな設計ルールによって製造されるメモリセル領
域のトランジスタのゲート電極は、シリコン窒化膜で被
覆されているため、狭いワード線間隔にコンタクトを自
己整合で形成できる。高い電圧で動作し、且つ、メモリ
セル領域よりは大きな設計ルールで製造される周辺回路
領域のトランジスタのゲート電極は、シリコン酸化膜で
被覆されているために、ホットキャリアの信頼性が向上
する。メモリセル領域と周辺回路領域との間にダミーゲ
ートを設けることによって、メモリセル領域の全てのゲ
ート電極の側壁は、両側ともシリコン窒化膜となり、周
辺回路領域の全てのゲート電極の側壁は、両側ともシリ
コン酸化膜となる。また、ダミーゲート電極は素子分離
領域に形成されるために、余分な領域を必要としない。
【0029】さらに、メモリセル領域のトランジスタの
ゲート電極、ソース・ドレインとなる拡散層、および側
壁シリコン窒化膜を形成する工程と、周辺回路領域のト
ランジスタのゲート電極、ソース・ドレインとなる拡散
層、および側壁シリコン窒化膜を形成する工程とを分け
ることによって、メモリセル領域のトランジスタあるい
は周辺回路領域のトランジスタの側壁絶縁膜を除去する
工程を必要としない。また、ゲート電極のリソグラフィ
ーが、従来1回であったものが2回になるものの、メモ
リセル領域のソース・ドレインとなる拡散層のリソグラ
フィー工程が不要となるために、実質的にはリソグラフ
ィー工程の回数は増加しない。
【0030】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【0031】(実施形態1)図1は、本発明の実施形態
1に係る半導体装置を示す断面図である。
【0032】図において、本発明の実施形態1に係る半
導体装置においては、P型シリコン基板103の表面
は、シリコン酸化膜からなる素子分離絶縁体層104に
よってメモリセル領域101および周辺回路領域102
に形成される個々のトランジスタが形成されるP型シリ
コン基板103からなる素子領域に分離され、素子領域
の表面には、ゲート酸化膜105が形成されている。
【0033】メモリセル領域101には、多結晶シリコ
ンとその上にタングステンシリサイドが積層された導体
層からなるメモリセル部ゲート電極106aが形成さ
れ、ゲート電極106a上にゲート電極上シリコン窒化
膜107aが形成され、メモリセル部ゲート電極106
aとシリコン窒化膜107aの側面には、側壁シリコン
窒化膜110aが形成されている。
【0034】周辺回路領域102には、多結晶シリコン
とその上にタングステンシリサイドが積層された導体層
からなる周辺回路部ゲート電極106bが形成され、ゲ
ート電極106b上にシリコン窒化膜107aが形成さ
れ、周辺回路部ゲート電極106bとシリコン窒化膜1
07aの側面には、側壁シリコン酸化膜113aが形成
されている。
【0035】メモリセル領域101と周辺回路領域10
2の境界である素子分離絶縁体層104上には、多結晶
シリコンとその上にタングステンシリサイドが積層され
た導体層からなるダミーゲート電極106cが形成さ
れ、ゲート電極106c上にシリコン窒化膜107aが
形成され、ダミーゲート電極106cとシリコン窒化膜
107aのメモリセル領域101側の側面には、側壁シ
リコン窒化膜110aが形成され、ダミーゲート電極1
06cとシリコン窒化膜107aの周辺回路領域102
側の側面には、側壁シリコン酸化膜113aが形成され
ている。
【0036】メモリセル領域101の素子分離絶縁体層
104およびメモリセル部ゲート電極106aによって
画定されたP型シリコン基板103の表面にメモリセル
部n型拡散層109a、109bからなるメモリセルの
トランジスタのソース・ドレインが形成され、周辺回路
領域102の素子分離絶縁体層104および周辺回路部
ゲート電極106bによって画定されたP型シリコン基
板103の表面に低濃度n型拡散層112および高濃度
n拡散層114からなる周辺回路のトランジスタのソー
ス・ドレインが形成されている。
【0037】シリコン酸化膜からなる第1の層間絶縁膜
115上に形成されたタングステンシリサイド膜からな
るビット線119aとメモリセル部n型拡散層109a
とを接続する多結晶シリコンからなる第1のコンタクト
プラグ118aおよびビット線119bと周辺回路領域
の高濃度n型拡散層114とを接続する多結晶シリコン
からなる第1のコンタクトプラグ118bが形成されて
いる。
【0038】第1の層間絶縁膜115およびビット線1
19a,119bの表面上に、シリコン酸化膜からなる
第2の層間絶縁膜120が形成され、第2の層間絶縁膜
120上に形成された容量下部電極124とメモリセル
部n型拡散層109bとを接続する多結晶シリコンから
なる第2のコンタクトプラグ123とが形成されてい
る。
【0039】また、容量下部電極124の表面には容量
絶縁膜125が形成され、さらに容量絶縁膜125の表
面には容量上部電極126が形成されて、キャパシタを
構成している。
【0040】また、第2の層間絶縁膜120および容量
上部電極126の表面上には、シリコン酸化膜からなる
第3の層間絶縁膜127が形成され、第3の層間絶縁膜
127上に形成されたアルミニウム合金からなる金属配
線129と周辺回路領域129のトランジスタの高濃度
n型拡散層114とを接続するタングステンからなる第
3のコンタクトプラグ128が形成されている。
【0041】次に、本発明の実施形態1に係る半導体装
置の製造方法を、図2及び図3を用いて説明する。
【0042】図2(a)に示すように、P型シリコン基
板103に、深さ400nmの溝を形成し、溝にシリコ
ン酸化膜を埋め込むことによって素子分離絶縁体層10
4を形成する。素子分離絶縁体層104によって画定さ
れたP型シリコン基板103の表面に膜厚7nmのゲー
ト酸化膜105を形成する。さらに、基板全面に膜厚7
0nmのn型多結晶シリコンおよび膜厚110nmのタ
ングステンシリサイド膜を連続して堆積することによ
り、ゲート電極となるタングステンポリサイド膜106
を形成する。続いて、膜厚100nmのシリコン窒化膜
107を堆積した後、メモリセル領域101にゲート電
極を形成するための第1のレジストパターン108を形
成する。第1のレジスト108は、周辺回路領域102
を全て被覆している。
【0043】次に、図2(b)に示すように、第1のレ
ジストパターン108をマスクとして、シリコン窒化膜
107およびタングステンポリサイド膜106をエッチ
ングして、メモリセル部ゲート電極106aおよびゲー
ト電極上シリコン窒化膜107aを形成し、その後、シ
リコン窒化膜107aおよび素子分離絶縁体層104を
マスクとして、P型シリコン基板103の表面にリンを
10keV、1×1013cm-2イオン注入し、メモリセ
ル部n型拡散層109a及び109bを形成する。
【0044】次に図2(c)に示すように、第1のレジ
ストパターン108を除去した後、膜厚50nmの第2
のシリコン窒化膜110を全面に堆積する。
【0045】次に図2(d)に示すように、第2のシリ
コン窒化膜110をエッチバックして、メモリセル部ゲ
ート電極106aおよび周辺回路領域102を全面に渡
って被覆しているタングステンポリサイド膜106とシ
リコン窒化膜107aの側面に側壁シリコン窒化膜11
0aを形成する。
【0046】次に図2(e)に示すように、周辺回路領
域102にゲート電極を形成するための第2のレジスト
パターン111を形成する。第2のレジスト111は、
メモリセル領域101を全て被覆している。
【0047】次に図2(f)に示すように、第2のレジ
ストパターン111をマスクとして、シリコン窒化膜1
07およびタングステンポリサイド膜106をエッチン
グし、周辺回路部ゲート電極106bおよびゲート電極
上シリコン窒化膜107aを形成する。ここで、メモリ
セル領域101を被覆した第2のレジストパターン11
1によって、メモリセル領域101と周辺回路領域10
2の境界の素子分離絶縁体層104上にダミーゲート電
極106cを形成する。第2のレジストパターン111
を除去した後、シリコン窒化膜107a、素子分離絶縁
体層104およびメモリセル領域を被覆するレジストパ
ターン(図示せず)をマスクとして周辺回路領域102
のP型シリコン基板103の表面にリンを10keV、
2×1013cm-2イオン注入して低濃度n型拡散層11
2を形成する。
【0048】次に図3(g)に示すように、膜厚100
nmのシリコン酸化膜113を全面に堆積する。
【0049】次に、シリコン酸化膜113をエッチバッ
クし、図3(h)のように、周辺回路部ゲート電極10
6bおよび周辺回路部102のゲート電極上シリコン窒
化膜107aの側面に側壁シリコン酸化膜113aを形
成する。また、ダミーゲート電極106cとその上部に
ゲート電極上シリコン窒化膜107aの周辺回路領域1
02側の側面にも側壁シリコン酸化膜113aを形成す
る。また、メモリセル部ゲート電極106aおよびその
側面に堆積された側壁シリコン窒化膜110aによる狭
い隙間は、シリコン酸化膜113によって埋め込まれ
る。さらに、ゲート電極上シリコン窒化膜107a、素
子分離絶縁体層104、及び側壁シリコン酸化膜113
aをマスクとして、P型シリコン基板103の表面に砒
素を30keV、5×1015cm-2イオン注入し、高濃
度n型拡散層114を形成する。
【0050】次に図3(i)に示すように、膜厚500
nmのシリコン酸化膜あるいはBPSG膜を表面に堆積
した後、化学的機械的研磨(CMP)により、シリコン
酸化膜あるいはBPSG膜の表面を平坦化して第1の層
間絶縁膜115を形成する。さらに、第3のレジストパ
ターン116を形成し、第3のレジストパターン116
をマスクとして第1の層間絶縁膜115をエッチング
し、メモリセル部n型拡散層109aおよび高濃度n型
拡散層114に達する第1のコンタクト孔117a,1
17bを開口する。エッチングの際に、シリコン窒化膜
に対するシリコン酸化膜のエッチング速度の大きな条件
を用いることにより、メモリセル部ゲート電極106a
の上面および側面に形成されたゲート電極上シリコン窒
化膜107aおよび側壁シリコン窒化膜110aがエッ
チングストッパーとなり、第1のコンタクト孔117a
は、メモリセル部ゲート電極へ開口することはない。
【0051】次に図3(j)に示すように、第3のレジ
ストパターン116を除去した後、第1のコンタクト孔
117a、117bにn型多結晶シリコンを埋め込むこ
とにより第1のコンタクトプラグ118a,118bを
形成した後、第1のコンタクトプラグ118a,118
bの表面を被覆するようにビット線119a、119b
を形成し、膜厚500nmのシリコン酸化膜あるいはB
PSG膜を表面に堆積した後、CMPにより前記シリコ
ン酸化膜あるいはBPSG膜の表面を平坦化して第2の
層間絶縁膜120を形成する。さらに、第4のレジスト
パターン121を形成し、第4のレジストパターン12
1をマスクとして第1の層間絶縁膜115および第2の
層間絶縁膜120をエッチングし、メモリセル部n型拡
散層109bに達する第2のコンタクト孔122を、第
1のコンタクト孔117aと同様に開口する。
【0052】次に図3(k)に示すように、第4のレジ
ストパターン121を除去した後、第2のコンタクト孔
122にn型多結晶シリコンを埋め込むことにより、第
2のコンタクトプラグ123を形成し、その後、第2の
コンタクトプラグ123の表面を被覆するようにn型多
結晶シリコンからなる容量下部電極124を形成し、容
量下部電極124の表面にシリコン酸化膜厚換算5nm
の容量絶縁膜125を形成し、さらに容量絶縁膜125
上に容量下部電極124を覆うようにn型多結晶シリコ
ンからなる容量上部電極126を形成し、キャパシタを
形成する。
【0053】最後に、膜厚500nmのシリコン酸化膜
あるいはBPSG膜からなる第3の層間絶縁膜127を
堆積した後、第1の層間絶縁膜115、第2の層間絶縁
膜120、および第3の層間絶縁膜127をエッチング
し、高濃度n型拡散層109bに達する第3のコンタク
ト孔を開口した後、コンタクトバリア膜としてチタン膜
および窒化チタン膜を少なくともコンタクト孔の溝に形
成し(図示せず)、前記第3のコンタクト孔にタングス
テンを埋め込むことによって第3のコンタクトプラグ1
28を形成し、第3コンタクトプラグ128を被覆する
ようなアルミニウム合金からなる金属配線129を形成
することにより、図1に示したDRAMを完成させる。
【0054】(実施形態2)図4は、本発明の実施形態
2に係る半導体装置を示す断面図である。
【0055】本発明の実施形態2に係る半導体装置は図
4に示すように、P型シリコン基板103の表面をシリ
コン酸化膜からなる素子分離絶縁体層104によってメ
モリセル領域101および周辺回路領域102に形成さ
れる個々のトランジスタが形成されるP型シリコン基板
103からなる素子領域に分離し、素子領域の表面には
ゲート酸化膜105が形成されている。
【0056】メモリセル領域101には、多結晶シリコ
ンとその上にタングステンシリサイドが積層された導体
層からなるメモリセル部ゲート電極106aとシリコン
窒化膜107aが形成され、メモリセル部ゲート電極1
06aとその上部に形成されたゲート電極上シリコン窒
化膜107aの側面には、側壁シリコン窒化膜110a
が形成されている。
【0057】周辺回路領域102には、多結晶シリコン
とその上にタングステンシリサイドが積層された導体層
からなる周辺回路部ゲート電極106bとその上部にゲ
ート電極上シリコン窒化膜107aが形成され、周辺回
路部ゲート電極106bとその上部に形成されたゲート
電極上シリコン窒化膜107aの側面には側壁シリコン
酸化膜113aが形成されている。
【0058】メモリセル領域101と周辺回路領域10
2の境界である素子分離絶縁体層104上には、多結晶
シリコンとその上にタングステンシリサイドが積層され
た導体層からなるダミーゲート電極106cとその上部
ゲート電極上シリコン窒化膜107aが形成され、ダミ
ーゲート電極106cとその上部に形成されたゲート電
極上シリコン窒化膜107aのメモリセル領域101側
の側面に側壁シリコン窒化膜110aが形成され、ダミ
ーゲート電極106cとその上部に形成されたゲート電
極上シリコン窒化膜107aの周辺回路領域102側の
側面に側壁シリコン酸化膜113aが形成されている。
【0059】メモリセル領域101の素子分離絶縁体層
104およびメモリセル部ゲート電極106aによって
画定されたP型シリコン基板103の表面にメモリセル
部n型拡散層109a、109bからなるメモリセルの
トランジスタのソース・ドレインが形成され、周辺回路
領域102の素子分離絶縁体層104および周辺回路部
ゲート電極106bによって画定されたP型シリコン基
板103の表面に低濃度n型拡散層112および高濃度
n拡散層114からなる周辺回路のトランジスタのソー
ス・ドレインが形成されている。
【0060】メモリセル部n型拡散層109a、109
bを被覆するように、n型多結晶シリコンからなる多結
晶シリコンパッド131a、131bが形成されてい
る。シリコン酸化膜からなる第1の層間絶縁膜115上
に形成されたタングステンシリサイド膜からなるビット
線119aとメモリセル部n型拡散層109a上の多結
晶シリコンパッド131aとを接続する多結晶シリコン
からなる第1のコンタクトプラグ118aおよびビット
線119bと周辺回路領域の高濃度n型拡散層114と
を接続する多結晶シリコンからなる第1のコンタクトプ
ラグ118bが形成されている。
【0061】第1の層間絶縁膜115およびビット線1
19a,119bの表面上に、シリコン酸化膜からなる
第2の層間絶縁膜120が形成され、第2の層間絶縁膜
上に形成された容量下部電極124とメモリセル部n型
拡散層109b上に形成された多結晶シリコンパッド1
31bとを接続する多結晶シリコンからなる第2のコン
タクトプラグ123が形成されている。
【0062】容量下部電極124の表面には容量絶縁膜
125が形成され、さらに容量絶縁膜125表面に容量
上部電極126が形成されてキャパシタを構成してい
る。第2の層間絶縁膜120および容量上部電極126
の表面上に、シリコン酸化膜からなる第3の層間絶縁膜
127が形成され、第3の層間絶縁膜127上に形成さ
れたアルミニウム合金からなる金属配線129と周辺回
路領域102のトランジスタの高濃度n型拡散層114
とを接続するタングステンからなる第3のコンタクトプ
ラグ128が形成されている。
【0063】次に、本発明の実施形態2に係る半導体装
置の製造方法を図2,図3,図4,図5,図6を用いて
説明する。
【0064】図2(a)から図2(b)までの工程は、
実施形態1とほぼ同様であるため、説明を省略する。異
なる点は、第2のシリコン窒化膜をエッチバックした際
に、ゲート酸化膜105も除去する点にある。
【0065】次に図5(a)に示すように、膜厚200
nmの多結晶シリコン膜131を全面に堆積した後、所
望の領域に第2のレジストパターン111を形成する。
【0066】次に、図5(b)に示すように、第2のレ
ジストパターン111をマスクとして、多結晶シリコン
膜131をエッチングすることにより、多結晶シリコン
パッド131a、131bを形成し、その後、第2のレ
ジストパターン111を除去する。
【0067】次に、図3(c)に示すように、膜厚50
nmの第2のシリコン窒化膜110を全面に堆積する。
【0068】次に、図6(e)に示すように、周辺回路
領域102にゲート電極を形成するための第3のレジス
トパターン116を形成する。第3のレジスト116
は、メモリセル領域101を全て被覆している。
【0069】次に、図2(f)に示すように、第3のレ
ジストパターン116をマスクとして、シリコン窒化膜
107およびタングステンポリサイド膜106をエッチ
ングし、周辺回路部ゲート電極106bおよびゲート電
極上シリコン窒化膜107aを形成する。ここで、メモ
リセル領域101を被覆した第3のレジストパターン1
16によってメモリセル領域101と周辺回路領域10
2の境界の素子分離絶縁体層104上にダミーゲート電
極106cが形成される。第3のレジストパターン11
6を除去した後、周辺回路領域102のP型シリコン基
板103の表面にリンを10keV、2×1013cm-2
イオン注入して低濃度n型拡散層112を形成する。
【0070】次に、図3(g)に示すように、膜厚10
0nmのシリコン酸化膜113を全面に堆積する。
【0071】次に、シリコン酸化膜113をエッチバッ
クし、さらに図3(h)のように、周辺回路部ゲート電
極106bおよび周辺回路部102のゲート電極上シリ
コン窒化膜107aの側面に側壁シリコン酸化膜113
aを形成する。また、ダミーゲート電極106cとその
上部にゲート電極上シリコン窒化膜107aの周辺回路
領域102側の側面にも側壁シリコン酸化膜113aを
形成する。また、メモリセル部ゲート電極106aおよ
びその側面に堆積された側壁シリコン窒化膜110aに
よる狭い隙間は、シリコン酸化膜113によって埋め込
まれる。
【0072】さらに、P型シリコン基板103の表面に
砒素をゲート電極上シリコン窒化膜107a、素子分離
絶縁体層104、および側壁シリコン酸化膜113aを
マスクとしてP型シリコン基板103の表面に砒素を3
0keV、5×1015cm-2イオン注入し、高濃度n型
拡散層114を形成する。次に、膜厚500nmのシリ
コン酸化膜あるいはBPSG膜を表面に堆積した後、化
学的機械的研磨(CMP)によりシリコン酸化膜あるい
はBPSG膜の表面を平坦化して第1の層間絶縁膜11
5を形成する。さらに、第4のレジストパターン121
を形成し、第4のレジストパターン121をマスクとし
て第1の層間絶縁膜115をエッチングし、メモリセル
部n型拡散層109aおよび高濃度n型拡散層114に
達する第1のコンタクト孔117a,117bを開口す
る。エッチングの際に、シリコン窒化膜に対するシリコ
ン酸化膜のエッチング速度の大きな条件を用いること
で、仮に、第1のコンタクト孔117aが多結晶シリコ
ンパッド131aからはみ出た場合でも、メモリセル部
ゲート電極106aの上面および側面に形成されたゲー
ト電極上シリコン窒化膜107aおよび側壁シリコン窒
化膜110aがエッチングストッパーとなり、第1のコ
ンタクト孔117aは、メモリセル部ゲート電極へ開口
することはない。
【0073】次に図6(h)に示すように、第4のレジ
ストパターン121を除去した後、第1のコンタクト孔
117a、117bにn型多結晶シリコンを埋め込むこ
とで第1のコンタクトプラグ118a,118bを形成
し、その後、第1のコンタクトプラグ118a,118
bの表面を被覆するようにビット線119a、119b
を形成し、膜厚500nmのシリコン酸化膜あるいはB
PSG膜を表面に堆積した後、CMPにより前記シリコ
ン酸化膜あるいはBPSG膜の表面を平坦化して第2の
層間絶縁膜120を形成する。さらに、第5のレジスト
パターン132を形成し、第5のレジストパターン13
2をマスクとして第1の層間絶縁膜115および第2の
層間絶縁膜120をエッチングし、メモリセル部n型拡
散層109b上の多結晶シリコンパッド131bに達す
る第2のコンタクト孔122を、第1のコンタクト孔1
17aと同様に開口する。
【0074】次に図6(i)に示すように、第4のレジ
ストパターン121を除去した後、第2のコンタクト孔
122にn型多結晶シリコンを埋め込むことにより、第
2のコンタクトプラグ123を形成し、その後、第2の
コンタクトプラグ123の表面を被覆するようにn型多
結晶シリコンからなる容量下部電極124を形成し、容
量下部電極124の表面にシリコン酸化膜厚換算5nm
の容量絶縁膜125を形成し、さらに容量絶縁膜125
上に容量下部電極124を覆うようにn型多結晶シリコ
ンからなる容量上部電極126を形成し、キャパシタを
形成する。
【0075】最後に、膜厚500nmのシリコン酸化膜
あるいはBPSG膜からなる第3の層間絶縁膜127を
堆積した後、第1の層間絶縁膜115、第2の層間絶縁
膜120、および第3の層間絶縁膜127をエッチング
し、高濃度n型拡散層109bに達する第3のコンタク
ト孔を開口し、その後、コンタクトバリア膜としてチタ
ン膜および窒化チタン膜を少なくともコンタクト孔の溝
に形成し(図示せず)、第3コンタクト孔にタングステ
ンを埋め込むことによって第3のコンタクトプラグ12
8を形成し、第3コンタクトプラグ128を被覆するよ
うなアルミニウム合金からなる金属配線129を形成
し、図4に示すDRAMを完成させる。
【0076】
【発明の効果】以上説明したように本発明の半導体装置
によれば、メモリセル領域のコンタクトが自己整合的に
形成でき、しかも、より高集積化を実現することができ
る。
【0077】また、周辺回路のトランジスタの側壁がシ
リコン酸化膜で形成できるために、ホットキャリアの信
頼性を向上することができる。
【0078】また、本発明の半導体装置の製造方法によ
れば、側壁材料の異なるトランジスタを形成する際に、
一旦形成した側壁を除去することなく、堆積とエッチバ
ックを2回に分けて行うことができ、信頼性を向上でき
る。また、ゲート電極の形成を2回に分けたにもかかわ
らず、総リソグラフィー工程数を増加する必要がないた
めに、製造コストを増加させることなく歩留まりを向上
することができる。
【図面の簡単な説明】
【図1】本発明の実施形態1に係る半導体装置を示す断
面図である。
【図2】本発明の実施形態1に係る半導体装置の製造方
法を工程順に示す断面図である。
【図3】本発明の実施形態1に係る半導体装置の製造方
法を工程順に示す断面図である。
【図4】本発明の実施形態2に係る半導体装置を示す断
面図である。
【図5】本発明の実施形態2に係る半導体装置の製造方
法を工程順に示す断面図である。
【図6】本発明の実施形態2に係る半導体装置の製造方
法を工程順に示す断面図である。
【図7】従来例による半導体装置の製造方法を示す図で
ある。
【図8】従来例による半導体装置の製造方法を示す図で
ある。
【符号の説明】
101,201 メモリセル領域 102,202 周辺回路領域 103,203 P型シリコン基板 104,204 素子分離絶縁体層 105,205 ゲート酸化膜 106 タングステンポリサイド膜 206 チタンポリサイド膜 106a、206a メモリセル部ゲート電極 106b、206b 周辺回路部ゲート電極 106c ダミーゲート電極 107、207 第1のシリコン窒化膜 107a、207a ゲート電極上シリコン窒化膜 108、208 第1のレジストパターン 109a、109b、209 メモリセル部n型拡散層 110、210 第2のシリコン窒化膜 110a、210a 側壁シリコン窒化膜 111、211 第2のレジストパターン 112、212 低濃度n型拡散層 113、213 シリコン酸化膜 114、214 高濃度n型拡散層 115、215 第1の層間絶縁膜 116、216 第3のレジストパターン 117a、117b、217a、217b 第1のコン
タクト孔 118a、118b、218a、218b 第1のコン
タクトプラグ 119a、119b、219a、219b ビット線 120、220 第2の層間絶縁膜 121、221 第4のレジストパターン 122、222 第2のコンタクト孔 123、223 第2のコンタクトプラグ 124、224 容量下部電極 125、225 容量絶縁膜 126、226 容量上部電極 127、227 第3の層間絶縁膜 128、228 第3のコンタクトプラグ 129、229 金属配線 131、231 多結晶シリコン膜 131a、131b、231a、231b 多結晶シリ
コンパッド 132、232 第5のレジストパターン

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上に形成された第1の絶縁ゲ
    ート電界効果トランジスタと、該第1の絶縁ゲート電界
    効果トランジスタと用途の異なる回路に用いられる第2
    の絶縁ゲート電界効果トランジスタと有する半導体装置
    であって、 前記第1の絶縁ゲート電界効果トランジスタのゲート電
    極の側面に形成されるスペーサは、シリコン窒化膜から
    なり、 前記第2の絶縁ゲート電界効果トランジスタのゲート電
    極の側面に形成されるスペーサは、シリコン酸化膜から
    なるものであることを特徴とする半導体装置。
  2. 【請求項2】 前記第1の絶縁ゲート電界効果トランジ
    スタに印加される電圧は、前記第2の絶縁ゲート電界効
    果トランジスタに印加される電圧よりも小さいものであ
    ることを特徴とする請求項1に記載の半導体装置。
  3. 【請求項3】 前記第1の絶縁ゲート電界効果トランジ
    スタは、DRAMのメモリセルのトランジスタとして用
    いられ、 前記第2の絶縁ゲート電界効果トランジスタは、DRA
    Mのメモリセル以外の周辺回路のトランジスタとして用
    いられるものであることを特徴とする請求項1に記載の
    半導体装置。
  4. 【請求項4】 前記第1の絶縁ゲート電界効果トランジ
    スタを形成する領域と前記第2の絶縁ゲート電界効果ト
    ランジスタを形成する領域の境界である素子分離領域
    に、前記第1および第2のゲート電極として用いられた
    層からなるダミー電極が形成され、 該ダミー電極の一方の側面に形成されるスペーサは、シ
    リコン窒化膜からなり、他方の側面に形成されるスペー
    サは、シリコン酸化膜からなるものであることを特徴と
    する請求項1に記載の半導体装置。
  5. 【請求項5】 半導体基板表面の素子分離絶縁層領域に
    よって区画された能動素子領域の表面にゲート酸化膜が
    形成された基板上に絶縁ゲート電界効果トランジスタの
    ゲート電極となる第1の導体膜を堆積する工程と、 第1の絶縁ゲート電界効果トランジスタの第1のゲート
    電極を形成し、該第1の絶縁ゲート電界効果トランジス
    タと用途の異なる回路に用いられる第2の絶縁ゲート電
    界効果トランジスタが形成される領域の前記第1の導体
    膜をそのまま残しておく工程と、 前記第1のゲート電極の側面にシリコン窒化膜からなる
    スペーサを形成する工程と、 前記第2の絶縁ゲート電界効果トランジスタの第2のゲ
    ート電極を形成する工程と、 該第1のゲート電極の側面にシリコン酸化膜からなるス
    ペーサを形成する工程を含むものであることを特徴とす
    る半導体装置の製造方法。
  6. 【請求項6】 前記第1の絶縁ゲート電界効果トランジ
    スタは、DRAMのメモリセルのトランジスタとして用
    いられ、 前記第2の絶縁ゲート電界効果トランジスタは、DRA
    Mのメモリセル以外の周辺回路のトランジスタとして用
    いられるものであることを特徴とする請求項5に記載の
    半導体装置の製造方法。
  7. 【請求項7】 前記ダミー電極の一方の側面に形成され
    るスペーサは、前記第1のゲート電極の側面にシリコン
    窒化膜からなるスペーサと同時に形成されるものであ
    り、 前記ダミー電極の他方の側面に形成されるスペーサは、
    前記第1のゲート電極の側面にシリコン酸化膜からなる
    スペーサと同時に形成されるものであることを特徴とす
    る請求項5に記載の半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7049185B2 (en) 1999-12-13 2006-05-23 Nec Electronics Corporation Semiconductor device having dummy gates and its manufacturing method
US9214349B2 (en) 2012-10-12 2015-12-15 Samsung Electronics Co., Ltd. Method for manufacturing semiconductor device
US9349731B2 (en) 2012-10-09 2016-05-24 Samsung Electronics Co., Ltd. Method for manufacturing a semiconductor device
CN116761427A (zh) * 2018-09-11 2023-09-15 长鑫存储技术有限公司 半导体器件及其制备方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7049185B2 (en) 1999-12-13 2006-05-23 Nec Electronics Corporation Semiconductor device having dummy gates and its manufacturing method
US9349731B2 (en) 2012-10-09 2016-05-24 Samsung Electronics Co., Ltd. Method for manufacturing a semiconductor device
US9831244B2 (en) 2012-10-09 2017-11-28 Samsung Electronics Co., Ltd. Method for manufacturing a semiconductor device
US9214349B2 (en) 2012-10-12 2015-12-15 Samsung Electronics Co., Ltd. Method for manufacturing semiconductor device
CN116761427A (zh) * 2018-09-11 2023-09-15 长鑫存储技术有限公司 半导体器件及其制备方法

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