KR100348185B1 - 반도체장치및그제조방법 - Google Patents

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Abstract

기억 노드 용량을 증가시켜 소프트 에러(soft error) 내성을 향상시킬 수 있는 반도체 장치 및 그 제조 방법을 제공한다.
기억 노드(node)부(11c, 11d)를 포함하는 제1 배선층 상에 유전체막(12)을 통해 GND 배선(14b)을 형성한다. 그것에 의해, 기억 노드부(11c, 11d)와, 유전체막(12)과, GND 배선(14b)에 의해 기억 노드부의 용량 소자를 구성한다. 또한, 제1 배선층을 메모리셀의 중심에 대해 점대칭으로 배치함과 동시에, 메모리셀을 워드선(5a, 5d)이 연장되는 방향으로 동일한 레이아웃(layout)으로 인접하게 복수개 배치한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING MEMORY CELLS AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 특정적으로는 메모리셀을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래, 휘발성 반도체 장치의 한 종류로서, SRAM(Static Random Access Memory)이 공지되어 있다. SRAM에서는 매트릭스(행렬) 형태로 배치된 상보형 데이타선(비트선)과 워드선의 교차부에 메모리셀을 배치한다. 도 59는 종래의 SRAM의 메모리셀부를 도시한 등가 회로도이고, 도 60은 종래의 SRAM의 메모리셀부를 도시한 평면 레이아웃도이다. 도 59 및 도 60을 참조하면, 종래의 SRAM의 메모리셀은 2개의 억세스 트랜지스터(A1 및 A2)와, 2개의 드라이버 트랜지스터(D 1 및 D2)와, 2개의 고저항 부하소자(R1 및 R2)로 구성된다.
또한, 2개의 고저항 부하 소자(R1 및 R2)와, 2개의 드라이버 트랜지스터(D1 및 D2)에 의해 플립플롭 회로가 구성되어 있다. 이 플립플롭 회로에 의해, 크로스커플링(cross coupling)시킨 2개의 기억 노드(N1 및 N2)를 구성한다. 기억 노드(N1 및 N2)는 High(N1), Low(N2), 또는 Low(N1), High(N2)의 쌍안정 상태를 갖는다. 이 쌍안정 상태는 소정의 전원전압이 제공되어 있는 한 계속 유지된다.
억세스 트랜지스터(A1 및 A2)의 한쪽의 소스/드레인 영역은 플립플롭 회로의 입출력 단자인 기억 노드(N1 및 N2)에 접속된다. 또한, 억세스 트랜지스터(A1 및 A2)의 다른 쪽의 소스/드레인 영역은 비트선에 접속된다. 또한, 억세스 트랜지스터(A1 및 A2)의 게이트 전극은 워드선에 접속된다. 이 워드선에 의해 억세스 트랜지스터(A1 및 A2)의 ON/OFF가 제어된다.
또한, 드라이버 트랜지스터(D1 및 D2)의 드레인 영역은 억세스 트랜지스터(A1 및 A2)의 한쪽의 소스/드레인 영역에 각각 접속되어 있다. 드라이버 트랜지스터(D1 및 D2)의 소스 영역은 GND선(VEE선)에 접속되어 있다. 드라이버 트랜지스터(D1)의 게이트 전극은 억세스 트랜지스터(A2)의 소스/드레인 영역에 접속되어 있고, 드라이버 트랜지스터(D2)의 게이트 전극은 억세스 트랜지스터(A1)의 소스/드레인 영역에 접속되어 있다. 고저항 부하 소자(R1 및 R2)는 각각 억세스 트랜지스터(A1 및 A2)의 소스/드레인 영역에 접속되어 있다. 고저항 부하 소자(R1 및 R2)의 다른 쪽은 전원선(VCC선)에 접속되어 있다.
동작으로서는, 데이타를 기입할 때는 워드선(WL)을 선택하여 억세스 트랜지스터(A1 및 A2)를 ON시킨다. 그리고, 소망하는 논리값에 따라 비트선쌍에 강제적으로 전압을 인가함으로써, 플립플롭 회로의 쌍안정 상태를 상술한 어느 상태로 설정한다.
데이타를 독출할 때는 억세스 트랜지스터(A1 및 A2)를 ON시킨다. 그리고, 기억 노드(N1 및 N2)의 전위를 비트선에 전달한다.
최근에는 SRAM에 있어서도 비용 절감을 위해 메모리셀의 점유 면적을 작게 하는 경향에 있다. 그러나, 이와 같이 메모리셀의 점유 면적을 작게 함에 따라, 소프트 에러 내성의 열화가 표면화되어 갔다. 소프트 에러란 이하와 같은 현상을 말한다. 패키지 재료 등의 외부로부터 α선이 입사하여 발생한 전자·정공쌍 중, 전자가 메모리셀의 기억 노드에 끌어당겨진다. 이 때문에, 메모리셀의 기억 정보가 반전되어 랜덤한 에러가 생긴다. 이 에러를 소프트 에어라 한다. 메모리셀의 점유 면적이 작아짐에 따라, 메모리셀의 기억 노드부의 축적 용량 C가 작아진다. 이 때문에, 기억 노드부의 축적 전하(Q=CxV)도 작아진다. 이와 같이 기억 노드부의 축적 전하가 작아지면, 소프트 에러가 발생하기 쉬워진다는 문제점이 생긴다.
도 61은 도 60에 도시한 종래의 메모리셀부의 1층째의 다결정 실리콘과 활성 영역을 도시한 평면 레이아웃도이다. 도 62는 2층째의 다결정 실리콘을 도시한 평면 레이아웃도이다. 도 61 및 도 62를 참조하면, 이 종래예에서는 워드선(105a 및 105d)이 연장되는 방향으로 선대칭으로 2개의 메모리셀이 배치된 경우를 도시하고 있다. 이 경우, 2층째의 다결정 실리콘층(111a∼f)의 레이아웃에서는 인접하는 메모리셀의 2개의 고저항부(111a)의 한쪽단은 함께 VCC배선(111f)에 접속되어 있다. 이 때문에, 2개의 고저항부(111a)와 VCC배선(111f)에 의해 둘러싸인 영역의 한단은 개방단으로는 되지 않고 막다른 길 형상이 된다. 이와 같은 막다른 길 형상의 패턴인 경우, 그 막다른 길 부분의 근방에 있어서 포토 레지스트를 정확하게 패터닝하는 것이 곤란하다는 문제점이 종래 공지되어 있다.
구체적으로는 한쪽이 패쇄된 패턴과 같이 급격한 패턴의 변화를 수반하는 패턴에서는 이 급격한 변화를 결상(結像)광학계가 전달할 수 없고, 그 때문에 해상력이 저하된다. 따라서, 한쪽이 폐쇄된 것과 같은 급격한 패턴의 변화를 수반하는 패턴에서는 패터닝시에 도 62에 도시한 바와 같이 급격한 패턴 변화를 수반하는 부분에서 고저항부(111a)의 폭이 커진다는 폐단이 생긴다. 즉, 도 62에 도시한 바와 같이, 고저항부(111a)의 폭 WHR이 막다른 길 부분(근원부)에서 커진다는 폐단이 생기고, 그 결과 고저항부(111a)의 저항값이 저하한다는 문제점이 발생한다.
이와 같은 문제점을 해결하기 위해서는 고저항부(111a)의 길이 LHR를 길게 할필요가 있다. 이와 같이 고저항부(111a)의 길이 LHR를 길게 하면, 동일 메모리셀 사이즈의 경우, 기억 노드부(111c)의 길이 LNODE가 짧아진다. 이 결과, 기억 노드부(111c)의 평면적이 작아지고, 그 결과 기억 노드부(111c)의 용량이 저하해 버린다는 문제점이 있다. 이와 같이 기억 노드부(111c)의 용량이 저하하면, 상기와 같이 소프트 에러가 발생하기 쉬워진다는 문제점이 새롭게 생긴다.
또한, 도 62에 도시한 종래의 레이아웃에서는 인접하는 메모리셀의 기억 노드부(111c) 사이의 거리 D1를 확보하기 위해, 메모리셀의 경계에 대해 최소 가공 치수의 1/2을 최저한 확보하지 않으면 안된다. 이 경우, 기억 노드부(111c)의 폭 WNODE을 넓히는 데에 제약을 받는다. 이것에 의해서도, 기억 노드부(111c)의 용량을 증가시키는 것은 곤란했다.
상기와 같이, 도 60 ∼ 도 62에 도시한 종래의 SRAM의 메모리셀의 평면 레이아웃에서는 넓은 기억 노드부(111a)의 면적을 확보하는 것이 곤란하고, 그 결과 기억 노드부(111c)의 용량을 증가시키는 것이 곤란했다. 그 때문에, 메모리셀을 축소화시킨 경우, 소프트 에러 내성을 향상시키는 것이 곤란했다.
또한, 도 61에 도시한 바와 같이, 2개의 인접하는 메모리셀을 선대칭으로 배치한 경우, 인접하는 메모리셀의 2개의 드라이버 트랜지스터의 게이트 전극(105c) 사이의 간격 D3을 확보할 필요가 있다. 그 때문에, 인접하는 메모리 사이의 간격을 좁게 하는 것이 곤란하다는 문제점도 있었다.
또한, 도 60 및 도 61에 도시한 종래의 평면 레이아웃에서는 GND 영역(108d)과 워드선(105d)이 평면적으로 겹쳐지도록 배치되어 있다. 이 때문에, 워드선(105d)과 GND 영역(108d) 사이의 기생용량이 커지고, 그 결과 워드선(105d)의 RC 지연이 커진다는 문제점이 있었다.
본 발명은 상기와 같은 문제를 해결하기 위해 이루어진 것으로, 본 발명의 한 목적은 메모리셀이 작아진 경우에도 소프트 에러 내성을 향상시킬 수 있는 반도체 장치를 제공하기 위한 것이다.
본 발명의 다른 한 목적은 기억 노드부의 축적 용량을 현저하게 증가시킬 수 있는 반도체 장치를 제공하기 위한 것이다.
본 발명의 또 다른 한 목적은 소프트 에러 내성을 향상시킴과 동시에 워드선의 RC 지연을 저감시킬 수 있는 반도체 장치를 제공하기 위한 것이다.
본 발명의 또 다른 한 목적은 메모리셀이 축소화된 경우에도 소프트 에러가 생기기 어려운 반도체 장치를 용이하게 제조할 수 있는 반도체 장치의 제조방법을 제공하기 위한 것이다.
제1의 발명에 관한 반도체 장치는 메모리셀을 포함하는 반도체 장치로서, 제1 배선층과 GND 배선층을 구비하고 있다. 제1 배선층은 반도체 기판 상에 형성되어 있고, 고저항 배선부와 기억 노드부를 포함하고 있다. GND 배선층은 제1 배선층 상에 유전체막을 개재하여 형성되어 있다. 제1 배선층의 기억 노드부와 GND 배선층과 유전체막에 의해 기억 노드부의 용량소자가 구성되어 있다. 제1 배선층은 메모리셀의 중심에 대해 점대칭으로 배치되어 있다. 메모리셀은 워드선이 연장되는 방향으로 동일한 레이아웃으로 인접하게 복수개 배치되어 있다.
제1의 발명에 관한 반도체 장치에서는 제1 배선층의 기억 노드부와 GND 배선층과 그들의 사이에 개재된 유전체막에 의해 기억 노드부의 용량 소자가 구성되어 있으므로, 메모리셀이 축소화된 경우에도 기억 노드부의 용량이 현저하게 증가된다. 이로 인해, 메모리셀이 축소화된 경우에도 소프트 에러 내성을 현저하게 향상시킬 수 있다. 또한, 고저항 배선부와 기억 노드부를 포함하는 제1 배선층을 메모리셀의 중심에 대해 점대칭으로 배치함으로써, 메모리셀을 구성하는 좌우 인버터의 밸런스가 좋아진다. 그 결과, 데이타의 기억 보존을 안정화할 수 있다. 또한, 메모리셀을 워드선이 연장되는 방향으로 동일 레이아웃으로 인접하게 복수개 배치함으로써, 패턴에 막다른 길 형상의 부분이 형성되지 않고 연속한 개방 패턴이 된다. 이로 인해, 막다른 길 형상의 패턴의 경우에 포토 레지스트가 패터닝하기 힘들다는 폐단을 방지할 수 있고, 그 결과 정확한 패터닝을 행할 수 있다. 그로 인해, 막다른 길 부분이 존재하는 패턴의 경우에 고저항부의 일부의 폭이 커지고, 고저항부의 저항값이 작아진다는 폐단을 방지할 수 있다. 막다른 길 부분이 존재하는 패턴의 경우에 고저항부의 저항값이 작아지는 것을 방지하기 위해, 고저항부의 길이를 길게 할 필요가 있었지만, 본 발명에서는 고저항부의 길이를 길게 할 필요가 없으므로, 고저항부에 접속되는 기억 노드부의 길이를 짧게 할 필요가 없다. 이 때문에, 본 발명에서는 기억 노드부의 용량 저하를 유효하게 방지할 수 있다.
제2 발명에 관한 반도체 장치는 제1 발명에 관한 반도체 장치에 있어서, GND 영역으로 되는 제1 및 제2 불순물 영역을 더 구비한다. 그 제1 및 제2 불순물 영역에는 GND 배선층이 접속된다. 또한, 제1 불순물 영역과 제2 불순물 영역은 하나의 메모리셀 내에서 서로 별개로 독립적으로 형성되어 있다. 하나의 메모리셀 내에 형성된 제1 및 제2 불순물 영역은 인접하는 메모리셀의 GND 영역과 별개로 형성되어 있다. 이와 같이 GND 영역을 구성하는 제1 및 제2 불순물 영역을 인접하는 메모리셀의 GND 영역과는 별개로 형성함으로써, 인접하는 메모리셀의 컬럼 전류(메모리셀을 흐르는 전류)가 제1 및 제2 불순물 영역으로 흘러들어가는 것이 방지된다. 이로 인해, GND 영역의 전위가 상승하는 것을 억제할 수 있고, 그 결과 GND 영역의 전위를 안정화시킬 수 있다.
제3 발명에 관한 반도체 장치는 제1 발명에 관한 반도체 장치에 있어서, GND 배선층이 접속되어 GND 영역으로 되는 제1 및 제2 불순물 영역을 더 구비하도록 구성한다. 그리고, 그 제1 및 제2 불순물 영역과, 워드선이 평면적으로 서로 겹치지 않도록 형성한다. 이와 같이 구성함으로써, 워드선이 제1 및 제2 불순물 영역과 평면적으로 겹치는 경우에 비해, 워드선과 제1 및 제2 불순물 영역과의 사이의 기생용량을 저감시킬 수 있다. 이로 인해, 워드선의 RC 지연을 저감할 수 있다.
제4 발명은 메모리셀을 포함하는 반도체 장치의 제조방법으로서, 이하의 공정을 구비한다. 반도체 기판 상에 고저항 배선부와 기억 노드부를 포함하는 제1 배선층을 메모리셀의 중심에 대해 점대칭이 되도록 형성한다. 제1 배선층 상에 유전체막을 개재하여 GND 배선층을 형성한다. 또한, 메모리셀을 워드선이 연장되는 방향으로 동일 레이아웃으로 인접하게 복수개 형성한다. 청구항 4에 기재된 제조 방법에서는 이와 같이 기억 노드부를 포함하는 제1 배선층 상에 유전체막을 개재하여 GND 배선층을 형성함으로써, 그 기억 노드부와 GND 배선층과 유전체막에 의해기억 노드부의 용량 소자가 구성된다. 이로 인해, 기억 노드부의 용량을 현저하게 증가시킬 수 있다. 또한, 제1 배선층을 메모리셀의 중심에 대해 점대칭이 되도록 형성함으로써 메모리셀을 구성하는 좌우 인버터의 밸런스가 좋아지고, 이 결과 기억 보존 특성을 안정화시킬 수 있다. 또한, 메모리셀을 워드선이 연장되는 방향으로 동일 레이아웃으로 인접하게 복수개 형성함으로써, 형성되는 패턴이 연속한 개방 패턴이 된다. 이로 인해, 패턴이 막다른 길 형상이 되는 경우에 비해 포토 레지스트의 패터닝이 용이해지고, 그 결과 고저항부의 패터닝 시에 고저항부의 폭이 커진다는 폐단을 방지할 수 있다.
도 1은 본 발명의 실시형태 1에 따른 SRAM의 메모리셀부의 평면 레이아웃도.
도 2는 도 1에 도시한 메모리셀부의 100-100선을 따른 단면도.
도 3은 도 1및 도 2에 도시한 실시형태 1에 따른 메모리셀부를 16개 배열한 경우의 평면 레이아웃도.
도 4는 도 1및 도 2에 도시한 실시형태 1에 따른 메모리셀부를 16개 배열한 경우의 평면 레이아웃도.
도 5는 도 1및 도 2에 도시한 메모리셀부를 동일 레이아웃으로 2개 배열한 경우의 제1층째의 다결정 실리콘막과 활성 영역을 도시한 평면 레이아웃도.
도 6은 도 1및 도 2에 도시한 메모리셀부를 동일 레이웃으로 2개 배열한 경우의 제2층째의 다결정 실리콘막을 도시한 평면 레이아웃도.
도 7은 본 발명의 실시형태 1에 따른 SRAM의 메모리셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도.
도 8은 도 7에 도시한 메모리셀부의 100-100 선을 따른 단면도.
도 9는 본 발명의 실시형태 1에 따른 SRAM의 메모리셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도.
도 10은 도 9에 도시한 메모리셀부의 100-100선을 따른 단면도.
도 11은 본 발명의 실시형태 1에 따른 SRAM의 메모리셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도.
도 12는 도 11에 도시한 메모리셀부의 100-100선을 따른 단면도.
도 13은 본 발명의 실시형태 1에 따른 SRAM의 메모리셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도.
도 14는 도 13에 도시한 메모리셀부의 100-100선을 따른 단면도.
도 15는 본 발명의 실시형태 1에 따른 SRAM의 메모리셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도.
도 16은 도 15에 도시한 메모리셀부의 100-100선을 따른 단면도.
도 17은 본 발명의 실시형태 2에 따른 SRAM의 메모리셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도.
도 18은 도 17에 도시한 메모리셀부의 100-100선을 따른 단면도.
도 19는 도 17에 도시한 메모리셀부의 100-100선을 따른 단면도.
도 20은 본 발명의 실시형태 2에 따른 SRAM의 메모리셀부를 도시한 평면 레이아웃도.
도 21은 도 20에 도시한 메모리셀부의 100-100선을 따른 단면도.
도 22는 본 발명의 실시형태 3에 따른 SRAM의 메모리셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도.
도 23은 도 22에 도시한 메모리셀부의 100-100선을 따른 단면도.
도 24는 본 발명의 실시형태 3에 따른 SRAM의 메모리셀부를 도시한 평면 레이아웃도.
도 25는 도 24에 도시한 메모리셀부의 100-100선을 따른 단면도.
도 26은 본 발명의 실시형태 4에 따른 SRAM의 메모리셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도.
도 27은 도 26에 도시한 메모리셀부의 100-100선을 따른 단면도.
도 28은 본 발명의 실시형태 4에 따른 SRAM의 메모리셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도.
도 29는 도 28에 도시한 메모리셀부의 100-100선을 따른 단면도.
도 30은 본 발명의 실시형태 4에 따른 SRAM의 메모리셀부를 도시한 평면 레이아웃도.
도 31은 도 30에 도시한 메모리셀부의 100-100선을 따른 단면도.
도 32는 본 발명의 실시형태 5에 따른 SRAM의 메모리셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도.
도 33은 도 32에 도시한 메모리셀부의 100-100선을 따른 단면도.
도 34는 본 발명의 실시형태 5에 따른 SRAM의 메모리셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도.
도 35는 도 34에 도시한 메모리셀부의 100-100선을 따른 단면도.
도 36은 본 발명의 실시형태 4에 따른 SRAM의 메모리셀부의 평면 레이아웃도.
도 37은 도 36에 도시한 메모리셀부의 100-100선을 따른 단면도.
도 38은 본 발명의 실시형태 6에 따른 SRAM의 메모리셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도.
도 39는 도 38에 도시한 메모리셀부의 100-100선을 따른 단면도.
도 40은 도 38에 도시한 메모리셀부의 100-100선을 따른 단면도.
도 41은 본 발명의 실시형태 6에 따른 SRAM의 메모리셀부를 도시한 평면 레이아웃도.
도 42는 도 41에 도시한 메모리셀부의 100-100선을 따른 단면도.
도 43은 본 발명의 실시형태 7에 따른 SRAM의 메모리셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도.
도 44는 도 43에 도시한 메모리셀부의 100-100선을 따른 단면도.
도 45는 본 발명의 실시형태 7에 따른 SRAM의 메모리셀부를 도시한 평면 레이아웃도.
도 46은 도 45에 도시한 실시형태 7에 따른 메모리셀부의 100-100선을 따른 단면도.
도 47은 본 발명의 실시형태 8에 따른 SRAM의 메모리셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도.
도 48은 도 47에 도시한 메모리셀부의 100-100선을 따른 단면도.
도 49는 본 발명의 실시형태 8에 따른 SRAM의 메모리셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도.
도 50은 도 49에 도시한 메모리셀부의 100-100선을 따른 단면도.
도 51은 본 발명의 실시형태 8에 따른 SRAM의 메모리셀부를 도시한 평면 레이아웃도.
도 52는 도 51에 도시한 메모리셀부의 100-100선을 따른 단면도.
도 53은 본 발명의 실시형태 9에 따른 SRAM의 메모리셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도.
도 54는 도 53에 도시한 메모리셀부의 100-100선을 따른 단면도.
도 55는 본 발명의 실시형태 9에 따른 SRAM의 메모리셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도.
도 56은 도 55에 도시한 메모리셀부의 100-100선을 따른 단면도.
도 57은 본 발명의 실시형태 9에 따른 SRAM의 메모리셀부를 도시한 평면 레이아웃도.
도 58은 도 57에 도시한 메모리셀부의 100-100선을 따른 단면도.
도 59는 종래의 SRAM의 메모리셀부를 도시한 등가 회로도.
도 60은 종래의 SRAM의 메모리셀부의 제1층째의 다결정 실리콘막과 활성 영역을 도시한 평면 레이아웃도.
도 61은 도 60에 도시한 종래의 메모리셀을 선대칭으로 배치한 경우의 평면 레이아웃도.
도 62는 종래의 메모리셀부를 선대칭으로 배치한 경우의 제2층째의 다결정 실리콘막을 도시한 평면 레이아웃도.
<도면의 주요 부분에 대한 부호의 설명>
1 : N-형 실리콘 기판
5a, 5d : 워드선
5b, 5c : 게이트 전극
8a∼8d : N+형 소스/드레인 영역
11a, 11b : 고저항부
11c, 11d : 기억 노드부
11e, 11f : VCC배선부
12 : 유전체막
14a : 비트선 컨택트 패드
14b : GND 배선
18a, 18b : 비트선
이하, 본 발명의 실시형태를 도면에 기초하여 설명한다.
<실시형태 1>
도 1은 본 발명의 실시형태 1에 따른 SRAM의 메모리셀부의 평면 레이아웃도이고, 도 2는 도 1의 100-100선을 따른 단면도이다. 도 3 및 도 4는 실시형태 1에 따른 메모리셀을 복수개 배치하는 경우의 레이아웃을 도시한 평면도이다. 먼저, 도 1 및 도 2를 참조하여 실시형태 1에 따른 SRAM의 메모리셀부의 단면 구조에 대해 설명한다.
이 실시형태 1에 따른 메모리셀에서는 N-형 실리콘 기판(1)의 표면에 P-형 웰(well) 영역(4)이 형성되어 있다. 또한, P-형 웰 영역(4)의 표면의 소정 영역에는 소자분리를 위한 필드 절연막(2)이 형성되어 있다. 필드 절연막(2)에 의해 둘러싸인 활성 영역에는 소정의 간격을 두고 N+형 소스/드레인 영역(8a, 8b, 8c 및 8d)이 형성되어 있다. N+형 소스/드레인 영역(8a∼8d)의 채널 영역측에는 N-형 소스/드레인 영역(6)이 형성되어 있다. N-형 소스/드레인 영역(6)과, N+형 소스/드레인 영역(8a∼8d)에 의해 LDD(Lightly Doped Drain) 구조의 소스/드레인 영역이 구성된다.
소스/드레인 영역(8a와 8b) 사이에 위치하는 채널 영역 상에는 게이트 절연막(30)을 통해 워드선(5a)이 형성되어 있다. N+형 소스/드레인 영역(8b와 8c) 사이에 위치하는 채널 영역 상에는 게이트 절연막(30)을 통해 드라이버 트랜지스터의 게이트 전극(5b)이 형성되어 있다. N+형 소스/드레인 영역(8c와 8d) 사이에 위치하는 채널 영역 상에 게이트 절연막(30)을 통해 드라이버 트랜지스터의 게이트 전극(5c)이 형성되어 있다. 또한, 필드 절연막(2) 상에 게이트 절연막(30)을 통해 워드선(5d)이 형성되어 있다. 워드선(5a 및 5d)와, 게이트 전극(5b 및 5c)의 측표면에는 측벽 산화막(7)이 형성되어 있다. 또한, 전체면을 덮도록 SiO2막으로 이루어지는 층간 절연막(9)이 형성되어 있다. 층간 절연막(9)의 소정 영역에는 컨택트 홀(13a, 10a 및 10c)이 각각 형성되어 있다.
컨택트 홀(13a) 내에는 N+형 소스/드레인 영역(8a)에 접촉함과 동시에 컨택트 홀(13a) 내를 충전하도록 비트선 컨택트 패드(contact pad)(14a)가 형성되어 있다. 또한, 컨택트 홀(10a)의 내측면을 따라 N+형의 소스/드레인 영역(8b) 및 게이트 전극(5b)에 접촉하도록 기억 노드부(11c)가 형성되어 있다. 기억 노드부(11c)와 연속하도록 고저항부(11a)가 형성되어 있다. 고저항부(11a)와 기억 노드부(11c)에 연속하도록 VCC배선부(11e, 11f)도 층간 절연막(9)의 상부 표면 상에 형성되어 있다. 기억 노드부(11c)와 고저항부(11a)와 VCC배선부(11e, 11f)는 200∼1000 Å 정도의 막두께를 갖는 동일 다결정 실리콘 막으로 이루어진다.
기억 노드부(11c)와 고저항부(11a)와 층간 절연막(9)의 상부 표면을 덮도록 유전체막(12)이 형성되어 있다. 유전체막(12)은 실리콘 질화막(Si3N4)(12a)과, 실리콘 산화막(SiO2또는 SiON)(12b)의 2층에 의해 구성되어 있다. 컨택트 홀(10a) 내를 충전함과 동시에, 컨택트 홀(13c) 내에서 N+형 소스/드레인 영역(8d)에 전기적으로 접촉하도록 GND 배선(14b)이 형성되어 있다. 비트선 컨택트 패트(14a)와 GND 배선(14b)은 1000∼2000 Å 정도의 막 두께를 갖는 동일 다결정 실리콘 막을 패터닝함으로써 형성되어 있다.
또한, 비트선 컨택트 패드(14a)와 GND 배선(14b)과 유전체막(12)을 덮도록 층간 절연막(16)이 형성되어 있다. 층간 절연막(16)의, 비트선 컨택트 패드(14a) 상에 위치하는 영역에는 비트선 컨택트 홀(17a)이 형성되어 있다. 그 비트선 컨택트 홀(17a) 내에서 비트선 컨택트 패드(14a)에 전기적으로 접촉함과 동시에 층간 절연막(16)의 상부 표면 상을 따라 연장되도록 비트선(18a)이 형성되어 있다. 비트선(18a)은 알루미늄 등으로 이루어지는 제1 금속 배선에 의해 형성되어 있다. 도 2에서는 비트선(18a)만이 도시되어 있지만, 실제로는 도 1에 도시한 바와 같이 하나의 메모리셀 내에 비트선(18a와 18b)이 간격을 두고 서로 평행하게 연장되도록 형성되어 있다.
상기와 같이, 실시형태 1에 따른 SRAM의 메모리셀에서는 컨택트 홀(10a)의 내측면을 따르도록 기억 노드부(11c)가 형성됨과 동시에, 그 기억 노드부(11c)의 표면을 덮도록 유전체막(12)이 형성된다. 그리고, 컨택트 홀(10a) 내의 유전체막(12)의 표면을 덮도록 GND 배선(14b)이 형성된다. 이로 인해, 컨택트 홀(10a) 내의 내측표면을 따라, 기억 노드부(11c)와 유전체막(12)과 GND 배선(14b)에 의해 캐패시터가 구성된다. 그 결과, 기억 노드부(11c)의 용량을 현저하게 증가시킬 수 있다. 그로 인해, 메모리셀 사이즈가 축소화된 경우에도 소프트 에러 내성을 현저하게 향상시킬 수 있다.
또한, 실시형태 1에 따른 메모리셀에서는 도 3 및 도 4에 도시한 바와 같이, 메모리셀은 워드선(5a 및 5d)이 연장되는 방향으로 동일 레이아웃으로 인접하게 복수개 배치되어 있다. 이 경우의 효과에 대해 도 5 및 도 6을 참조하여 이하에 설명한다. 도 5는 활성 영역과, 1층째의 다결정 실리콘 층으로 이루어지는 워드선 및 게이트 전극의 배치를 도시하고 있고, 도 6은 2층째의 다결정 실리콘으로 이루어지는 기억 노드부와 고저항부와 전원 배선부의 배치를 도시하고 있다. 도 5 및 도 6에 도시한 바와 같이, 본 발명에서는 워드선(5a 및 5d)이 연장되는 방향으로 동일 레이아웃으로 메모리셀이 인접하게 형성되어 있다. 이로 인해, 도 61 및 도62에 도시한 종래의 경우와 달리, 2층째의 다결정 실리콘의 패턴이 고저항부에 있어서 막다른 길 형상의 패턴으로는 되지 않고 연속한 개방 패턴이 된다. 이로 인해, 도 62에 도시한 경우와 달리, 포토 레지스트의 패터닝이 용이해진다는 효과가 있다.
즉, 도 6에 도시한 실시형태 1에 따른 메모리셀의 배치에서는 막다른 길 부분이 없이 연속한 개방 패턴이 되기 때문에 해상력이 저하한다는 폐단이 생기지 않는다. 그 결과, 양호하게 패터닝을 행할 수 있다. 그 결과, 도 6에 도시한 고저항부(11a)도 설계한 대로의 치수로 정확하게 형성할 수 있고, 도 62의 경우와 같은 고저항부의 저항값이 저하한다는 문제도 해소된다. 그 결과, 보다 넓은 기억 노드부(11c)의 면적을 확보할 수 있다. 이로 인해, 기억 노드부의 용량이 저하하는 것을 유효하게 방지할 수 있다.
또한, 실시형태에서는 도 6에 도시한 바와 같이, 기억 노드부(11c 및 11d)와, 고저항부(11a 및 11b)를 메모리셀의 중심에 대해 점대칭으로 배치함으로써, 메모리셀을 구성하는 좌우 인버터의 밸런스가 좋아진다. 그 결과, 기억 보존 특성을 안정화시킬 수 있다. 또한, 본 실시형태에서는 도 6에 도시한 바와 같이 메모리셀을 동일 레이아웃으로 횡방향으로 인접하게 배치함으로써, 도 62에 도시한 경우와 달리 기억 노드부(11c)와 인접하는 메모리셀의 고저항부(11b) 사이의 거리 D2를 최소 가공 치수로 형성하면 좋다. 이 때문에, 도 62에 도시한 종래의 경우와 같이, 인접하는 메모리셀의 기억 노드부(111C) 사이의 스페이스를 확보하기 위해 기억 노드부(111C)의 길이 WNODE가 제한되는 일이 없다. 즉, 도 6에 도시한 바와 같은 배치를 행함으로써, 기억 노드부(11c)의 횡방향의 길이 WNODE를 도 62에 도시한 종래의 경우에 비해 보다 길게 할 수 있게 된다. 이로 인해, 기억 노드부(11c)의 면적을 증가시킬 수 있어, 그 만큼 기억 노드의 용량을 증가시킬 수 있다.
또한, 도 5에 도시한 실시형태 1에 따른 활성 영역(3)의 평면 형상에 의해 드라이버 트랜지스터의 활성 영역의 폭 WD을 크게 할 수 있다. 그로 인해, 드라이버 트랜지스터의 전류량이 증가하고, 그 결과 셀 레이쇼(cell ratio)라고 칭해지는 드라이버 트랜지스터와 억세스 트랜지스터의 콘덕턴스비(전류비)를 크게 할 수 있다. 그로 인해, 인버터의 게인을 크게 할 수 있고, 인버터 출력의 천이 부분의 경사가 예리해지므로, 메모리셀 동작의 안정화를 도모할 수 있다.
또한, 도 6에 도시한 바와 같은 레이아웃에서는 하나의 메모리셀 내의 기억 노드부(11c)와 인접하는 메모리셀 내의 기억 노드부(11d)가 도 62의 경우와 달리 어긋나게 배치되어 있다. 이 때문에, 하나의 메모리셀 내의 기억 노드부(11c)와 인접하는 메모리셀 내의 기억 노드부(11d)의 가장 인접하게 대향하는 부분의 면적이 작아진다. 이로 인해, 하나의 메모리셀 내의 기억 노드부(11c)와 인접하는 메모리셀 내의 기억 노드부(11d)가 도전성 미소 이물(異物)이나 포토 레지스트의 현상 불량에 의한 패터닝 불량 등에 의해 쇼트할 확률을 저감할 수 있어, 이러한 종류의 불량이 발생하는 것을 방지할 수 있다.
또한, 본 실시형태에서는 도 1에 도시한 GND 배선(14b)을 상하 및 횡방향으로 인접하는 메모리 사이에서 접속하도록 구성한다. 이로 인해, 메모리셀의 GND 전위를 보다 안정화할 수 있고, 그 결과 셀 동작도 안정화할 수 있다.
또한, 본 실시형태에서는 GND 영역을 구성하는 N+형 소스/드레인 영역(8d)을 도 5에 도시한 바와 같이, 하나의 메모리셀 내에서 별개로 독립적으로 형성함과 동시에, 인접하는 메모리셀의 GND 영역도 별개로 독립적으로 형성한다. 이로 인해, GND 영역을 인접하는 메모리셀과 공유하지 않으므로, 인접하는 메모리셀의 컬럼 전류(메모리셀을 흐르는 전류)가 GND 영역을 구성하는 N+형 소스.드레인 영역(8d)으로 흘러들어가지 않는다. 그로 인해, GND 전위가 상승하는 것을 유효하게 억제할 수 있고, 그 결과 GND 전위의 안정화를 도모할 수 있다.
또한, 본 실시형태에서는 도 2에 도시한 바와 같이, 컨택트 홀(10a)의 직경을 기억 노드부(11c)의 두께와 유전체막(12)의 두께의 합의 2배보다도 크고, 기억 노드부(11c)의 두께와 유전체막(12)의 두께와 GND 배선층(14b)의 두께의 합의 2배보다도 작게 설정한다. 이와 같이, 기억 노드부(11c)의 두께와 유전체막(12)의 두께의 합의 2배보다도 컨택트 홀(10a)의 직경을 크게 함으로써, 컨택트 홀(10a)의 내측면을 따라 기억 노드부(11c) 및 유전체막(12)이 형성된다. 그 결과, 컨택트 홀(10a)의 내측면을 따라 기억 노드부(11c)와 유전체먹(12)과 GND 배선(14)으로 이루어지는 캐패시터를 형성할 수 있고, 그로인해 기억 노드부(11c)의 용량을 현저하게 증가시킬 수 있다. 한편, 컨택트 홀(10a)을 기억 노드부(11c)의 두께와 유전체막(12)의 두께와 GND 배선(14b)의 두께의 합의 2배보다도 작게 함으로써, GND배선(14b)을 형성한 경우에, 컨택트 홀(10a) 내를 GND 배선(14b)에 의해 충전할 수 있다. 이로 인해, GND 배선(14b)의 상부 표면을 평탄화할 수 있고, 그 결과 GND 배선(14b)의 상층을 형성할 때의 패터닝이 용이해진다.
또한, 도 2에 도시한 컨택트 홀(13c)의 직경을 GND 배선(14b)의 두께의 2배보다도 작게 하는 것이 바람직하다. 이와 같이 구성함으로써, GND 배선(14b)을 형성할 때에 컨택트 홀(13c)을 완전하게 충전할 수 있고, 그 결과 상층의 패터닝이 용이해진다.
또한, 본 실시형태에서는 도 2 및 도 5에 도시한 바와 같이, 워드선(5d)과 GND 영역을 구성하는 N+형 소스/드레인 영역(8d)이 평면적으로 겹쳐지지 않도록 형성되어 있다. 즉, 워드선(5d)의 아래에는 필드 절연막(2)이 형성되어 있다. 이 때문에, 워드선(5d) 아래에 게이트 절연막(30)을 통해 N+형 소스/드레인 영역(8d)이 형성되어 있는 경우에 비해 워드선(5d)의 기생용량을 저감할 수 있다. 그 결과, 워드선(5d)의 RC 지연을 저감할 수 있다.
또, 도 2에 도시한 SiO2막으로 이루어지는 층간 절연막(9)의 막 두께는 가능한 한 두꺼운 쪽이 바람직하다. 층간 절연막(9)의 막 두께를 두껍게 함으로써, 컨택트 홀(10a)의 측면을 따라 형성되는 기억 노드부(11c)의 길이가 길어지고, 이로 인해 기억 노드부(11c)의 용량을 그 만큼 증가시킬 수 있다.
다음에, 도 7 ∼ 도 1 6을 참조하여 실시형태 1에 따른 SRAM의 메모리셀의 제조 프로세스에 대해 설명한다. 또, 도 7, 도 9, 도 11, 도 13, 도 15의100-100선을 따른 단면도가 각각 도 8, 도 10, 도 12, 도 14, 도 16에 도시된다. 먼저, 도 7 및 도 8에 도시한 바와 같이, N-형 실리콘 기판(1) 상에, 예를 들면 LOCOS(Local Oxidation of Silicon)법을 이용하여 SiO2막으로 이루어지는 2000∼5000Å 정도의 막 두께를 갖는 필드 절연막(2)을 형성한다. 이 필드 절연막(2)은, 예를 들면 SiO2막(도시하지 않음)을 패드막으로 하고, 그 위에 퇴적된 Si3N4막(도시하지 않음)을 내산화성 마스크로서 이용하여 선택적으로 열산화함으로써 형성한다.
그 후, 패드막 및 Si3N4막을 제거함으로써, N-형 실리콘 기판(1)의 표면의 활성 영역(3)을 노출시킨다. 이 후, N-형 실리콘 기판(1)의 주표면에, 예를 들면 붕소 등의 P형 불순물을 200∼700 KeV로, 1x1012∼1x1013cm-2정도로 주입한다. 또한, 붕소 등의 P형 불순물을 30∼70 KeV 정도로 3x1012cm-2정도 주입함으로써, 억세스 트랜지스터 및 드라이버 트랜지스터의 임계치 전압을 설정한다. 이와 같이 하여, N-형 실리콘 기판(1)의 주표면에 1016∼1018/cm3정도의 불순물 농도를 갖는 P-형 웰 영역(4)이 형성된다.
다음에, 도 9 및 도 10에 도시한 바와 같이, N-형 실리콘 기판(1)의 표면을 열산화함으로써, SiO2막으로 이루어지는 약 40∼100 Å의 막두께를 갖는 게이트 절연막(30)을 형성한다. 그 게이트 절연막(30) 상에 LPCVD(Low Pressure Chemical Vapor Deposition)법을 이용하여, 예를 들면 포스핀(PH3) 등의 개스를 혼입함으로써, 인 농도 약 1.0∼8.0 x 1020cm-3로 500∼2000 Å 정도의 두께를 갖는, 인이 도핑된 다결정 실리콘막을 퇴적한다. 이 인이 도핑된 다결정 실리콘 막은 제1층째의 다결정 실리콘막을 구성한다.
그리고, 포토리소그래피 기술과 반응성 이온 에칭(Reactive Ion Etching: RIE)법을 이용하여, 상술한 인이 도핑된 다결정 실리콘막과 그 아래의 게이트 절연막을 패터닝한다. 이로 인해, 워드선(5a, 5b)과 드라이버 트랜지스터의 게이트 전극(5b, 5c)과, 게이트 절연막(30)을 형성한다. 또, 워드선(5a, 5d)과, 게이트 전극(5b 및 5c)을, 예를 들면 텅스텐 실리사이드(WSi2)막 등의 금속 실리사이드막과, 인이 도핑된 다결정 실리콘막으로 이루어지는 소위 폴리사이드 배선에 의해 형성해도 좋다.
이 후, 게이트 전극(5b 및 5c)과, 워드선(5a 및 5d)을 마스크로 하여 N-형 실리콘 기판(1)의 표면에 비소(As)를 30∼70 KeV 정도로 45°의 주입 각도로 웨이퍼를 회전시키면서 1.0∼5.0 x 1013cm-2의 도즈량으로 주입한다. 이로 인해, 1017∼1019/cm3정도의 불순물 농도를 갖는 N-형 소스/드레인 영역(6)을 형성한다. 또한, 전체면에 LPCVD법을 이용하여 500∼2000 Å 정도의 막두께로 SiO2막(도시하지않음)을 퇴적한 후, 그 SiO2막을 RIE법을 이용하여 이방성 에칭한다. 이로 인해, 워드선(5a 및 5d)과 게이트 전극(5b 및 5c)의 측면에 500∼2000 Å 정도 폭의 측벽 산화막(7)을 형성한다.
이후, 게이트 전극(5b 및 5c)과 워드선(5a 및 5d)과, 측벽 산화막(7)을 마스크로 하여 N-형 실리콘 기판(1)의 주표면에 비소(As)를 50 KeV로 1.0∼5.0 x 1015cm-2정도의 도즈량으로 주입한다. 이로인해, N+형 소스/드레인 영역(8a∼8d)을 형성한다. 이 N+형 소스/드레인 영역은 1020∼1021/cm3정도의 불순물 농도를 갖는다. 이와 같이 하여, 저농도의 N-형 소스/드레인 영역(6)과, 고농도의 N+형 소스/드레인 영역(8a∼8d)으로 이루어지는, LDD 구조의 소스/드레인 영역이 형성된다.
다음에, 도 11 및 도 12에 도시한 바와 같이, 전체면에 LPCVD법을 이용하여 1000∼10000 Å 정도의 두께를 갖는 SiO2막으로 이루어지는 층간 절연막(9)을 형성한다. 포토리소그래피 기술과 RIE법을 이용하여 층간 절연막(9)의 소정 영역을 선택적으로 제거함으로써, N+형 소스/드레인 영역(8b)와 게이트 전극(5b 및 5c)의 일부를 노출시키는 컨택트 홀(10a와 10b)을 형성한다.
그리고, 그 노출된 게이트 전극(5b 및 5c)의 상부 표면과 소스/드레인 영역(8b)의 표면에 형성된 자연 산화막을 불산(HF) 등을 이용하여 제거한다.
그 후, LPCVD법을 이용하여 200∼1000 Å 정도의 막두께를 갖는 제2층째의다결정 실리콘막(도시하지 않음)을 퇴적한 후, 포토리소그래피 기술과 RIE법을 이용하여 패터닝한다. 이 후, 예를 들면 인(P)을 30 KeV로 1.0 x 1012cm-2∼1.0 x 1014cm-2정도의 도즈량으로 제2층째의 다결정 실리콘막에 이온 주입한다.
또한, 도 13 및 도 14에 도시한 바와 같이, 포토리소그래피 기술을 이용하여 소정의 형상으로 패터닝한 포토레지스트(19)를 형성한다. 포토 레지스트(19)를 마스크로 하여, 예를 들면 비소(As)를 20 KeV 정도로 1.0 x 1014∼1.0 x 1015cm-2정도의 도즈량으로 2층째의 다결정 실리콘 막에 주입함으로써 낮은 저항값을 갖는, 기억 노드부(11c, 11d)와 VCC배선부(11e, 11f)를 형성한다. 포토 레지스트(19)로 피복된 부분은 As가 주입되지 않으므로, 높은 저항값을 갖는 고저항부(11a 및 11b)로 된다. 이 고저항부(11a 및 11b)는 약 100 MΩ∼10 TΩ/개의 저항값, 저저항부(기억 노드부(11c 및 11d), VCC배선부(11e 및 11f))는 약 1 kΩ∼100 kΩ/□의 시트 저항값을 갖는다. 또, 기억 노드부(11c 및 11d)에 의해 드라이버 트랜지스터의 게이트 전극(5b 및 5c)은 N+형 소스/드레인 영역(8b)에 접속된다.
이후, 도 15 및 도 16에 도시한 바와 같이, 예를 들면 LPCVD법을 이용하여 50∼200 Å 정도의 두께를 갖는 실리콘 질화막(Si3N4)(12a)을 퇴적한다. 그리고, 예를 들면 약 750∼900 ℃의 온도 조건 하에서 수증기 분위기 중에서 이 실리콘 산화막(12a)의 표면을 산화함으로써, 실리콘 산화막(SiO2또는 SiON)(12b)을 형성한다. 이로인해, 실리콘 질화막(12a)과 실리콘 산화막(12b)으로 이루어지는 유전체막(12)을 형성한다. 또, 유전체막(12)은 Si3N4막(12a)/SiO2막(12b)의 2층막에 한정되지 않고, SiO2막 또는 Si3N4막 등으로 이루어지는 단층막을 이용해도 좋고, SiO2막/Si3N4막/SiO2막 등의 복합막이나 그 이외의 유전률이 높은 고유전체막을 이용해도 좋다.
이후, 포토리소그래피 기술과 RIE법을 이용하여 비트선 직접 컨택트 홀(13a 및 13b)과, GND 직접 컨택트 홀(13c및 13d)을 형성한다.
그리고, 비트선 직접 컨택트 홀(13a, 13b) 내에 노출된 N+형 소스/드레인 영역(8a) 상과, GND 직접 컨택트 홀(13c, 13d) 내에 노출된 N+형 소스/드레인 영역(8b)의 표면 상에 형성된 자연 산화막을 불산(HF) 등을 이용하여 제거한다. 그후, LPCVD법을 이용하여 제3층째의 다결정 실리콘막이 되는 인이 도핑된 다결정 실리콘막(도시하지 않음)을 형성한다. 이 인이 도핑된 다결정 실리콘막은 1000∼2000 Å 정도의 두께로 인 농도를 1.0∼8.0 x 1020cm-3정도로 되도록 형성한다. 그리고, 포토리소그래피 기술과 RIE법을 이용하여 그 인이 도핑된 다결정 실리콘막을 패터닝함으로써, 비트선 컨택트 패드(14a, 14c)와 GND 배선(14b)을 형성한다.
또, 본 실시형태에서는 비트선 컨택트 패드(14a, 14c) 및 GND 배선(14b)을 인이 도핑된 다결정 실리콘막만으로 형성했지만, 본 발명은 이것에 한정되지 않고예를 들면 텅스텐 실리사이드막 등의 금속 실리사이드막과 인이 도핑된 다결정 실리콘 막으로 이루어지는 소위 폴리사이드 배선을 이용해도 좋다.
이후, 통상의 LSI와 마찬가지로, 도 1 및 도 2에 도시한 바와 같이, 층간 절연막(16)을 형성한 후, 그 층간 절연막(16)의 소정 영역에 비트선 컨택트 홀(17a 및 17b)을 형성한다. 그리고, 그 비트선 컨택트 홀(17a 및 17b)을 통해 N+형 소스/드레인 영역(8a)에 전기적으로 접속하도록 알루미늄 배선으로 이루어지는 비트선(18a 및 18b)을 형성한다.
이와 같이 하여, 실시형태 1에 따른 SRAM의 메모리셀은 완성된다.
<실시형태 2>
도 17∼도 19는 실시형태 2에 따른 메모리셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도 및 단면도이다. 도 20은 본 발명의 실시형태 2에 따른 SRAM의 메모리셀부의 평면 레이아웃도이고, 도 21은 도 20의 100-100선을 따른 단면도이다. 먼저, 도 21을 참조하여, 실시형태 2에 따른 구성에 대해 설명한다. 이 실시형태 2는 기본적으로 도 2에 도시한 실시형태 1에 따른 구조와 동일하다. 단, 실시형태 2에서는 VCC배선(11e 및 11f)을 피복하도록 SiO2막(20)이 형성되어 있다. 그리고, 이 SiO2막(20)을 피복하도록 유전체막(12)이 형성되어 있다. 이와 같이, 제2층째의 다결정 실리콘막인 VCC배선(11e 및 11f)을 피복하도록 SiO2막(20) 및 유전체막(12)을 형성함으로써, 유전체막(12) 상에 형성되는 제3 다결정 실리콘막을패터닝할 때의 에칭 시에 오버에칭한 경우 유전체막(12) 및 SiO2막이 에칭 스토퍼막이 된다. 이 경우, 에칭 스토퍼막이 유전체막(12)만의 경우에 비해, 오버에칭을 행한 경우에도 에칭 스토퍼막이 없어지는 것을 유효하게 방지할 수 있다. 이로 인해, 오버에칭을 행한 경우에 에칭 스토퍼막이 소실하여 제2층째의 다결정 실리콘막이 단선하다고 하는 문제점을 회피할 수 있다.
다음에, 도 17∼도 19를 참조하여 실시형태 2에 따른 메모리셀부의 제조 프로세스를 설명한다. 이 실시형태 2에 따른 메모리셀부의 제조 프로세스에서는 먼저, 도 7∼도 14에 도시한 실시형태 1에 따른 제조 프로세스와 마찬가지의 프로세스를 행한다. 이후, 도 17 및 도 18에 도시한 바와 같이, 전체면에 200∼1000 Å 정도의 두께를 갖는 SiO2막(20)을 퇴적한다. 이후, SiO2막(20) 상의 소정 영역에 포토 리소그래피 기술을 이용하여 소정 형상으로 패터닝된 도 19에 도시한 바와 같은 포토 레지스트(21)를 형성한다. 포토 레지스트(21)를 마스크로 하여 RIE법을 이용하여 SiO2막(20)을 드라이 에칭함으로써, 도 19에 도시된 바와 같은 패터닝된 SiO2막(20)을 형성한다. 이후 포토 레지스트(21)를 제거한다.
그리고, 상술한 실시형태 1과 마찬가지로 도 21에 도시한 바와 같이, 유전체막(12)을 설치한다. 그 유전체막(12) 상에 제3층째의 다결정 실리콘 막을 형성한 후 패터닝을 행한다. 이로 인해, GND 배선(14b)과 비트선 컨택트 패드(14a)를 형성한다. 이 비트선 컨택트 패드(14a)와 GND 배선(14b)을 패터닝할 때의 에칭 시에상술한 바와 같이 SiO2막(20)과 유전체막(12)의 2개의 막이 에칭 스토퍼막이 된다. 이로 인해, 유전체막(12)만이 에칭 스포터막이 되는 실시형태 1의 경우에 비해, 에칭 스토퍼막이 소실하기 어렵다. 그 결과, 제2층째의 다결정 실리콘 막을 구성하는 VCC배선(11e 및 11f)이 단선하는 것을 유효하게 방지할 수 있다.
<실시형태 3>
도 22는 실시형태 3에 따른 메모리셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도이고, 도 23은 도 22의 100-100선을 따른 단면도이다. 도 24는 본 발명의 실시형태 3에 따른 SRAM의 메모리셀부의 평면 레이아웃도이고, 도 25는 도 24의 100-100선을 따른 단면도이다. 먼저, 도 24 및 도 25를 참조하여, 이 실시형태 3에 따른 구조에 대해 설명한다. 이 실시형태 3에서는 실시형태 2와 마찬가지로, VCC배선(11e 및 11f)을 피복하도록 SiO2막(20)이 형성되어 있다. 또한, 이 실시형태 3에서는 제2층째의 다결정 실리콘막을 구성하는 기억 노드부(11c) 및 고저항부(11a)의 상면과 측면 및 하면을 따라 유전체막(12)을 통해 GND 배선(240b)이 형성되어 있다. 이로인해, 기억 노드부(11a)와, 유전체막(12)과, GND 배선(240b)에 의해 구성되는 캐패시터의 표면적을 실시형태 1 및 2에 비해 증가시킬 수 있다. 그 결과, 기억 노드 용량을 더욱 증가시킬 수 있고, 그로 인해 소프트 에러 내성을 더욱 향상시킬 수 있다. 또한, 상술한 실시형태 2와 마찬가지로, SiO2막(20)이 설치되어 있으므로, 제3층째의 다결정 실리콘막인 GND 배선(240b)을 패터닝할 때에오버에칭한다고 해도 하층의 VCC배선(11e 및 11f)의 표면이 노출되어 단선한다고 하는 폐단도 생기지 않는다.
다음에, 도 22 및 도 23을 참조하여 실시형태 3에 따른 제조 프로세스에 대해 설명한다. 실시형태 3에 따른 제조 프로세스로서는 먼저 도 18 및 도 19에 도시한 실시형태 2에 따른 제조 프로세스와 마찬가지의 프로세를 행한다. 이후, 도 22 및 도 23에 도시한 바와 같이, 포토 레지스트(21)를 마스크로 하여 예를 들면 불산(HF)을 이용하여 SiO2막(20)과, SiO2막으로 이루어지는 층간 절연막(9)을 선택적으로 제거한다. 이로 인해, 층간 절연막(9)에 오목(凹)부(9a 및 9b)를 형성함으로써, 제2층째의 다결정 실리콘막을 구성하는 기억 노드부(11c) 및 고저항부(11a)의 측면과 저면을 노출시킨다. 이후 포토레지스트(21)를 제거한다. 이후, 상술한 실시형태 1 및 2와 마찬가지의 프로세스를 거침으로써 도 25에 도시된 바와 같은 실시형태 3에 따른 구조가 완성된다. 이 경우, 유전체막(12) 및 GND 배선(240b)은 상기 노출된 기억 노드부(11c) 및 고저항부(11a)의 측면과 하면과 상면을 따라 형성되므로 기억 노드부(11c)의 기억 용량을 현저하게 증가시킬 수 있다.
<실시형태 4>
도 26 및 도 28과, 도 27 및 도 29는 실시형태 4에 따른 제조 프로세스를 설명하기 위한 평면 레이아웃도 및 단면도이다. 도 30은 본 발명의 실시형태 4에 따른 SRAM의 메모리셀부의 평면 레이아웃도이고, 도 31은 도 30의 100-100선을 따른 단면도이다. 먼저, 도 30 및 도 31을 참조하면, 이 실시형태 4의 구조에서는 제3층째의 다결정 실리콘막을 2층 구조로 구성한다. 이 2층막을 패터닝함으로써, 다결정 실리콘막(140a)과 다결정 실리콘막(14a)으로 이루어지는 비트선 컨택트 패드와, 다결정 실리콘막(140b)과 다결정 실리콘막(14b)으로 이루어지는 GND 배선이 형성된다. 이와같이 제3층째의 다결정 실리콘막을 2층 구조로 구성함으로써, 제3층째의 다결정 실리콘막의 상층을 형성하기 전에, 컨택트 홀(13a 및 13c) 내의 N+형 소스/드레인 영역(8a 및 8b)의 표면에 형성되는 자연 산화막을 제거할 때에, 유전체막(12)이 제3층째의 다결정 실리콘막의 하층에 의해 보호된다. 이 때문에, 제3층째의 다결정 실리콘 막의 상층을 퇴적하기 전의 불산(HF) 등의 자연 산화막 제거 프로세스에 의해 유전체막(12)이 감소되는 것을 방지할 수 있다. 이로인해, 제3층째의 다결정 실리콘막을 패터닝할 때에 에칭 스토퍼막이 소실하여 제2층째의 다결정 실리콘막이 단선한다고 하는 폐단을 방지할 수 있다. 이와 동시에, 유전체막(12)의 막 두께를 안정하게 형성할 수 있으므로, 기억 노드 용량을 안정하게 형성할 수 있다.
다음에, 도 26∼도 29를 참조하여, 실시형태 4에 따른 제조 프로세스를 설명한다. 실시형태 4에 따른 제조 프로세스로서는 먼저 도 13 및 도 14에 도시한 실시형태 1과 마찬가지의 프로세스를 이용하여 우선 도 14에 도시한 공정까지를 행한다. 그후, 도 26 및 도 27에 도시한 바와 같이, 유전체막(12)을 형성한다. 유전체막(12) 상에 제3층째의 다결정 실리콘 막의 하층이 되는, 100∼500 Å 정도의 막 두께와, 1.0∼8.0 x 1020cm-3정도의 인 농도를 갖는 인이 도핑된 다결정 실리콘막(140)을 형성한다. 인이 도핑된 다결정 실리콘막(140) 상의 소정 영역에 포토리소그래피 기술을 이용하여 포토 레지스트(22)를 형성한다.
포토레지스트(22)를 마스크로 하여, 예를 들면 RIE법을 이용하여 인이 도핑된 다결정 실리콘막(140), 유전체막(12) 및 SiO2막으로 이루어지는 층간 절연막(9)을 연속적으로 에칭한다. 이로 인해, 도 28 및 도 29에 도시된 바와 같은, 비트선 직접 컨택트 홀(13a, 13b)과, GND 직접 컨택트 홀(13c 및 13d)을 형성한다. 또한, 컨택트 홀(13a∼13d)의 표면에 형성된 자연 산화막을 불산(HF) 등을 이용하여 제거한 후, 전체면에 인이 도핑된 다결정 실리콘막(14)을 퇴적한다. 이 인이 도핑된 다결정 실리콘막(14)은 1000∼2000 Å 정도의 두께로 1.0∼8.0 x 1020cm-3정도의 인 농도를 갖도록 형성한다. 이와 같이, 인이 도핑된 다결정 실리콘막(14)의 퇴적 전의 불산(HF) 등의 자연 산화막 제거 프로세스에 있어서, 유전체막(12)이 인이 도핑된 다결정 실리콘막(140)에 의해 피복되어 있기 때문에, 불산(HF) 등에 의해 유전체막(12)의 막두께가 감소한다는 폐단이 생기지 않는다. 이 때문에, 상기와 같이 유전체막(12)의 막감소에 기인하여 하층의 제2층째의 다결정 실리콘막이 단선한다고 하는 폐단도 생기지 않음과 동시에 유전체막(12)의 막 두께를 안정하게 형성할 수 있다.
이후, 도 29에 도시한 바와 같이, 인이 도핑된 다결정 실리콘막(14) 상의 소정 영역에 포토레지스트(23)를 형성한다. 포토 레지스트(23)를 마스크로 하여 인이 도핑된 다결정 실리콘막(14 및 140)을 패터닝함으로써, 도 31에 도시한 바와 같은, 인이 도핑된 다결정 실리콘막(140a 및 14a)으로 이루어지는 비트선 컨택트 패드와, 인이 도핑된 다결정 실리콘막(14b 및 140b)으로 이루어지는 GND 배선이 형성된다. 이것 이후는 상술한 실시형태 1과 마찬가지의 프로세스를 이용하여 도 30 및 도 31에 도시된 바와 같은 실시형태 4에 따른 메모리셀부가 완성된다.
<실시형태 5>
도 32∼도 35는 본 발명의 실시형태 5에 따른 메모리셀부의 제조 프로세스를 설명하기 위한 평면도 및 단면도이다. 도 36은 실시형태 5에 따른 SRAM의 메모리셀부의 평면 레이아웃도이고, 도 37은 도 36의 100-100선을 따른 단면도이다. 먼저, 도 36 및 도 37 을 참조하면, 이 실시형태 5에 따른 메모리셀부의 구조에서는 기억 노드부 및 VCC배선부를 2층 구조로 형성하고 있다. 구체적으로는 기억 노드부는 500∼1000 Å 정도의 막두께를 갖는 인이 도핑된 다결정 실리콘막(24c)과, 그 위의 200∼1000 Å 정도의 막두께를 갖는 다결정 실리콘막(11c)으로 이루어진다. 또한, VCC배선은 인이 도핑된 다결정 실리콘막(24a, 24b)과, 그 위의 다결정 실리콘막(11f, 11e)으로 이루어진다. 인이 도핑된 다결정 실리콘막(24c)과 다결정 실리콘막(11c)으로 구성되는 기억 노드부의 상부 표면 및 측부 표면을 덮도록 GND 배선(14b)이 형성되어 있다. 이 때문에, 기억 노드부가 다결정 실리콘막(11c)만의 경우에 비해, 기억 노드부의 측벽 부분에 형성되는 캐패시터의 길이가 길어진다. 그로 인해, 기억 노드부의 캐패시터 용량을 증가시킬 수 있다.
이 실시형태 5에 따른 메모리셀부의 제조 방법으로서는 실시형태 1의 도 11및 도 12에 도시한 제조 프로세스와 마찬가지의 프로세스를 거친 후, 도 32 및 도 33에 도시한 바와 같이, 컨택트 홀(10a 및 10b)을 설치한다. 이후, 불산(HF) 등에 의한 자연 산화막의 제거를 행한다. 그리고, LPCVD법을 이용하여 제2층째의 다결정 실리콘 막으로 되는 500∼1000 Å 정도의 두께와, 1.0∼8.0 x 1020cm-3정도의 인 농도를 갖는 인이 도핑된 다결정 실리콘막을 퇴적한다. 그리고 그 다결정 실리콘 막을 포토리소그래피 기술과 RIE법을 이용하여 패터닝함으로써, VCC배선(24a 및 24b)과, 기억 노드 접속 배선(24c 및 24d)을 형성한다.
이후, 불산(HF) 등에 의해 자연 산화막의 제거를 행한 후, LPCVD법을 이용하여 제3층째의 다결정 실리콘막을 200∼1000 Å 정도의 두께로 퇴적한다. 이후, 그 제3층째의 다결정 실리콘막 상의 소정 영역에 도 35에 도시된 바와 같은 포토레지스트(25)를 형성한 후, 그 포토레지스트(25)를 마스크로 하여 제3 다결정 실리콘막을 RIE법을 이용하여 에칭한다. 이로 인해, 도 35에 도시된 바와 같은 패터닝된 제3층째의 다결정 실리콘 막(11)이 형성된다. 포토레지스트(25)를 제거한 후, 상술한 실시형태 1과 동일한 프로세스를 거쳐 도 37에 도시된 바와 같은 실시형태 5에 따른 메모리셀부가 완성된다.
이와 같이, 실시형태 5에서는 기억 노드부의 막두께가 제2층째의 다결정 실리콘 막으로 이루어지는 기억 노드 접속 배선(24c, 24d)과, 제3층째의 다결정 실리콘막으로 이루어지는 기억 노드 접속부(11c, 11d)의 합이 되기 때문에, 기억 노드부와 유전체막(12)과 GND 배선(14b)에 의해 형성되는 캐패시터의 표면적이 기억 노드 접속 배선(24c 및 24d)의 막두께만큼 증가한다. 이로인해, 기억 노드부의 용량을 더욱 증가시킬 수 있다. 또한, VCC배선의 막두께가 VCC배선(24a 및 24b)과, VCC배선부(11e 및 11f)의 합이 되기 때문에, 배선 저항을 저감할 수 있다는 효과도 거둔다.
또, 이 실시형태 5에서는 컨택트 홀(10a 및 10b)의 직경은 기억 노드 접속 배선(24c, 24d)의 막두께와, 기억 노드 접속부(11c)의 막두께와의 2배보다도 크고, 기억 노드 접속 배선(24c, 24d)의 막두께와, 기억 노드 접속부(11a, 11c)의 막두께와 유전체막(12)의 막두께와 GND 배선(14b)의 막두께의 합의 2배보다도 작게 하는 것이 바람직하다. 이와 같이, 컨택트 홀(10a, 10b)의 직경을 기억 노드 접속 배선(24c, 24d)의 막 두께와 기억 노드부(11a, 11c)의 막두께의 합의 2배보다도 크게 함으로써, 컨택트 홀(10a, 10b)의 내벽부를 따라 기억 노드 접속부(11c, 11d)와 유전체막(12)이 형성된다. 이로인해, 기억 노드 접속부(11c, 11d)와 유전체막(12)과 GND 배선(14b)에 의해 구성되는 캐패시터의 용량을 현저하게 증가시킬 수 있다. 또한, 기억 노드 접속 배선(24c, 24d)의 막 두께와, 기억 노드 접속부(11c, 11d)의 막두께와, 유전체막(12)의 막두께와, GND 배선(14b)의 막두께의 합의 2배보다도 작아지도록, 컨택트 홀(10a, 10b)의 직경을 설정함으로써, GND 배선(14b)을 형성한 경우에 GND 배선(14b)으로 컨택트 홀(10a, 10b)을 충전할 수 있다. 이로 인해, GND 배선(14b)의 표면이 평탄화되고, 그 결과 예를 들면 상층의 비트선(18a, 18b)의 패터닝이 용이해진다.
또한, GND 직접 컨택트 홀(13c, 13d)의 직경은 GND 배선(14b)의 막두께의 2배보다도 작게 하는 것이 바람직하다. 이와 같이 함으로써, GND 직접 컨택트 홀(13c, 13d)을 GND 배선(14b)에 의해 충전할 수 있으므로, GND 배선(14b)의 표면의 평탄성이 향상된다. 이로 인해, 상층의 예를 들면 비트선(18a, 18b)이 패터닝하기 쉬워진다는 효과를 얻을 수 있다.
또한, 기억 노드 접속 배선(24c, 24d)을 구성하는 제2층째의 다결정 실리콘막의 막두께는 두껍게 하는 편이 바람직하다. 이와 같이 제2층째의 다결정 실리콘막의 막두께를 두껍게 함으로써, 그 막두께가 두꺼워진 만큼 기억 노드의 용량을 증가시킬 수 있다.
<실시형태 6>
도 38∼도 40은 실시형태 6에 따른 메모리셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도 및 단면도이다. 도 41은 본 발명의 실시형태 6에 따른 SRAM의 메모리셀부를 도시한 평면 레이아웃도이고, 도 42는 도 41의 100-100선을 따른 단면도이다. 먼저, 도 41 및 도 42를 참조하면, 실시형태 6에 따른 메모리셀부의 구조로서는 상술한 실시형태 5의 구조에 실시형태 2의 SiO2막(20)을 적용한 구조를 갖는다. 따라서, 이 실시형태 6에서는 실시형태 2와 실시형태 5의 양쪽의 효과를 얻을 수 있다.
이 실시형태 6의 제조 프로세스로서는 도 32∼도 35에 도시한 실시형태 5의 프로세스와 마찬가지 프로세스를 행한다. 이호, 도 39에 도시한 바와 같이, 전체면에 200∼1000 Å 정도의 막두께를 갖는 SiO2막(20)을 퇴적한다. 이 SiO2막(20) 상의 소정 영역에 포토리소그래피 기술을 이용하여 도 40에 도시한 바와 같은 포토 레지스트(21)를 형성한 후, 그 포토레지스트(21)를 마스크로 하여 RIE법을 이용하여 SiO2막(20)의 일부를 선택적으로 제거한다. 이로인해, 도 40에 도시된 바와 같은 패터닝된 SiO2막(20)이 형성된다. 이후 포토레지스트(21)를 제거한다. 그리고, 실시형태 5와 동일한 프로세스를 거쳐 도 42에 도시된 바와 같은 실시형태 6에 따른 메모리셀 구조가 완성된다.
이 실시형태 6에서는 SiO2막(20)과 유전체막(12)의 양쪽이 GND 배선(14b) 형성 시의 에칭 스토퍼가 된다. 이 때문에, GND 배선(14b)의 형성 시에 오버 에칭을 행한다고 해도 에칭 스토퍼막이 소실하여 하층의 VCC배선(11f)이 단선하는 등의 폐단을 유효하게 방지할 수 있다는 실시형태 2와 동일한 효과를 얻을 수 있다.
<실시형태 7>
도 43은 실시형태 3에 따른 메모리셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도이고, 도 44는 도 43의 100-100선을 따른 단면도이다. 도 45는 본 발명의 실시형태 7에 따른 SRAM의 메모리셀부를 도시한 평면 레이아웃도이고, 도 46은 도 45의 100-100선을 따른 단면도이다. 먼저, 도 45 및 도 46을 참조하면, 이 실시형태 7에 따른 구조에서는 상술한 실시형태 5에 따른 구조에 실시형태 3의 구조를 적용한 예이다. 구체적으로는, 기억 노드부를 기억 노드 접속 배선(24c)과기억 노드부(11c)의 2층 구조로 형성함과 동시에, 기억 노드부의 상면과 측면뿐만 아니라 하면에도 유전체막(12)을 형성한다. 이와 같이 구성함으로써, 기억 노드부의 기억 용량을 더욱 증가시킬 수 있고, 그로 인해 소프트 에러 내성을 더욱 향상시킬 수 있다.
이 실시형태 7에 따른 메모리셀부의 제조 프로세스에서는 먼저 도 39 및 도 40에 도시한 실시형태 6과 동일한 프로세스를 행한다. 그후, 도 44에 도시한 바와 같이, 포토레지스트(21)를 마스크로 하여 예를 들면 불산(HF)을 이용하여 SiO2막(20)과, SiO2막으로 이루어지는 층간 절연막(9)의 일부를 선택적으로 제거한다. 이로 인해, 오목(凹)부(9a 및 9b)가 형성되고, 그 결과 기억 노드부를 구성하는 기억 노드 접속 배선(24c)의 외측 측면 및 하면이 노출된다. 이 노출된 하면 및 측면을 따라 도 46에 도시된 바와 같은 유전체막(12)이 형성된 후, 오목(凹)부(9a 및 9b)에 GND 배선(240b)이 충전되므로, 기억 노드부의 용량을 현저하게 증가시킬 수 있다고 하는 실시형태 3과 동일한 효과를 얻을 수 있다. 또한, SiO2막(20)에 의해 GND 배선(240b)의 패터닝 시의 에칭 시에, 에칭 스토퍼막이 소실하여 제2층째의 다결정 실리콘막이 단선한다는 문제점을 회피할 수 있다.
<실시형태 8>
도 47∼도 50은 실시형태 8에 따른 메모리셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도 및 단면도이다. 도 51은 본 발명의 실시형태 8에 따른 SRAM의 메모리셀부의 평면 레이아웃도이고, 도 52는 도 51의 100-100선을 따른 단면도이다. 먼저, 도 51 및 도 52를 참조하면, 이 실시형태 8은 상술한 실시형태 5의 변형예이다. 실시형태 5에서는 VCC배선과 기억 노드부를 함께 2층 구조로 형성했다. 이 실시형태 8에서는 VCC배선(11e 및 11f)은 1층만으로 형성함과 동시에, 기억 노드부를 기억 노드 접속 배선(24c)과 기억 노드부(11c)의 2층 구조로 형성한다. 이와 같이, 기억 노드부만을 2층 구조로 하는 경우에도, 실시형태 5와 마찬가지로 기억 노드부의 상부측면의 길이가 증가하므로, 기억 노드 용량을 증가시킬 수 있다.
실시형태 8에 따른 제조 프로세스로서는 도 34 및 도 35에 도시한 실시형태 5에 따른 제조 프로세스에 있어서, 도 47 및 도 48에 도시한 바와 같이, 제2층째의 다결정 실리콘 막을 패터닝할 때에, 기억 노드 접속 배선(24c 및 24d)만을 형성하고, VCC배선(24a, 24b)은 형성하지 않는다. 이후, 불산(HF) 등에 의해 기억 노드 접속 배선(24c 및 24d)의 상부 표면의 자연 산화막을 제거한 후, LPCVD법을 이용하여 제3층째의 다결정 실리콘막을 200∼1000 Å 정도의 두께만으로 형성한다. 그 제3층째의 다결정 실리콘 막 상의 소정 영역에 포토리소그래피 기술을 이용하여 도 50에 도시한 바와 같은 포토 레지스트(25)를 형성한다. 포토 레지스트(25)를 마스크로 하여 제3층째의 다결정 실리콘 막을 RIE법을 이용하여 드라이 에칭함으로써, 도 50에 도시된 바와 같은 패터닝된 제3층째의 다결정 실리콘(11)이 얻어진다. 이후 포토 레지스트(25)를 제거하고, 제3층째의 다결정 실리콘막의 소정 영역에 불순물을 주입함으로써, 도 52에 도시된 바와 같은 VCC배선(11e 및 11f)과, 기억 노드부(11c)와, 고저항부(11a)가 형성된다. 이하, 실시형태 5와 동일한 프로세스를 거쳐 도 52에 도시된 바와 같은 실시형태 8에 따른 메모리셀부가 완성된다.
<실시형태 9>
도 53∼도 56은 실시형태 9에 따른 메모리셀부의 제조 프로세를 설명하기 위한 평면 레이아웃도 및 단면도이다. 도 57은 본 발명의 실시형태 9에 따른 SRAM의 메모리셀부의 평면 레이아웃도이고, 도 58은 도 57의 100-100선을 따른 단면도이다. 먼저, 도 57 및 도 58을 참조하면, 실시형태 9에 따른 메모리셀 구조는 실시형태 5∼8의 변형예를 도시하고 있다. 구체적으로는, 이 실시형태 9에서는 실시형태 5와 마찬가지로 기억 노드부를 기억 노드 접속 배선(24c)와 기억 노드 접속부(11c)의 2층 구조로 형성하고 있다. 또한, 실시형태 8과 마찬가지로, VCC배선(11e 및 11f)은 1층 구조만에 의해 형성하고 있다. 또한, 이 실시형태 9에서는 비트선 컨택트 패드부를 기억 노드 접속 배선(24c)과 동일 배선층으로 형성되는 제1 비트선 컨택트 패드(24e)와, GND 배선(14b)과 동일 층으로 형성되는 제2 비트선 컨택트 패드(14a)에 의해 구성한다. 또한, 층간 절연막(9)의 표면에는 SiO2막(50)이 형성되어 있고, 그 SiO2막(50) 상에 유전체막(12)이 형성되어 있다.
이 실시형태 9에 있어서도, 기억 노드부의 상부측 단면이 기억 노드 접속 배선(24c)과 기억 노드 접속부(1c)의 2층의 측단면에 의해 구성되므로, 기억 노드부의 표면적이 증가하고, 그 결과 기억 노드 용량을 증가시킬 수 있다. 또한, 제1 비트선 컨택트 패드부(24e)를 기억 노드 접속 배선(24c)과 동일 층으로 형성함과동시에, 제2 비트선 컨택트 패드(14a)를 GND 배선(14b)과 동일 층으로 형성함으로써, 제2 비트선 컨택트 패드부(14a)와 기억 노드부에 위치하는 GND 배선(114b)과의 상면을 거의 일치시킬 수 있다. 이로 인해, 평면성을 더욱 개선할 수 있다.
실시형태 9에 따른 제조 프로세스로서는 도 32 및 도 33에 도시한 실시형태 5에 따른 제조 프로세스에 있어서, 제2층째의 다결정 실리콘막을 패터닝할 때에 도 53 및 도 54에 도시된 바와 같이, 기억 노드 접속 배선(24c, 24d)과 함께, 비트선 컨택트 패드(24e 및 24f)를 형성한다. 이 경우, 실시형태 5와 달리 VCC배선(24a, 24b)(도 33 참조)은 형성하지 않는다.
다음에, 도 55 및 도 56에 도시한 바와 같이, 100∼500 Å 정도의 두께로 SiO2막(50)을 형성한 후, 그 SiO2막(50) 중 기억 노드 접속 배선(24c, 24d) 상의 소정 영역만을 제거한다. 이후, 불산(HF) 등을 이용하여 기억 노드 접속 배선(24c)의 상부 표면의 자연 산화막을 제거한다. 그리고, 제3층째의 다결정 실리콘막을 LPCVD법을 이용하여 200∼1000 Å 정도의 두께로 퇴적한 후, 그 제3층째의 다결정 실리콘막 상의 소정 영역에 포토레지스트(25)를 형성한다. 포토 레지스트(25)를 마스크로 하여 제3층째의 다결정 실리콘막을 RIE법을 이용하여 드라이 에칭함으로써, 도 56에 도시한 바와 같은 패터닝된 다결정 실리콘막(11)(11a∼11f)이 형성된다. 이후 포토레지스트(25)를 제거한다. 그리고, 상술한 실시형태 5와 동일한 프로세스를 거쳐 도 57 및 도 58에 도시된 바와 같은 실시형태 9에 따른 메모리셀부가 완성된다.
또, 금회 개시된 실시형태는 모든 점에서 예시적인 것이지 제한적인 것은 아니라고 고려되어야 할 것이다. 본 발명의 범위는 상술한 실시형태의 설명이 아니라 특허청구의 범위에 의해 개시되고, 또한 특허청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함된다. 예를 들면, 상술한 실시형태 1∼9의 어느것을 조합해도 좋다.
이상과 같이 본 발명에 따르면, 기억 노드부의 용량을 종래에 비해 현저하게 증가시킬 수 있다. 이로 인해, 메모리셀 사이즈가 축소화된 경우에도 소프트 에러 내성을 현저하게 향상시킬 수 있다. 이와 동시에, 막다른 길 형상의 폐쇄된 패턴이 되지 않고 연속한 개방 패턴으로 할 수 있고, 그 결과 예를 들면 고저항 배선부를 설계 치수대로 미세하게 형성할 수 있으며, 그로 인해 고저항 배선부의 폭이 부분적으로 커진 경우에 기억 노드부의 표면적이 감소하여 기억 노드 용량이 저하한다는 폐단도 방지할 수 있다. 또한, 메모리셀을 형성하는 좌우 인버터의 밸런스가 좋아지고, 그로 인해 기억 보존 특성이 안정화한다는 효과도 거둔다.

Claims (3)

  1. 복수의 메모리셀을 포함하는 반도체 장치에 있어서,
    반도체 기판 상에 형성되고, 분리된 제1 부분(11a) 및 제2 부분(11b)으로 이루어진 고저항 배선부(11a, 11b)와 기억 노드부(11c, 11d)를 포함하는 제1 배선층(11)과,
    상기 제1 배선층 상에 유전체막을 개재하여 형성된 GND 배선층
    을 구비하고,
    상기 제1 배선층(11)은, 상기 고저항 배선부의 제1 부분(11a) 및 제2 부분(11b)에 각각 접속되고, 분리된 제1 부분(11f) 및 제2 부분(11e)으로 이루어진 전원 배선부(11f, 11e)를 더 포함하며,
    상기 제1 배선층의 기억 노드부와 상기 GND 배선층과 상기 유전체막에 의해 상기 기억 노드부의 용량 소자가 구성되어 있으며,
    상기 제1 배선층은 상기 메모리셀의 중심에 대해 점대칭으로 배치되어 있고,
    워드선 방향으로 서로 인접하는 메모리셀이 동일 평면 레이아웃을 가지며,
    임의의 상기 메모리셀의 고저항 배선부의 제1 부분(11a)과, 상기 임의의 메모리셀에 인접하는 인접 메모리셀의 고저항 배선부의 제1 부분(11a)과, 상기 고저항 배선부의 이들 제1 부분(11a)에 접속된 상기 전원 배선부의 제1 부분(11f)이 3 방향을 둘러싸는 폐쇄단을 구성하고,
    상기 폐쇄단은, 상기 임의의 메모리셀의 고저항 배선부의 제2 부분(11b)에의해 2개의 부분으로 분할된 개구를 갖는
    것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 GND 배선층이 접속되는, GND 영역으로 되는 제1 및 제2 불순물 영역을 더 구비하고,
    상기 제1 불순물 영역과 상기 제2 불순물 영역은 하나의 상기 메모리셀 내에서 서로 별개로 독립적으로 형성되어 있으며,
    상기 하나의 메모리셀 내에 형성된 상기 제1 및 제2 불순물 영역은 인접하는 메모리셀의 GND 영역과 별개로 형성되어 있는
    것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 GND 배선층이 접속되는, GND 영역으로 되는 제1 및 제2 불순물 영역을 더 구비하고,
    상기 제1 및 제2 불순물 영역과 상기 워드선은 평면적으로 서로 겹치지 않도록 형성되어 있는
    것을 특징으로 하는 반도체 장치.
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