JPH08195445A

JPH08195445A - 半導体メモリ装置

Info

Publication number: JPH08195445A
Application number: JP7005183A
Authority: JP
Inventors: Masaaki Takizawa; 正明滝沢
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-01-17
Filing date: 1995-01-17
Publication date: 1996-07-30

Abstract

(57)【要約】【目的】ソフトエラー耐性を向上するための充分大な
る記憶ノード容量が形成された半導体メモリ装置を、製
造工程数の増加を来すことなく、高い信頼性と、歩留り
をもって製造できるようにする。【構成】半導体基板２１に形成されたＳＲＡＭの負荷
素子を構成する導電層２２が、絶縁層２３を介して、接
地配線層２４上にこの接地配線層２４の端面２４ａを含
んで形成され、負荷素子を構成する導電層２２と接地配
線層２４との間にメモリセルの記憶ノード容量を形成し
た構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ装置、特
にＳＲＡＭ（スタティック・ランダム・アクセス・メモ
リ）装置に係わる。

【０００２】

【従来の技術】ＳＲＡＭ装置では、その高集積化に伴
い、α線によるソフトエラーの現象が問題となってい
る。これは、高集積化に伴って単位記憶ノード当たりの
寄生容量が小さくなる一方で、この半導体メモリを封入
するパッケージの材料や、リードフレーム等に微量に含
まれる天然ウラン等から放出されるα線が半導体メモリ
に入射することにより、半導体基板中に多量の電子・正
孔対が発生し、この電子が半導体基板中を移動して、メ
モリセルに蓄積されている情報すなわち電荷を破壊し、
メモリを誤動作させることによる。

【０００３】そこで、このような不都合を回避するもの
として、従来、記憶ノード容量を付加するＳＲＡＭの提
案がなされている（ＩＥＤＭ（International Electron
Device Meeting)M91-477 参照) 。

【０００４】このＳＲＡＭのメモリセルの等価回路を図
１４に示す。この例では、高抵抗負荷型のＳＲＡＭの場
合で、この場合、それぞれ駆動用トランジスタＤＴ₁，
ＤＴ ₂ と、これらに接続される高負荷Ｒ₁，Ｒ₂ とによ
るインバータのフリップフロップを有し、これらのノー
ドｎ₁，ｎ₂ とビット線ＢＬ，ＢＬＢとの間に選択用ト
ランジスタＷＴ₁，ＷＴ₂ が接続された構成を有するも
のであり、このノードｎ₁およびｎ₂ と接地との間に記
憶ノード容量ＮＣ₁およびＮＣ₂ の付加がなされる。

【０００５】図１５は、この記憶ノード容量を付加した
上述の従来のＳＲＡＭの断面図を示す。この例では上述
の高負荷Ｒ₁，Ｒ₂ が薄膜トランジスタによって構成さ
れている。この場合、例えばシリコン半導体基板１の表
面に選択的に LOCOS（LocalOxidation of Silicon）に
よって素子分離絶縁層２が形成され、この素子分離絶縁
層２によって分離された領域に、図１４における各トラ
ンジスタＤＴ₁，ＤＴ ₂ およびＷＴ₁，ＷＴ₂ を構成す
るソースないしはドレイン領域（以下Ｓ／Ｄ領域とい
う）３が形成され、これら間上にＳｉＯ₂酸化膜による
ゲート絶縁膜４を介してゲート電極５が形成されてバル
クトランジスタ６が構成されている。

【０００６】そしてこのトランジスタ６が形成された基
板１上に、ＳｉＯ₂絶縁膜７を介して薄膜トランジスタ
８による高負荷Ｒ₁およびＲ₂ が形成される。図１５に
おいては、図１４の等価回路における一方の例えば駆動
用トランジスタＤＴ₂ と高負荷Ｒ₁を構成する薄膜トラ
ンジスタ８が示されている。

【０００７】薄膜トランジスタ８は、バルクトランジス
タ６のゲート電極５を覆って形成された絶縁層７を介し
て形成された下部ゲート電極９と、これを覆って形成さ
れた同様の絶縁層７によるゲート絶縁膜を介して形成さ
れた半導体層１０と、更にこの半導体層１０上に同様の
絶縁層７によるゲート絶縁膜を介して形成された上部ゲ
ート電極１１を有し、半導体層１０の両ゲート電極９お
よび１１を挟んでその両側に位置してＳ／Ｄ領域（図示
せず）が形成されてなる。

【０００８】バルクトランジスタ６の一方のＳ／Ｄ領域
３は、図１４で示す一方の選択用トランジスタＷＴ₂ の
一方のＳ／Ｄ領域と共通に形成され、かつノードｎ₂ と
なり、これに、導電層１２がオーミックに被着される。
この導電層１２と、バルクトランジスタ６のゲート電極
５とは、多結晶シリコン層によって同時に形成される。

【０００９】バルクトランジスタ６の他のＳ／Ｄ領域３
には接地導電層１４がオーミックコンタクトして形成さ
れる。この接地導電層１４は、絶縁層７を介して薄膜ト
ランジスタ８の形成部上等に跨がってほぼ全面的に形成
される。また、この接地導電層１４は、その少なくとも
一部において下層導電層１４Ａと上層導電層１４Ｂとが
積層された構成とされ、これら下層導電層１４Ａと上層
導電層１４Ｂ間に、これら導電層１４Ａおよび１４Ｂに
対しそれぞれ電気的に絶縁層７の介在によって絶縁され
て導電層１５いわゆるストレージ・ノード・プレートが
形成される。そして、この導電層１５は、導電層１２に
コンタクトされる。

【００１０】また、この導電層１５には、素子分離絶縁
層２の上方に延在するフィン１５Ｆが形成される。一
方、接地導電層の下層および上層導電層１４Ａおよび１
４Ｂも、導電層１５のフィンに沿って絶縁層７を介して
延在するフィン１４ＡＦおよび１４ＢＦが形成される。

【００１１】また、薄膜トランジスタ８の下部および上
部ゲート電極９および１１は、共に導電層１５に連結さ
れ、かつ同様に上述の各フィン下に延在するフィン９Ｆ
および１１Ｆが形成される。

【００１２】また、薄膜トランジスタ８の半導体層１０
の形成と同時に形成され、この半導体１０に対するＳ／
Ｄ領域（図示せず）を形成する不純物導入とともに不純
物導入がなされて低比抵抗化されたフィン１０Ｆが、導
電層１５に連結し、各ゲート電極９および１１間とその
延長部（フィン）間にそれぞれ絶縁層７を介して形成さ
れる。

【００１３】このようにして、それぞれフィンを有する
各導電層９，１０，１１，１５と、接地電極１４の上下
各導電層１４Ａおよび１４Ｂとの間に図１４に示す回路
における記憶ノード容量ＮＣ₂ が形成されるようになさ
れる。

【００１４】図１５においては、一方のノードｎ₂ に関
する記憶ノード容量ＮＣ₂ の構成部のみを示したが、実
際には共通の半導体基板１に、トランジスタＤＴ₂ を形
成するバルクトランジスタの形成と同時に、図１４にお
ける他のトランジスタＤＴ₁，ＷＴ₁，ＷＴ₂ 等となる
バルクトランジスタを形成するものであり、また負荷Ｒ
₁を構成する薄膜トランジスタ８の形成時にこれと同時
に他の負荷Ｒ₂ の形成がなされ、更に他方の記憶ノード
容量ＮＣ₁の形成がなされる。

【００１５】ところが、この構成による場合、そのスト
レージ・ノード・プレートの導電層１５の形成およびこ
れの上の電極導電層１４Ｂの形成工程が、通常のＳＲＡ
Ｍの製造方法に比して増加する。また、各導電層端部間
の絶縁層７による耐圧の確保が困難となり、信頼性の低
下、歩留りの低下を来すなどの問題が生じる。

【００１６】そして、上述の絶縁層７における耐圧の向
上をはかる上でその膜厚を増加させると、この場合は容
量低下を生じる。そして、この容量低下を回避するに
は、各導電層の多層化、更に上述したフィンの面積の増
大化をはかることが必要となり、更に工程数の増加を来
すとか、メモリセル面積の増大化を来すという新たな問
題が生じてくる。

【００１７】

【発明が解決しようとする課題】本発明は、ソフトエラ
ー耐性を向上するための充分大なる記憶ノード容量が形
成された半導体メモリ装置特にＳＲＡＭを、製造工程数
の増加を来すことなく、高い信頼性と、歩留りをもって
製造できるようにした半導体メモリ装置を提供する。

【００１８】

【課題を解決するための手段】第１の本発明は、半導体
基板に形成されたＳＲＡＭの負荷素子を構成する導電層
が、絶縁層を介して、接地配線層上にこの接地配線層の
端面を含んで被着形成され、負荷素子を構成する導電層
と接地配線層との間にメモリセルの記憶ノード容量を形
成した構成とする。

【００１９】第２の本発明は、上述の構成において、そ
の負荷素子を構成する導電層が、接地配線層に形成され
た開口の内周に臨む端面の全域に渡って形成された構成
とする。

【００２０】第３の本発明は、上述の各構成において、
その接地配線層に上述の端面の面積（周縁長）を増加さ
せるに供する付加開口が形成され、この開口の内周面に
臨む接地配線層の端面を含んで負荷素子を構成する導電
層が絶縁層を介して被着された構成とする。

【００２１】

【作用】上述の本発明構成によれば、ＳＲＡＭを構成す
る接地配線層と負荷素子を構成する導電層とによって記
憶ノード容量を構成するものであって、この記憶ノード
容量を構成するためにＳＲＡＭを構成する部材とは別の
部材を特段に形成することがないので、本発明によるＳ
ＲＡＭ装置を製造するに当って製造工程数の増加を招く
ことがなく、量産性の低下を回避でき、更に製造工程数
の増加に伴う不良品の発生率が高くなる不都合を回避で
きる。

【００２２】また、接地配線層に形成される開口の端面
を利用して記憶ノード容量を形成するので、この容量を
充分大とすることができるので、α線対策を充分はかる
ことができ、またこの記憶ノード容量を大とするために
は、付加開口を穿設するのみであるので、この容量の増
大化をはかることによって面積の増大化を来すことがな
いことから、高集積密度化を阻害することがない。

【００２３】またＳＲＡＭを構成する導電層以外に多数
の導電層を積層することを回避したことによって冒頭に
述べた耐圧の問題を改善でき、信頼性および歩留の向上
をはかることができる。

【００２４】また、上述したように、付加開口を設ける
場合において、その分、接地配線層２４の面積が縮小
し、抵抗値が高くなると考えられるが、この程度の抵抗
の変化は、メモリ装置において問題とはならない。

【００２５】

【実施例】本発明による半導体メモリ装置ＳＲＡＭの一
実施例を、その理解を容易にするためにその製造方法の
一例とともに説明する。

【００２６】本発明によるＳＲＡＭ装置は、図１にその
一例の要部の断面図を示すように、半導体基板２１に形
成されたＳＲＡＭの負荷素子を構成する導電層２２が、
絶縁層２３を介して、接地配線層２４上にこの接地配線
層２４の端面２４ａを含んで形成され、負荷素子を構成
する導電層２２と接地配線層２４との間にメモリセルの
記憶ノード容量を形成した構成とするものであり、更に
この実施例においては、この構成において、接地配線層
２４の端面２４ａの全域に渡って形成された構成とす
る。そして、その接地配線層２４に開口２４Ｗが形成さ
れ、この開口２４Ｗの内周面に臨む接地配線層２４の端
面２４ａを含んで負荷素子を構成する導電層２２が絶縁
層２３を介して被着された構成とする。

【００２７】この構成によるＳＲＡＭの一実施例を図２
〜図１３を参照して詳細に説明する。図２，図４，図
６，図８，図１０および図１２は、それぞれ各工程の１
メモリセル分の平面図を示し、図３，図５，図７，図
９，図１１および図１３は、それぞれ図２，図４，図
６，図８，図１０および図１２の各Ａ−Ａ線上の断面図
を示す。

【００２８】この例においては、図１４にその等価回路
を示す高抵抗負荷型のＳＲＡＭ装置に適用した場合で、
この場合駆動用トランジスタＤＴ₁およびＤＴ₂ と、選
択用トランジスタＷＴ₁およびＷＴ₂ と、負荷素子であ
る高抵抗負荷Ｒ₁およびＲ₂によってメモリセルが構成
され、各記憶アノードｎ₁およびｎ₂ と接地との間にそ
れぞれソフトエラー耐性を向上させるための容量ＮＣ₁
およびＮＣ₂ が形成される構成とするものである。

【００２９】そして、この回路構成において、その各選
択用トランジスタＷＴ₁およびＷＴ ₂ からそれぞれワー
ドラインを導出するいわゆるスプリットワードライン型
構成とするものである。

【００３０】また、この実施例においは、各トランジス
タがｎチャネルＭＯＳトランジスタによって構成され、
また高抵抗負荷がそれぞれ多結晶半導体層によって構成
される場合である。

【００３１】この場合、先ず、図２および図３に示すよ
うに、半導体基板２１例えばｎ型のシリコン基板を用意
し、図２に示すように、最終的に例えばトランジスタＷ
Ｔ₁とＤＴ₂ とが形成される共通の第１の領域２６と、
同様に最終的に例えばトランジスタＷＴ₂ とＤＴ₁とが
形成される共通の第２の領域２７以外の表面に LOCOSに
よる素子分離絶縁層２５を形成する。

【００３２】そして、各領域２６および２７にｐ型のウ
エル領域２８をイオン注入によって形成し、これの上に
それぞれ例えば熱酸化によって形成したゲート絶縁膜２
９を介して、それぞれ各領域２６および２７を横切って
各トランジスタＷＴ₁，ＤＴ ₂ およびＷＴ₂ ，ＤＴ₁の
各ゲート電極を構成する第１導電層の半導体層３０WT1
，３０DT2 および３０WT2,３０DT1 を形成する。これ
ら半導体層３０WT1 ，３０DT2 および３０WT2,３０DT1
の形成は、例えば多結晶シリコン半導体層をＣＶＤ（化
学的気相成長）法によって全面的形成し、その後フォト
リソグラフィによってパターン化することによって同時
に形成する。

【００３３】これらゲート電極すなわち半導体層３０WT
1 ，３０DT2 および３０WT2,３０DT1 と、素子分離絶縁
層２５とをマスクとして、各領域２６および２７に、低
濃度のＳ／Ｄ領域３１ａを形成し、その後各ゲート電極
の側面にサイドウオール３２を形成する。このサイドウ
オール３２の形成は、周知の方法すなわちＳｉＯ₂をＣ
ＶＤ法によって所要の厚さに全面的に形成し、基板２１
の板面方向と直交する方向にエッチング性を有するＲＩ
Ｅ（反応性イオンエッチング）によって全面的にエッチ
ングし、ゲート電極すなわち半導体層３０WT1 ，３０DT
2 および３０WT2,３０DT1 の側面に被着された基板２１
の板面方向と直交する方向の実質的厚さが大なる部分を
残してこれより肉薄の他部をエッチングすることによっ
て形成できる。

【００３４】次に、このサイドウオール３２を含めたゲ
ート電極すなわち半導体層３０WT1，３０DT2 および３
０WT2,３０DT1 と、素子分離絶縁層２５をマスクとし
て、イオン注入によって高濃度Ｓ／Ｄ領域３１ｂを形成
して、それぞれ低濃度Ｓ／Ｄ領域３１ａと高濃度Ｓ／Ｄ
領域３１ｂとによってＳ／Ｄ領域３１を形成する。この
ようにして、第１の領域２６に、一方のＳ／Ｄ領域３１
を共通として各半導体層３０WT1 と３０DT2 とをゲート
電極とするＭＯＳトランジスタによる図１４におけるト
ランジスタＷＴ₁とＤＴ₂ とを形成し、第２の領域２７
に、一方のＳ／Ｄ領域３１を共通として各半導体層３０
WT2 と３０DT1 とをゲート電極とするＭＯＳトランジス
タによる図１４におけるトランジスタＷＴ₂ とＤＴ₁と
を形成する。

【００３５】そして、これらトランジスタが形成された
基板２１上に全面的に第１の層間絶縁層３３を形成す
る。この第１の層間絶縁層３３は、例えばＳｉＯ₂，Ｂ
ＰＳＧ（ボロン・りんシリケートガラス），ＳｉＯ₂の
積層構造とし、例えば８５０℃のアニールによるＢＰＳ
Ｇ層のリフローによって表面の平坦化をはかる。

【００３６】次に、図４および図５に示すように、第１
の層間絶縁層３３にフォトリソグラフィによってトラン
ジスタＤＴ₁およびＤＴ₂ の各接地されるべきＳ／Ｄ領
域３１上に、接地コンタクト窓３３Ｗを開口する。

【００３７】図６および図７に示すように、層間絶縁層
３３の接地コンタクト窓３３Ｗを通じて所定のＳ／Ｄ領
域３１にオーミックコンタクトさせて接地配線層２４を
形成する。この接地配線層２４は、接地コンタクト窓３
３Ｗ内を含んで第２の導電層を全面的に形成し、その後
フォトリソグラフィによって所定部に開口を穿設する。
この開口は、後に形成する高負荷Ｒ₁およびＲ₂ が、ト
ランジスタＤＴ₂ およびＤＴ₁にコンタクトされる位置
を含む領域にそれぞれコンタクト用の開口２４Ｗ₁およ
び２４Ｗ₂ を形成すると共に、トランジスタＷＴ₁およ
びＷＴ₂ の、それぞれビットラインＢＬおよびＢＬＢの
導出がなされるＳ／Ｄ領域３１を含む領域にそれぞれコ
ンタクト用の開口２４ＷBLおよび２４ＷBLB を形成す
る。そして、更にこれらコンタクト用の開口とは別に、
最終的に形成される記憶ノード容量を大容量化するため
の接地配線層２４における段差側面（前述の端面２４
ａ）の面積を増加させるに供する付加開口２４Ｗｓ（図
示の例では２個の開口２４Ｗｓ ₁および２４Ｗｓ₂ ）を
形成する。

【００３８】このようにして各開口２４Ｗ（２４Ｗ₁，
２４Ｗ₂ ，２４ＷBL，２４ＷBLB ，２４Ｗｓ₁および２
４Ｗｓ₂ ）の内周に、接地配線層２４の厚さに相当する
段差を形成し、この各開口２４Ｗの内周面による段差に
よって接地配線層２４に広面積の端面２４ａを形成す
る。

【００３９】この接地配線層２４を構成する第２の導電
層は、比較的大なる厚さに形成して、端面２４ａの面積
が充分大となるようにする。この接地配線層２４すなわ
ち第２の導電層は、できるだけ抵抗の低減化がはかられ
るものであり、このためにもその厚さは大に形成される
ものであり、例えば下層に多結晶シリコンを厚さ３２０
ｎｍに形成し、これの上にＷＳｉ等の高融点金属による
シリサイドを厚さ５０ｎｍに形成したいわゆるポリサイ
ド層によって構成する。

【００４０】図８および図９に示すように、第２の層間
絶縁層すなわち最終的に形成する記憶ノード容量の誘電
体膜ともなる絶縁層２３を、接地配線層２４の各開口２
４Ｗの内周面の端面２４ａにも良好に被着させて全面的
に形成する。この絶縁層２３は、耐圧性にすぐれた絶縁
層、例えばそれぞれＣＶＤ法によって形成したＳｉＯ ₂
層上にＳｉＮ層を積層形成したいわゆるＮＯ膜によって
実効酸化膜厚５ｎｍに形成する。

【００４１】その後、図１０および図１１に示すよう
に、接地配線層２４に形成したコンタクト用の開口２４
Ｗ₂ および２４Ｗ₁内において、絶縁層２３とこれの下
の第１の層間絶縁層３３を貫通する開口３４１および３
４２を、フォトリソグラフィによるエッチングによって
穿設して駆動用トランジスタＤＴ₁およびＤＴ₂ を構成
する各第１の半導体層３０DT1 および３０DT2 の各外端
と、選択用トランジスタＷＴ₁およびＷＴ₂ と駆動用ト
ランジスタＤＴ₂ およびＤＴ₁との共通のＳ／Ｄ領域３
１とをを外部に露呈する（図１１においては、図１０の
Ａ−Ａ線上の断面であるために開口３４２においてＳ／
Ｄ領域３１のみが露呈する部分の断面で示されてい
る）。

【００４２】その後、導電層２２（第３の導電層）を形
成する。この導電層２２は、全面的に不純物ドープがな
されていない高比抵抗の多結晶シリコン半導体層を例え
ば厚さ２０ｎｍにＣＶＤ法等によって形成して後、これ
をフォトリソグラフィによるパターンエッチングを行っ
て図１２および図１３に示すように、それぞれ開口３４
１および３４２から、これら開口３４１および３４２よ
り外側の絶縁層２３上に跨って延在する帯状パターンに
パターニングし、その延在部における一部を不純物がド
ーピングされていないすなわち高比抵抗のままに保持し
てこの部分によって負荷抵抗Ｒ₁およびＲ₂ を形成し、
他部に対して選択的に例えばイオン注入による不純物の
高濃度ドーピングを行って低比抵抗化して導電層２２
（２２１および２２２）を形成する。したがって、これ
ら導電層２２（２２１および２２２）は、開口３４１お
よび３４２を通じて外部に露呈する各第１の半導体層３
０DT1 および３０DT2 の各外端と、選択用トランジスタ
ＷＴ₁およびＷＴ₂ と駆動用トランジスタＤＴ₂ および
ＤＴ₁との共通のＳ／Ｄ領域３１とに電気的にコンタク
トされ、かつ不純物のドーピングがなされていない部分
によって構成された各負荷抵抗Ｒ₁およびＲ₂ にそれぞ
れ接続された構成となる。

【００４３】これら導電層２２１および２２２のパター
ニングは、フォトリソグラフィを用い、ＲＩＥ（反応性
イオンエッチング）等による異方性エッチングによって
行って各開口２４Ｗ（２４Ｗ₁，２４Ｗ₂ ，２４ＷBL，
２４ＷBLB ，２４Ｗｓ₁および２４Ｗｓ₂ ）の内周面の
端面２４ａに絶縁層２３を介して被着形成されが部分に
おいては、これら多結晶半導体層２２による導電層が残
存するようになし、少なくとも導電層２２１が開口２４
Ｗ₁および２４Ｗｓ₁の内周面に残存する導電層２２と
連結されて形成され、導電層２２２が少なくとも開口２
４Ｗ₂ および２４Ｗｓ₂ の内周面に残存する導電層２２
と連結されて形成されるようにする。このようにしてこ
れら導電層２２１および２２２がそれぞれ絶縁層２３す
なわち誘電体層を介して、接地配線層２４とその各開口
２４Ｗ₁および２４Ｗｓ₁，２４Ｗ₂ および２４Ｗｓ₂
の内周面における接地配線層２４の端面２４ａに対して
も絶縁層２３を介して対峙することから、各導電層２２
１および２２２と接地配線層２４間に、それぞれ大容量
の図１４で示した記憶ノード容量ＮＣ₁およびＮＣ ₂ が
形成されることになる。

【００４４】その後、図１に示すように、第３の層間絶
縁層３５を形成する。この層間絶縁層３５は、例えばＳ
ｉＯ₂，ＢＰＳＧ，ＳｉＯ₂の積層構造とし、例えば８
５０℃のアニールによるＢＰＳＧ層のリフローによって
表面の平坦化を行って形成することができる。

【００４５】そして、この第３の層間絶縁層３５，第２
の層間絶縁層３３等を貫通して選択用トランジスタＷＴ
₁およびＷＴ₂ の各外側のＳ／Ｄ領域３１上にこれに対
してビットラインをコンタクトするための開口３６を穿
設する。

【００４６】そして、このコンタクト用の開口３６内を
含んで、例えばＰＶＤ法（物理的気相成長法）によって
バリアメタル層３７を形成し、続いてＣＶＤ法によって
例えばタンクステンＷを堆積した後エッチバックするこ
とにより、開口３６内に導電性プラグ３８の埋込みを行
い、これの上を含んで全面的に例えばＰＶＤ法によって
それぞれバリアメタル層３９と、例えばＡｌＣｕによる
金属層４０と、更にこれの上にバリアメタル層４１を順
次形成し、バリアメタル層４１，金属層４０，バリアメ
タル層３９に対しフォトリソグラフィによるパターンエ
ッチングを行って図１４におけるビット線ＢＬおよびＢ
ＬＢを形成する。

【００４７】このようにすると、本発明構成によるＳＲ
ＡＭが構成される。

【００４８】本発明構成によれば、接地配線層２４と負
荷抵抗Ｒ₁およびＲ₂ との間にそれぞれ記憶ノード容量
ＮＣ₁およびＮＣ₂ を形成するものであり、これら記憶
ノード容量ＮＣ₁およびＮＣ₂ は、接地配線層２４に形
成した開口２４Ｗ（２４Ｗ₁，２４Ｗ₂ ，２４ＷBL，２
４ＷBLB ，２４Ｗｓ₁および２４Ｗｓ₂ ）によって形成
した段差の側面の全域に形成された端面２４ａにおいて
絶縁層２３を介して負荷抵抗Ｒ₁およびＲ₂ を構成する
導電層２２（２２１および２２２）を形成させることに
よって形成することから、なんら特別の層を設けること
なく、充分大きな容量の記憶ノード容量ＮＣ₁およびＮ
Ｃ₂ を形成することができるものである。

【００４９】通常ＳＲＡＭ装置として要求されるソフト
エラーレート（ＳＥＲ）は２００FIT 以下である。この
ソフトエラーレート耐性を確保する目的で、メモリセル
の記憶ノードの付加容量に蓄積すべき電荷はメモリセル
の構造にも依存するものの、従来のデータより１６ｆＣ
程度と考えることができる。ＳＲＡＭでは、データ保持
時のＳＥＲが重要であり、データ保持の電源電圧を２．
０Ｖとすると記憶ノードに付加すべき容量は８ｆＦとな
る。この容量を構成する絶縁膜は実効酸化膜厚５ｎｍの
ＮＯ膜とすると、容量の電極面積は、１．１６μｍ²以
上が必要となる。

【００５０】０．３μｍルールで設計したＳＲＡＭセル
の面積は５〜６μｍ²程度であり、記憶ノードは、１セ
ル当たり２個存在することを考えると、通常の２次元的
なセルの構造では、冒頭に述べた多層構造等によって実
質的な面積増加をはかる必要が生じるが、本発明構成に
おいては、接地配線層２４が低抵抗化を必要とし、その
厚さが大の例えば１００ｎｍ以上とされることから、そ
の端面２４ａに対して、絶縁層２３を介して導電層２２
の形成を行うものであり、さらに付加開口２４Ｗｓ（２
４Ｗｓ₁，２４Ｗｓ₂ ）を形成し、その端面２４ａの面
積の増大化をはかることによって、充分大きい容量を形
成できることになる。

【００５１】尚、上述したように、付加開口２４Ｗｓの
形成を行ってその内周面における端面２４ａに絶縁層２
３を介して導電層２２を残存させる構成をとる場合にお
いては、この開口２４Ｗｓに残存させた導電層２２によ
って、回路的に有害なショート経路が生じることのない
レイアウトが要求されることから、この場合は前述した
ようにスプリットワードライン型の構成とすることが望
まれる。

【００５２】また、上述した例では、付加開口２４Ｗｓ
を含めて全開口２４Ｗの内周面の全域において導電層２
２を残存させて実質的に記憶ノード容量の大容量化をは
かった場合であるが、必要とする容量に応じて開口の一
部の内周面において記憶ノード容量を形成する構成とす
ることもできる。

【００５３】また、上述した例では、各トランジスタが
ｎチャネル型ＭＯＳトランジスタとした場合であるが、
ｐチャネル型とすることもできる。また、上述した例で
は、高抵抗負荷が多結晶半導体層によって構成される場
合について説明したが、薄膜トランジスタ（いわゆるＴ
ＦＴ）によって形成されるＴＦＴ負荷型ＳＲＡＭ等に本
発明を適用することができるなど、種々の構成を採るこ
とができる。

【００５４】

【発明の効果】上述したように本発明構成によれば、Ｓ
ＲＡＭを構成する接地配線層２４と負荷素子を構成する
導電層２２とによって記憶ノード容量を構成するもので
あって、この記憶ノード容量を構成するためにＳＲＡＭ
を構成する部材とは別の部材を特段に形成することがな
いので、本発明によるＳＲＡＭ装置を製造するに当って
製造工程数の増加を招くことがなく、量産性の低下を回
避でき、更に製造工程数の増加に伴う不良品の発生率が
高くなる不都合を回避できる。

【００５５】また、接地配線層２４に形成される開口の
端面を利用して記憶ノード容量を形成するので、この容
量を充分大とすることができるので、α線対策を充分は
かることができ、またこの記憶ノード容量を大とするた
めには、付加開口２４Ｗｓを穿設するのみであるので、
この容量の増大化をはかることによって面積の増大化を
来すことがないことから、高集積密度化を阻害すること
がない。

【００５６】またＳＲＡＭを構成する導電層以外に多数
の導電層を積層することを回避したことによって冒頭に
述べた耐圧の問題を改善でき、信頼性の向上をはかるこ
とができる。

【図面の簡単な説明】

【図１】本発明による半導体メモリ装置の一例の要部の
断面図である。

【図２】本発明による半導体メモリ装置の一例の一製造
方法における一工程の１メモリセルの平面図である。

【図３】図２のＡ−Ａ線上の断面図である。

【図４】本発明による半導体メモリ装置の一例の一製造
方法における一工程の１メモリセルの平面図である。

【図５】図４のＡ−Ａ線上の断面図である。

【図６】本発明による半導体メモリ装置の一例の一製造
方法における一工程の１メモリセルの平面図である。

【図７】図６のＡ−Ａ線上の断面図である。

【図８】本発明による半導体メモリ装置の一例の一製造
方法における一工程の１メモリセルの平面図である。

【図９】図８のＡ−Ａ線上の断面図である。

【図１０】本発明による半導体メモリ装置の一例の一製
造方法における一工程の１メモリセルの平面図である。

【図１１】図１０のＡ−Ａ線上の断面図である。

【図１２】本発明による半導体メモリ装置の一例の一製
造方法における一工程の１メモリセルの平面図である。

【図１３】図１２のＡ−Ａ線上の断面図である。

【図１４】本発明による半導体メモリ装置の一例の１メ
モリセルの等価回路図である。

【図１５】従来の半導体メモリ装置の要部の断面図であ
る。

【符号の説明】

２１半導体基板２２，２２１，２２２導電層２３絶縁層２４接地配線層２４Ｗ，２４Ｗ₁,２４Ｗ₂,２４ＷBL，２４ＷBLB,２４Ｗ
ｓ₁,２４Ｗｓ₂ 開口２４ａ接地配線層の端面ＤＴ₁，ＤＴ₂ 駆動用トランジスタＷＴ₁，ＷＴ₂ 選択用トランジスタ

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成されたスタティック・
ランダム・アクセス・メモリセルの負荷素子を構成する
導電層が、絶縁層を介して、接地配線層上に該接地配線
層の端面を含んで被着形成され、上記負荷素子を構成する導電層と上記接地配線層との間
にメモリセルの記憶ノード容量を形成したことを特徴と
する半導体メモリ装置。
【請求項２】上記負荷素子を構成する導電層が、上記
接地配線層に形成された開口の内周に臨む端面の全域に
渡って上記絶縁層を介して被着形成されたことを特徴と
する請求項１に記載の半導体メモリ装置。
【請求項３】上記接地配線層に上記端面を増加させる
負荷開口が形成され、該開口の内周面に臨む上記接地配
線層の端面を含んで上記負荷素子を構成する導電層が絶
縁層を介して被着されたことを特徴とする請求項１また
は２に記載の半導体メモリ装置。