JPH0212963A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0212963A JPH0212963A JP63164312A JP16431288A JPH0212963A JP H0212963 A JPH0212963 A JP H0212963A JP 63164312 A JP63164312 A JP 63164312A JP 16431288 A JP16431288 A JP 16431288A JP H0212963 A JPH0212963 A JP H0212963A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に負荷抵抗型スタテ
ィック半導体記憶装置に関する。
ィック半導体記憶装置に関する。
現今、スタティック半導体記憶装置（以下ＳＲＡＭとい
う）の記憶セルは４個のＭＯ３電界効果トランジスタと
２個の負荷抵抗から成るＥ／Ｒ型回路構成のものが主流
を占める。すなわち、ＳＲＡＭの多くの記憶セルは、通
常、フィリップ・フロップを構成する一対のＭＯＳドラ
イバ・トランジスタと、このフィリップ・フロップと電
源ＶＣＣとの間に挿入される一対の負荷抵抗と、ワード
線でゲート制御されディジット線とこのフィリップ・フ
ロップとの間に挿入される一対のＭｏＳトランスファ・
ゲート・トランジスタとを含んで構成される。このＥ／
Ｒ型記憶セルは本来アクセス速度の高速化を目的として
開発されたものであるが、従来の記憶セルはトランスフ
ァ・ゲートおよびドライバの両トランジスタのゲート電
極を例えば、タングステン・ポリサイドの如き低抵抗の
導電膜で全て形成することによって、ワード線の遅延時
間の短縮化が更にはかられている。
う）の記憶セルは４個のＭＯ３電界効果トランジスタと
２個の負荷抵抗から成るＥ／Ｒ型回路構成のものが主流
を占める。すなわち、ＳＲＡＭの多くの記憶セルは、通
常、フィリップ・フロップを構成する一対のＭＯＳドラ
イバ・トランジスタと、このフィリップ・フロップと電
源ＶＣＣとの間に挿入される一対の負荷抵抗と、ワード
線でゲート制御されディジット線とこのフィリップ・フ
ロップとの間に挿入される一対のＭｏＳトランスファ・
ゲート・トランジスタとを含んで構成される。このＥ／
Ｒ型記憶セルは本来アクセス速度の高速化を目的として
開発されたものであるが、従来の記憶セルはトランスフ
ァ・ゲートおよびドライバの両トランジスタのゲート電
極を例えば、タングステン・ポリサイドの如き低抵抗の
導電膜で全て形成することによって、ワード線の遅延時
間の短縮化が更にはかられている。
しかしながら、半導体装置にあっては集積度の向上と消
費電力の低減化は常に大きな課題でありＳＲＡＭについ
ても決して例外ではあり得ない。
費電力の低減化は常に大きな課題でありＳＲＡＭについ
ても決して例外ではあり得ない。
従って、このＥ／Ｒ型記憶セルにあっても集積度および
低消費電力化のより一層の実現が今日における大きな技
術課題とされる。論じるまでもなく、このＥ／Ｒ型記憶
セルではトランジスタ素子のデイメンジョンを小さくす
ることと負荷抵抗の値を大きくすることによって、これ
らの課題を同時に解決することが可能である。しかし、
トランジスタ素子のデイメンジョンを小さくして行くと
集積度は向上するもののフィリップ・フロップのノード
（Ｎｏｄｅ）浮遊容量も必然的に減少して行くので、こ
のまま単純に負荷抵抗を大きくするとノード電位が不安
定となり、所謂ソフト・エラーによる誤動作が生じ易く
なる。一般にこのソフト・エラーによる記憶内容の反転
などの誤動作の発生を抑止するには、ノードに容量素子
を付加してその保持容量を大きくすることが有効である
０通常、この付加容量素子はノード部直下の高不純物拡
散層およびノードにつながるドライバ・トランジスタの
ゲート電極を覆うように配置される絶縁膜と導電膜の積
層体によって形成される。
低消費電力化のより一層の実現が今日における大きな技
術課題とされる。論じるまでもなく、このＥ／Ｒ型記憶
セルではトランジスタ素子のデイメンジョンを小さくす
ることと負荷抵抗の値を大きくすることによって、これ
らの課題を同時に解決することが可能である。しかし、
トランジスタ素子のデイメンジョンを小さくして行くと
集積度は向上するもののフィリップ・フロップのノード
（Ｎｏｄｅ）浮遊容量も必然的に減少して行くので、こ
のまま単純に負荷抵抗を大きくするとノード電位が不安
定となり、所謂ソフト・エラーによる誤動作が生じ易く
なる。一般にこのソフト・エラーによる記憶内容の反転
などの誤動作の発生を抑止するには、ノードに容量素子
を付加してその保持容量を大きくすることが有効である
０通常、この付加容量素子はノード部直下の高不純物拡
散層およびノードにつながるドライバ・トランジスタの
ゲート電極を覆うように配置される絶縁膜と導電膜の積
層体によって形成される。
この絶縁膜には誘電率の高いシリコン酸化膜（Ｓｉ０２
）または窒化膜（５ｉ３Ｎ４）を単独または複合で用い
るのが通常である。
）または窒化膜（５ｉ３Ｎ４）を単独または複合で用い
るのが通常である。
しかしながら、従来の記憶セルではトランスファ・ゲー
トおよびドライバ双方のゲート電極は、例えば同質のタ
ングステン・ポリサイドから成り、上面に何れも高融点
金属のシリサイド膜を露出しているので、良質のシリコ
ン酸化膜（Ｓｉ０２）を形成することが難しい、従って
、容量素子に必要な絶縁耐圧の良好な酸化薄膜を得るこ
とができないので、記憶装置の高集積化および低消費電
力化に伴うソフト・エラーによる記憶セルの誤動作の課
題を完全には解決することができない 本発明の目的は、上記の情況に鑑み、ソフト・エラーに
よる誤動作を生じることなく高集積化および低消費電力
化をはかり得る構造のスタティック記憶セルを備えた半
導体記憶装置を提供することである。
トおよびドライバ双方のゲート電極は、例えば同質のタ
ングステン・ポリサイドから成り、上面に何れも高融点
金属のシリサイド膜を露出しているので、良質のシリコ
ン酸化膜（Ｓｉ０２）を形成することが難しい、従って
、容量素子に必要な絶縁耐圧の良好な酸化薄膜を得るこ
とができないので、記憶装置の高集積化および低消費電
力化に伴うソフト・エラーによる記憶セルの誤動作の課
題を完全には解決することができない 本発明の目的は、上記の情況に鑑み、ソフト・エラーに
よる誤動作を生じることなく高集積化および低消費電力
化をはかり得る構造のスタティック記憶セルを備えた半
導体記憶装置を提供することである。
本発明によれば、半導体記憶装置の半導体基板上に形成
される記憶セルは、フィリップ・フロップを構成する一
対のＭＯＳドライブ・トランジスタと前記フィリップ・
フロップと電源との間に挿入される一対の負荷抵抗と前
記フィリップ・フロップとワード線およびディジット線
との間に挿入される一対のＭＯＳトランスファ・ゲート
・トランジスタと前記一対のＭＯＳドライブ・トランジ
スタのゲート電極と接地電位との間にそれぞれ挿入され
る容量素子とを含んで成り、前記容量素子は前記フィリ
ップ・フロップのノード・コンタクトのコンタクト孔壁
に設けられる誘電体膜により形成されることを含んで構
成される。
される記憶セルは、フィリップ・フロップを構成する一
対のＭＯＳドライブ・トランジスタと前記フィリップ・
フロップと電源との間に挿入される一対の負荷抵抗と前
記フィリップ・フロップとワード線およびディジット線
との間に挿入される一対のＭＯＳトランスファ・ゲート
・トランジスタと前記一対のＭＯＳドライブ・トランジ
スタのゲート電極と接地電位との間にそれぞれ挿入され
る容量素子とを含んで成り、前記容量素子は前記フィリ
ップ・フロップのノード・コンタクトのコンタクト孔壁
に設けられる誘電体膜により形成されることを含んで構
成される。
以下図面を参照して本発明の詳細な説明する。
第１図および第２図はそれぞれ本発明の一実施例を示す
スタティック・ランダム記憶セルの平面図およびその等
価接続回路図である。本実施例によれば、本発明記憶装
置の記憶セルは、Ｎ型拡散層２ａまたは２ｂをそれぞれ
のソース、ドレインとし、ドレイン（またはソース）を
それぞれディジット線りおよびＤに、また、ソース（ま
たはトレイン）をそれぞれノード・コンタクトＮ、およ
びＮ２に接続すると共にゲート電極を一つのワード線Ｗ
に共通接続する一対のＭｏＳトランスファ・ゲート・ト
ランジスタＱ１．Ｑ２と、Ｎ型拡散層２ｂまたは２ｃを
それぞれのソース、ドレインとし、トレインをそれぞれ
ノード・コンタクトＮ、およびＮ２に、また、ソースを
共通接地すると共にゲート電極をノード・コンタクトＮ
２およびＮ、に互いに交差接続してフリップ・フロップ
を構成する一対のＭＯＳドライバ・トランジスタＱ３．
Ｑ４と、ノード・コンタクトＮ １ ＊ Ｎ ２のコン
タクト孔内のＮ型拡散層２ａ、２ｂと接地線（第３層の
多結晶シリコンＭ＞６との間にそれぞれ形成される誘電
体膜から成る接地容量Ｃ１Ｃ２と、電源（Ｖｃｃ）線（
第２Ｍの多結晶シリコン層）８を介しリード・コンタク
トＮｌ、Ｎ２と電源（Ｖｃｃ）との間にそれぞれ接続さ
れる高抵抗の負荷抵抗（第２層の多結晶シリコンＲ＞Ｒ
ｔＲ２とを含む。ここで、Ｇは例えばタングステン・ポ
リサイドから成るゲート・ポリサイド層、６ａ、６ｂは
接地線用コンタクトをそれぞれ示す。また、デジット線
（アルミ膜）Ｄ、Ｄは図面の複雑さを避けるため平面図
（第１図）からは全て除去されデジット線用コンタクト
９ａ、９ｂのみがそれぞれ示されている。
スタティック・ランダム記憶セルの平面図およびその等
価接続回路図である。本実施例によれば、本発明記憶装
置の記憶セルは、Ｎ型拡散層２ａまたは２ｂをそれぞれ
のソース、ドレインとし、ドレイン（またはソース）を
それぞれディジット線りおよびＤに、また、ソース（ま
たはトレイン）をそれぞれノード・コンタクトＮ、およ
びＮ２に接続すると共にゲート電極を一つのワード線Ｗ
に共通接続する一対のＭｏＳトランスファ・ゲート・ト
ランジスタＱ１．Ｑ２と、Ｎ型拡散層２ｂまたは２ｃを
それぞれのソース、ドレインとし、トレインをそれぞれ
ノード・コンタクトＮ、およびＮ２に、また、ソースを
共通接地すると共にゲート電極をノード・コンタクトＮ
２およびＮ、に互いに交差接続してフリップ・フロップ
を構成する一対のＭＯＳドライバ・トランジスタＱ３．
Ｑ４と、ノード・コンタクトＮ １ ＊ Ｎ ２のコン
タクト孔内のＮ型拡散層２ａ、２ｂと接地線（第３層の
多結晶シリコンＭ＞６との間にそれぞれ形成される誘電
体膜から成る接地容量Ｃ１Ｃ２と、電源（Ｖｃｃ）線（
第２Ｍの多結晶シリコン層）８を介しリード・コンタク
トＮｌ、Ｎ２と電源（Ｖｃｃ）との間にそれぞれ接続さ
れる高抵抗の負荷抵抗（第２層の多結晶シリコンＲ＞Ｒ
ｔＲ２とを含む。ここで、Ｇは例えばタングステン・ポ
リサイドから成るゲート・ポリサイド層、６ａ、６ｂは
接地線用コンタクトをそれぞれ示す。また、デジット線
（アルミ膜）Ｄ、Ｄは図面の複雑さを避けるため平面図
（第１図）からは全て除去されデジット線用コンタクト
９ａ、９ｂのみがそれぞれ示されている。
上記実施例から明らかなように、本発明によれば、ノー
ド・コンタクトＮ、、Ｎ２のコンタクト孔の孔壁が接地
容量ｃ、、Ｃ２の形成場所に直接利用される。すなわち
、接地容量素子は従来のように基板上の薄膜によらずノ
ード・コンタクト孔内の薄膜を用い全くの独立工程で形
成される。従って、容量素子が必要とする絶縁耐圧の良
好な誘電体膜を容易に得ることができ、また、それぞれ
のノードに直接付加することができるので、記憶装置の
高集積化および低消費電力化に伴うソフト・エラーによ
る記憶セルの誤動作問題を容易に解決することができる
。
ド・コンタクトＮ、、Ｎ２のコンタクト孔の孔壁が接地
容量ｃ、、Ｃ２の形成場所に直接利用される。すなわち
、接地容量素子は従来のように基板上の薄膜によらずノ
ード・コンタクト孔内の薄膜を用い全くの独立工程で形
成される。従って、容量素子が必要とする絶縁耐圧の良
好な誘電体膜を容易に得ることができ、また、それぞれ
のノードに直接付加することができるので、記憶装置の
高集積化および低消費電力化に伴うソフト・エラーによ
る記憶セルの誤動作問題を容易に解決することができる
。
第３図は上記平面図の第１図を線Ａ−Ａ’に沿って切断
した場合に現われるノード・コンタクト部の断面構造図
である。この第３図には一方のノード・コンタクトＮ１
の断面図のみが示されているが他方のノード・コンタク
トＮ２の断面構造もこれと全く同じである。これによれ
ば、ＭＯＳトランスファ・ゲート・トランジスタＱ１の
ソース（またはドレイン）を形成するＮ型拡散層２ａと
接触するようにノード・コンタクトＮ、のコンタクト孔
に延ばされた、第２Ｎの多結晶シリコン層から成る負荷
抵抗Ｒ１上には、薄いシリコン窒化膜５から成る誘電体
膜が形成され、更に第３層の多結晶シリコン層から名る
接地線６が、ノード・コンタクトＮ１．Ｎ２をそれぞれ
覆うように配置形成されてこの薄いシリコン窒化膜５と
接触せしめられる。ここで、１．３およびＧはそれぞれ
Ｐ型シリコン基板、フィールド絶縁膜およびゲート・ポ
リサイド層を示し、また、４および７はそれぞれノード
・コンタクトＮ１．Ｎ２のコンタクト孔を開孔する厚さ
１．５μｍ程度の厚い層間絶縁膜および接地線６とデジ
ット線（アルミ線）Ｄ。
した場合に現われるノード・コンタクト部の断面構造図
である。この第３図には一方のノード・コンタクトＮ１
の断面図のみが示されているが他方のノード・コンタク
トＮ２の断面構造もこれと全く同じである。これによれ
ば、ＭＯＳトランスファ・ゲート・トランジスタＱ１の
ソース（またはドレイン）を形成するＮ型拡散層２ａと
接触するようにノード・コンタクトＮ、のコンタクト孔
に延ばされた、第２Ｎの多結晶シリコン層から成る負荷
抵抗Ｒ１上には、薄いシリコン窒化膜５から成る誘電体
膜が形成され、更に第３層の多結晶シリコン層から名る
接地線６が、ノード・コンタクトＮ１．Ｎ２をそれぞれ
覆うように配置形成されてこの薄いシリコン窒化膜５と
接触せしめられる。ここで、１．３およびＧはそれぞれ
Ｐ型シリコン基板、フィールド絶縁膜およびゲート・ポ
リサイド層を示し、また、４および７はそれぞれノード
・コンタクトＮ１．Ｎ２のコンタクト孔を開孔する厚さ
１．５μｍ程度の厚い層間絶縁膜および接地線６とデジ
ット線（アルミ線）Ｄ。
百とを相互絶縁する層間絶縁膜である。この構造では薄
いシリコン窒化膜５が容量素子ＣＩ ＋ Ｃ２の誘電体
膜として機能する。つぎに、この構造の作り方を説明す
る。
いシリコン窒化膜５が容量素子ＣＩ ＋ Ｃ２の誘電体
膜として機能する。つぎに、この構造の作り方を説明す
る。
第４図（ａ）〜（ｆ）は本発明記憶装置の製造方法を示
すノード・コンタクト部の工程順序図でる。以下説明を
簡単にするため一つのノード・コンタクトＮ１だけに限
って説明する。まず、通常の技術を用いてＰ型シリコン
基板１のフィールド絶縁膜３上にワード線Ｗおよびゲー
ト・ポリサイド層Ｇをパターニング形成し、ついで、ド
レインのＮ型拡散２ａを形成する〔第４図（ａ）参照〕
、つぎに第４図（ｂ）および（Ｃ）に示すように、厚さ
１．５μｍ程度の厚い第１層間絶縁膜４を気相成長法に
よるシリコン酸化膜で形成した後、ノード・コンタクト
Ｎ、形成のための開口部１０を開孔する。ついで、第２
層の多結晶シリコン層から成る負荷抵抗Ｒ１をこの開口
部１０の内壁に沿って形成し、底部でＮ型拡散層２ａと
接触せしめる〔第４図（ｄ）参照〕、つぎに、全面に厚
さ２００人程度の薄いシリコン窒化膜（Ｎ５Ｓｊ４）を
成長させ、パターニングして開口部１０内に薄いシリコ
ン窒化膜５を残す〔第４図（ｅ）参照〕。ついで、接地
用コンタクト６ａ、６ｂのコンタクト孔を開孔後、全面
に第３層の多結晶シリコン層を成長させ、この薄いシリ
コン窒化膜５上を覆うようにパターニングして接地線６
を形成する〔第４図（ｆ）参照〕。あとは、この上に第
２の眉間絶縁膜７を成長させ更にデジット線りをアルミ
膜のパターニングによって形成すれば、第３図に示した
通りのノード・コンタクト構造を得ることができる。
すノード・コンタクト部の工程順序図でる。以下説明を
簡単にするため一つのノード・コンタクトＮ１だけに限
って説明する。まず、通常の技術を用いてＰ型シリコン
基板１のフィールド絶縁膜３上にワード線Ｗおよびゲー
ト・ポリサイド層Ｇをパターニング形成し、ついで、ド
レインのＮ型拡散２ａを形成する〔第４図（ａ）参照〕
、つぎに第４図（ｂ）および（Ｃ）に示すように、厚さ
１．５μｍ程度の厚い第１層間絶縁膜４を気相成長法に
よるシリコン酸化膜で形成した後、ノード・コンタクト
Ｎ、形成のための開口部１０を開孔する。ついで、第２
層の多結晶シリコン層から成る負荷抵抗Ｒ１をこの開口
部１０の内壁に沿って形成し、底部でＮ型拡散層２ａと
接触せしめる〔第４図（ｄ）参照〕、つぎに、全面に厚
さ２００人程度の薄いシリコン窒化膜（Ｎ５Ｓｊ４）を
成長させ、パターニングして開口部１０内に薄いシリコ
ン窒化膜５を残す〔第４図（ｅ）参照〕。ついで、接地
用コンタクト６ａ、６ｂのコンタクト孔を開孔後、全面
に第３層の多結晶シリコン層を成長させ、この薄いシリ
コン窒化膜５上を覆うようにパターニングして接地線６
を形成する〔第４図（ｆ）参照〕。あとは、この上に第
２の眉間絶縁膜７を成長させ更にデジット線りをアルミ
膜のパターニングによって形成すれば、第３図に示した
通りのノード・コンタクト構造を得ることができる。
以上詳細に説明したように、本発明によれば、記憶セル
のノードに対接地線容量がノード・コンタクト内に構造
的に直接付加されるので、α線によるソフト・エラ一対
策の強化されたＳＲＡＭを容易に得ることができる。
のノードに対接地線容量がノード・コンタクト内に構造
的に直接付加されるので、α線によるソフト・エラ一対
策の強化されたＳＲＡＭを容易に得ることができる。
第１図および第２図はそれぞれ本発明の一実施例を示す
スタティック・ランダム記憶セルの平面図およびその等
価接続回路図、第３図は上記平面図の第１図を線Ａ−Ａ
’に沿って切断した場合に現われるノード・コンタクト
部の断面構造図、第４図（ａ）〜（ｆ）は本発明記憶装
置の製造方法を示すノード・コンタクト部の工程順序図
である。 １・・・Ｐ型シリコン基板、２ａ、２ｂ、２ｃ・・・Ｎ
型拡散層、３・・・フィールド絶縁膜、４・・・第１Ｎ
間絶縁膜、５・・・薄いシリコン窒化膜、６・・・接地
線（第３層の多結晶シリコン層）、６ａ、６ｂ・・・接
地線用コンタクト、７・・・第２層間絶縁膜、８・・・
電源（Ｖｃｃ）線（第２Ｍの多結晶シリコン層）、９ａ
、９ｂ・・・デジット線用コンタクト、ＲＩＲ２・・・
負荷抵抗（第２層の多結晶シリコン層）、Ｑｌ、Ｑ４・
・・ＭｏＳトランスファ・ゲート・トランジスタ、Ｑ２
．ＱＳ・・・ＭＯＳドライバ・トランジスタ、Ｗ・・・
ワード線、Ｄ、Ｄ・・・デジット線。 代理人 弁理士 内 原 晋 第 冴 兇 図 第 図
スタティック・ランダム記憶セルの平面図およびその等
価接続回路図、第３図は上記平面図の第１図を線Ａ−Ａ
’に沿って切断した場合に現われるノード・コンタクト
部の断面構造図、第４図（ａ）〜（ｆ）は本発明記憶装
置の製造方法を示すノード・コンタクト部の工程順序図
である。 １・・・Ｐ型シリコン基板、２ａ、２ｂ、２ｃ・・・Ｎ
型拡散層、３・・・フィールド絶縁膜、４・・・第１Ｎ
間絶縁膜、５・・・薄いシリコン窒化膜、６・・・接地
線（第３層の多結晶シリコン層）、６ａ、６ｂ・・・接
地線用コンタクト、７・・・第２層間絶縁膜、８・・・
電源（Ｖｃｃ）線（第２Ｍの多結晶シリコン層）、９ａ
、９ｂ・・・デジット線用コンタクト、ＲＩＲ２・・・
負荷抵抗（第２層の多結晶シリコン層）、Ｑｌ、Ｑ４・
・・ＭｏＳトランスファ・ゲート・トランジスタ、Ｑ２
．ＱＳ・・・ＭＯＳドライバ・トランジスタ、Ｗ・・・
ワード線、Ｄ、Ｄ・・・デジット線。 代理人 弁理士 内 原 晋 第 冴 兇 図 第 図
Claims (1)
- 半導体基板上に形成される記憶セルは、フィリップ・フ
ロップを構成する一対のＭＯＳドライブ・トランジスタ
と前記フィリップ・フロップと電源との間に挿入される
一対の負荷抵抗と前記フィリップ・フロップとワード線
およびディジット線との間に挿入される一対のＭＯＳト
ランスファ・ゲート・トランジスタと前記一対のＭＯＳ
ドライブ・トランジスタのゲート電極と接地電位との間
にそれぞれ挿入される容量素子とを含んで成り、前記容
量素子は前記フィリップ・フロップのノード・コンタク
トのコンタクト孔壁に設けられる誘電体膜により形成さ
れることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63164312A JPH06103741B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63164312A JPH06103741B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212963A true JPH0212963A (ja) | 1990-01-17 |
| JPH06103741B2 JPH06103741B2 (ja) | 1994-12-14 |
Family
ID=15790749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63164312A Expired - Lifetime JPH06103741B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103741B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278539A (ja) * | 1991-03-06 | 1992-10-05 | Sharp Corp | 半導体装置 |
| US6271569B1 (en) | 1997-07-03 | 2001-08-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having memory cells and method of manufacturing the same |
| JP2006526928A (ja) * | 2003-06-03 | 2006-11-24 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ローパスフィルタおよび電子装置 |
| JP2009044183A (ja) * | 2008-10-24 | 2009-02-26 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
| US20140104355A1 (en) * | 2009-07-02 | 2014-04-17 | Seiko Epson Corporation | Liquid ejecting apparatus |
-
1988
- 1988-06-30 JP JP63164312A patent/JPH06103741B2/ja not_active Expired - Lifetime
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| DE19750895C2 (de) * | 1997-07-03 | 2002-01-24 | Mitsubishi Electric Corp | Halbleitereinrichtung mit Speicherzellen und Herstellungsverfahren derselben |
| KR100348185B1 (ko) * | 1997-07-03 | 2002-09-18 | 미쓰비시덴키 가부시키가이샤 | 반도체장치및그제조방법 |
| JP2006526928A (ja) * | 2003-06-03 | 2006-11-24 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ローパスフィルタおよび電子装置 |
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| US20140104355A1 (en) * | 2009-07-02 | 2014-04-17 | Seiko Epson Corporation | Liquid ejecting apparatus |
| US8991999B2 (en) * | 2009-07-02 | 2015-03-31 | Seiko Epson Corporation | Liquid ejecting apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06103741B2 (ja) | 1994-12-14 |
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