JPH04278539A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04278539A JPH04278539A JP4025791A JP4025791A JPH04278539A JP H04278539 A JPH04278539 A JP H04278539A JP 4025791 A JP4025791 A JP 4025791A JP 4025791 A JP4025791 A JP 4025791A JP H04278539 A JPH04278539 A JP H04278539A
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- JP
- Japan
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- layer
- wiring layer
- electrode layer
- upper wiring
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関する
。さらに詳しくは、薄い絶縁膜を用いて構成されるＥＥ
ＰＲＯＭ、キャパシタを有するＤ／Ａコンバータ等の半
導体装置に関する。
。さらに詳しくは、薄い絶縁膜を用いて構成されるＥＥ
ＰＲＯＭ、キャパシタを有するＤ／Ａコンバータ等の半
導体装置に関する。
【０００２】
【従来の技術】上部電極層と下部電極層との間に薄い絶
縁膜を介在させて構成されている半導体装置において、
従来上部電極としてはＮ＋ドープポリシリコン層が用い
られてきたが、近年デバイスの高速化のため、より抵抗
の小さい高融点金属シリサイドＷＳｉ２膜をＮ＋ポリシ
リコン層上に積層して構成されるポリサイド構造が用い
られている。
縁膜を介在させて構成されている半導体装置において、
従来上部電極としてはＮ＋ドープポリシリコン層が用い
られてきたが、近年デバイスの高速化のため、より抵抗
の小さい高融点金属シリサイドＷＳｉ２膜をＮ＋ポリシ
リコン層上に積層して構成されるポリサイド構造が用い
られている。
【０００３】
【発明が解決しようとする課題】半導体製造中、各工程
での絶縁膜の特性劣化電気的に評価したところ、Ｎ＋ポ
リシリコン形成後、上にＷＳｉ２膜を形成、電極パター
ニング後には劣化はしていないが、その後熱処理を加え
られると電気的な劣化が発生することがわかった。これ
は熱処理によりＷＳｉ２膜に組成変化が起こり体積変化
が生じるためと考えられる（図２）。
での絶縁膜の特性劣化電気的に評価したところ、Ｎ＋ポ
リシリコン形成後、上にＷＳｉ２膜を形成、電極パター
ニング後には劣化はしていないが、その後熱処理を加え
られると電気的な劣化が発生することがわかった。これ
は熱処理によりＷＳｉ２膜に組成変化が起こり体積変化
が生じるためと考えられる（図２）。
【０００４】容量素子の上部電極層を構成する高融点金
属シリサイドとして広く用いられているＷＳｉ２は、下
部電極層を構造するＮ＋ポリシリコン、Ｓｉ基板、Ｓｉ
Ｏ２及びＳｉＮよりも半導体装置製造中の加熱による体
積変化が大きく、容量素子に対し大きなストレスを生じ
ている。特に電極と基板の間の絶縁膜については近年、
薄膜化が進むにつれそのストレスのため電気的特性劣化
が生じるという問題が見られるようになった。
属シリサイドとして広く用いられているＷＳｉ２は、下
部電極層を構造するＮ＋ポリシリコン、Ｓｉ基板、Ｓｉ
Ｏ２及びＳｉＮよりも半導体装置製造中の加熱による体
積変化が大きく、容量素子に対し大きなストレスを生じ
ている。特に電極と基板の間の絶縁膜については近年、
薄膜化が進むにつれそのストレスのため電気的特性劣化
が生じるという問題が見られるようになった。
【０００５】この発明は、上記問題を解決するためにな
されたものであって、半導体装置の製造工程の加熱によ
っても容量素子に対して熱膨張のストレスがなく、信頼
性が高く、かつ容量素子に電気信号を送る上部配線層の
電気抵抗が低く信号処理速度の速い半導体装置を提供し
ようとするものである。
されたものであって、半導体装置の製造工程の加熱によ
っても容量素子に対して熱膨張のストレスがなく、信頼
性が高く、かつ容量素子に電気信号を送る上部配線層の
電気抵抗が低く信号処理速度の速い半導体装置を提供し
ようとするものである。
【０００６】
【課題を解決するための手段】この発明によれば、下部
電極層、上部電極層及びこれらの間に薄い絶縁膜が介在
してなる容量素子と下部電極層及び上部電極層にそれぞ
れ電気信号を送る下部配線層及び上部配線層とからなり
、上部電極層と上部配線層とがＮ＋ポリシリコン層で一
体に構成されていると共に上部配線層領域のＮ＋ポリシ
リコン層上のみに更にタングステンシリサイド層が形成
され上部配線層を構成してなる半導体装置が提供される
。
電極層、上部電極層及びこれらの間に薄い絶縁膜が介在
してなる容量素子と下部電極層及び上部電極層にそれぞ
れ電気信号を送る下部配線層及び上部配線層とからなり
、上部電極層と上部配線層とがＮ＋ポリシリコン層で一
体に構成されていると共に上部配線層領域のＮ＋ポリシ
リコン層上のみに更にタングステンシリサイド層が形成
され上部配線層を構成してなる半導体装置が提供される
。
【０００７】この発明においては、下部電極層、上部電
極層及びそれらの間に薄い絶縁膜が介在してなる容量素
子と下部電極層及び上部電極層にそれぞれ電気信号を送
る下部配線層及び上部配線層とからなる。
極層及びそれらの間に薄い絶縁膜が介在してなる容量素
子と下部電極層及び上部電極層にそれぞれ電気信号を送
る下部配線層及び上部配線層とからなる。
【０００８】上記下部電極層は、容量素子を構成するた
めのものであって、例えば、ウエハー上にＮ＋ポリシリ
コン層を積層するかウエハー中にＮ＋シリコン層を形成
して構成することができる。
めのものであって、例えば、ウエハー上にＮ＋ポリシリ
コン層を積層するかウエハー中にＮ＋シリコン層を形成
して構成することができる。
【０００９】また下部電極層は、厚さ０．１〜０．５μ
ｍの外形を有し電気信号を送る下部配線層と接続されて
いる。
ｍの外形を有し電気信号を送る下部配線層と接続されて
いる。
【００１０】上記薄い絶縁膜は、容量素子の誘電体を構
成するためのものであって、下部電極層形成面上に、例
えば酸化シリコン膜、窒化シリコン膜等を積層し所定の
パターンにエッチングし下部電極層上に配置して構成す
ることができる。この膜厚は通常８０〜４００Åである
。
成するためのものであって、下部電極層形成面上に、例
えば酸化シリコン膜、窒化シリコン膜等を積層し所定の
パターンにエッチングし下部電極層上に配置して構成す
ることができる。この膜厚は通常８０〜４００Åである
。
【００１１】上記上部電極層は、容量素子を構成するた
めのものであって、上記薄い絶縁膜形成面上に、Ｎ＋ポ
リシリコンを堆積し所定のパターンにして構成すること
ができる。また、上記電極層は、厚さ０．１〜０．５μ
ｍの外形を有し電気信号を送る上部配線層と接続されて
いる。
めのものであって、上記薄い絶縁膜形成面上に、Ｎ＋ポ
リシリコンを堆積し所定のパターンにして構成すること
ができる。また、上記電極層は、厚さ０．１〜０．５μ
ｍの外形を有し電気信号を送る上部配線層と接続されて
いる。
【００１２】この発明においては、上記電極層と上部配
線層とがＮ＋ポリシリコン層で一体に構成されていると
共に上部配線層領域のＮ＋ポリシリコン層上のみに更に
タングステンシリサイド層が形成され上部配線層を構成
する。
線層とがＮ＋ポリシリコン層で一体に構成されていると
共に上部配線層領域のＮ＋ポリシリコン層上のみに更に
タングステンシリサイド層が形成され上部配線層を構成
する。
【００１３】上部配線層は、上部電極層のＮ＋ポリシリ
コン層を形成するために堆積されたＮ＋ポリシリコンと
同じＮ＋ポリシリコンをパターニングし更にこの上にタ
ングステンシリサイド層を積層して構成される。
コン層を形成するために堆積されたＮ＋ポリシリコンと
同じＮ＋ポリシリコンをパターニングし更にこの上にタ
ングステンシリサイド層を積層して構成される。
【００１４】上記タングステンシリサイド層は、上記配
線層の電気抵抗を下げて電気信号の伝達を高速化するた
めのものであって、上記配線層のＮ＋ポリシリコン層形
成面上に、タングステンシリサイドを堆積し、上部配線
層領域のＮ＋ポリシリコン層上のみのタングステンシリ
サイドを残し、上部電極層領域のＮ＋ポリシリコン層上
を含む他のタングステンシリサイドを除去して形成する
ことができる。
線層の電気抵抗を下げて電気信号の伝達を高速化するた
めのものであって、上記配線層のＮ＋ポリシリコン層形
成面上に、タングステンシリサイドを堆積し、上部配線
層領域のＮ＋ポリシリコン層上のみのタングステンシリ
サイドを残し、上部電極層領域のＮ＋ポリシリコン層上
を含む他のタングステンシリサイドを除去して形成する
ことができる。
【００１５】上部電極層領域のＮ＋ポリシリコン層上の
タングステンシリサイドを除去することによって半導体
装置製造中の熱による容量素子に対するストレスを低下
させることができる。
タングステンシリサイドを除去することによって半導体
装置製造中の熱による容量素子に対するストレスを低下
させることができる。
【００１６】このタングステンシリサイド層は上部配線
層領域のＮ＋ポリシリコン層と共に上部配線層を構成す
る。また、上部配線層は、厚さ０．２〜０．３μｍであ
る。
層領域のＮ＋ポリシリコン層と共に上部配線層を構成す
る。また、上部配線層は、厚さ０．２〜０．３μｍであ
る。
【００１７】この発明においては、この上に更にＡｌ電
極、絶縁膜等の形成を行って、半導体装置を構成する。
極、絶縁膜等の形成を行って、半導体装置を構成する。
【００１８】
【作用】上部配線層領域のＮ＋ポリシリコン層上のみに
積層されたタングステンシリサイドが、半導体製造工程
における熱処理によって容量素子に対して熱膨張のスト
レスを与えることなく上部配線層の電気抵抗を下げ信号
処理速度を高速化する。
積層されたタングステンシリサイドが、半導体製造工程
における熱処理によって容量素子に対して熱膨張のスト
レスを与えることなく上部配線層の電気抵抗を下げ信号
処理速度を高速化する。
【００１９】
【実施例】この発明の実施例を図面を用いて説明する。
【００２０】図１に示すように、シリコン基板１上に素
子分離用酸化膜２を形成し、素子形成領域のシリコン基
板中にＡｓをドーピングして下部電極層のＮ＋シリコン
層３を形成する。
子分離用酸化膜２を形成し、素子形成領域のシリコン基
板中にＡｓをドーピングして下部電極層のＮ＋シリコン
層３を形成する。
【００２１】この上に熱酸化法によって薄い絶縁膜７を
形成する。この膜厚は、８０Åである。
形成する。この膜厚は、８０Åである。
【００２２】次に、この上を含む領域にＣＶＤ法によっ
て膜厚１５００Åのポリシリコン層を積層しＰをドーピ
ングし次に、この上にＣＶＤ法によって膜厚２０００Å
となるようにＷＳｉ２を積層し、所定のパターンにエッ
チングすることによって上部電極層領域８及び上部配線
層領域９が一体となったＮ＋ポリシリコン層４を形成す
る。その後ホトリソグラフィ法によって上部電極層領域
８上のＷＳｉ２をエッチングし配線層領域９上のみを残
したパターニングを行ってＮ＋ポリシリコン層４とＷＳ
ｉ２層５からなる配線層を形成し、Ａｌ電極６を形成し
て半導体装置を製造する。
て膜厚１５００Åのポリシリコン層を積層しＰをドーピ
ングし次に、この上にＣＶＤ法によって膜厚２０００Å
となるようにＷＳｉ２を積層し、所定のパターンにエッ
チングすることによって上部電極層領域８及び上部配線
層領域９が一体となったＮ＋ポリシリコン層４を形成す
る。その後ホトリソグラフィ法によって上部電極層領域
８上のＷＳｉ２をエッチングし配線層領域９上のみを残
したパターニングを行ってＮ＋ポリシリコン層４とＷＳ
ｉ２層５からなる配線層を形成し、Ａｌ電極６を形成し
て半導体装置を製造する。
【００２３】
【発明の効果】この発明によれば、半導体装置の製造工
程の加熱によっても容量素子に対して熱膨張のストレス
がなく信頼性が高く、かつ容量素子に電気信号を送る上
部配線層の電気抵抗が低く信号処理速度の速い半導体装
置を提供することができる。
程の加熱によっても容量素子に対して熱膨張のストレス
がなく信頼性が高く、かつ容量素子に電気信号を送る上
部配線層の電気抵抗が低く信号処理速度の速い半導体装
置を提供することができる。
【図１】この発明の実施例で製造した半導体装置の説明
図である。
図である。
【図２】従来の半導体装置の熱処理による劣化の説明図
である。
である。
１ シリコン基板
２ 素子分離用酸化膜
３ Ｎ＋シリコン層（下部電極層）
４ Ｎ＋ポリシリコン層
５ ＷＳｉ２層
６ Ａｌ電極
７ 絶縁膜
８ 上部電極層領域
９ 上部配線層領域
Claims (1)
- 【請求項１】 下部電極層、上部電極層及びこれらの
間に薄い絶縁膜が介在してなる容量素子と下部電極層及
び上部電極層にそれぞれ電気信号を送る下部配線層及び
上部配線層とからなり、上部電極層と上部配線層とがＮ
＋ポリシリコン層で一体に構成されていると共に上部配
線層領域のＮ＋ポリシリコン層上のみに更にタングステ
ンシリサイド層が形成され上部配線層を構成してなる半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4025791A JPH04278539A (ja) | 1991-03-06 | 1991-03-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4025791A JPH04278539A (ja) | 1991-03-06 | 1991-03-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04278539A true JPH04278539A (ja) | 1992-10-05 |
Family
ID=12575625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4025791A Pending JPH04278539A (ja) | 1991-03-06 | 1991-03-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04278539A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145863A (ja) * | 1985-12-20 | 1987-06-29 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| JPH0212963A (ja) * | 1988-06-30 | 1990-01-17 | Nec Corp | 半導体記憶装置 |
-
1991
- 1991-03-06 JP JP4025791A patent/JPH04278539A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145863A (ja) * | 1985-12-20 | 1987-06-29 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| JPH0212963A (ja) * | 1988-06-30 | 1990-01-17 | Nec Corp | 半導体記憶装置 |
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