JP2773190B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2773190B2 JP2773190B2 JP1047843A JP4784389A JP2773190B2 JP 2773190 B2 JP2773190 B2 JP 2773190B2 JP 1047843 A JP1047843 A JP 1047843A JP 4784389 A JP4784389 A JP 4784389A JP 2773190 B2 JP2773190 B2 JP 2773190B2
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- Japan
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- silicon
- film
- polycrystalline silicon
- oxide film
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置の製造方法に関し、特に、電圧
依存性のない容量素子の構造を有する半導体装置の製造
方法に関する。
依存性のない容量素子の構造を有する半導体装置の製造
方法に関する。
従来の技術 従来、この種の容量素子としては、多結晶シリコンと
濃度の薄い拡散層間のゲート容量を用いたもの、あるい
は多結晶シリコンと多結晶シリコン間の絶縁膜容量を用
いたものが代表的である。
濃度の薄い拡散層間のゲート容量を用いたもの、あるい
は多結晶シリコンと多結晶シリコン間の絶縁膜容量を用
いたものが代表的である。
発明が解決しようとする課題 しかしながら、上述した従来の２つの容量素子におい
て、前者は、下部電極として濃度の薄い拡散層を用いる
為に容量値に電圧依存性があり、後者は、容量値に電圧
依存性はないが、容量素子を含まない半導体装置の製造
方法に比べて製造工程が複雑になる等の欠点がある。
て、前者は、下部電極として濃度の薄い拡散層を用いる
為に容量値に電圧依存性があり、後者は、容量値に電圧
依存性はないが、容量素子を含まない半導体装置の製造
方法に比べて製造工程が複雑になる等の欠点がある。
本発明は従来の上記実情に鑑みてなされたものであ
り、従って本発明の目的は、従来の技術に内在する上記
諸欠点を解消し、容量素子を含まない半導体装置に比べ
て製造工程がそれ程複雑になることがなく、しかも容量
値に電圧依存性のない容量素子を実現することを可能と
した半導体装置の新規な製造方法を提供することにあ
る。
り、従って本発明の目的は、従来の技術に内在する上記
諸欠点を解消し、容量素子を含まない半導体装置に比べ
て製造工程がそれ程複雑になることがなく、しかも容量
値に電圧依存性のない容量素子を実現することを可能と
した半導体装置の新規な製造方法を提供することにあ
る。
発明の従来技術に対する相違点 上述した従来の容量素子に対し、本発明は、容量素子
を含まない半導体装置に比べて製造工程がさほど複雑に
なることなく、しかも容量値に電圧依存性のない容量素
子を実現できるという相違点を有する。
を含まない半導体装置に比べて製造工程がさほど複雑に
なることなく、しかも容量値に電圧依存性のない容量素
子を実現できるという相違点を有する。
課題を解決するための手段 前記目的を達成する為に、本発明に係る半導体装置の
製造方法は、シリコン基板上に形成されたシリコン酸化
膜上に導電化した第１の多結晶シリコンを被着パタン化
し、その上にPSG膜を被着した後にゲート電極の取出部
（以下第１の領域）及び容量素子形成部（以下第２の領
域）の該PSC膜を選択的に除去し、次に前記第１、第２
の領域の前記第１の多結晶シリコン上に熱酸化によりシ
リコン酸化膜を形成し、次いで前記第２の領域にシリコ
ン窒化膜及び導電化した第２の多結晶シリコンを被着し
て前記第２の領域のみ選択的に残存せしめ、続いてバッ
ファード弗酸により前記第１の領域のシリコン酸化膜を
除去し、前記第１の領域及び第２の領域の前記第２の多
結晶シリコン上にアルミニウムを被着パタン化し、アル
ミ配線及び容量素子の上部電極を形成することを特徴と
している。
製造方法は、シリコン基板上に形成されたシリコン酸化
膜上に導電化した第１の多結晶シリコンを被着パタン化
し、その上にPSG膜を被着した後にゲート電極の取出部
（以下第１の領域）及び容量素子形成部（以下第２の領
域）の該PSC膜を選択的に除去し、次に前記第１、第２
の領域の前記第１の多結晶シリコン上に熱酸化によりシ
リコン酸化膜を形成し、次いで前記第２の領域にシリコ
ン窒化膜及び導電化した第２の多結晶シリコンを被着し
て前記第２の領域のみ選択的に残存せしめ、続いてバッ
ファード弗酸により前記第１の領域のシリコン酸化膜を
除去し、前記第１の領域及び第２の領域の前記第２の多
結晶シリコン上にアルミニウムを被着パタン化し、アル
ミ配線及び容量素子の上部電極を形成することを特徴と
している。
実施例 次に本発明をその好ましい一実施例について図面を参
照して説明する。
照して説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例を示す工程
断面図である。
断面図である。
第１図（ｄ）を参照するに、本発明に係る製造方法に
よって製造された半導体装置の一実施例は、容量素子
が、MIS型素子のゲート電極と同時に形成される下部電
極（多結晶シリコン３）と、積層の配線材からなる上部
電極（多結晶シリコン７、アルミニウム８）と、単層も
しくは積層からなる容量絶縁膜（シリコン酸化膜５、シ
リコン窒化膜６）とから構成されている。
よって製造された半導体装置の一実施例は、容量素子
が、MIS型素子のゲート電極と同時に形成される下部電
極（多結晶シリコン３）と、積層の配線材からなる上部
電極（多結晶シリコン７、アルミニウム８）と、単層も
しくは積層からなる容量絶縁膜（シリコン酸化膜５、シ
リコン窒化膜６）とから構成されている。
次に第１図（ａ）〜（ｄ）を参照しながら本発明に係
る半導体装置の製造方法の製造工程を説明する。最初、
シリコン基板１上に、膜厚5000Å程度のシリコン酸化膜
２を形成し、次に、膜厚5000Å程度の導電化した多結晶
シリコン３を被着パタン化後、その上に膜厚7000Å程度
のPSG（Phospho−Silicate−Glass）膜を被着し、ゲー
ト電極の取り出し部（イ）及び容量素子形成部（ロ）の
PSG膜を第１図（ａ）の如く、選択的に除去する。
る半導体装置の製造方法の製造工程を説明する。最初、
シリコン基板１上に、膜厚5000Å程度のシリコン酸化膜
２を形成し、次に、膜厚5000Å程度の導電化した多結晶
シリコン３を被着パタン化後、その上に膜厚7000Å程度
のPSG（Phospho−Silicate−Glass）膜を被着し、ゲー
ト電極の取り出し部（イ）及び容量素子形成部（ロ）の
PSG膜を第１図（ａ）の如く、選択的に除去する。
次に第１図（ｂ）に示す如く、熱酸化により（イ）及
び（ロ）の部分の多結晶シリコン３上に、膜厚200Å程
度のシリコン酸化膜５を形成後、膜厚200Å程度のシリ
コン窒化膜６及び膜厚1000Å程度の導電化した多結晶シ
リコン７を被着し、（ロ）の部分のみ選択的に残存せし
める。
び（ロ）の部分の多結晶シリコン３上に、膜厚200Å程
度のシリコン酸化膜５を形成後、膜厚200Å程度のシリ
コン窒化膜６及び膜厚1000Å程度の導電化した多結晶シ
リコン７を被着し、（ロ）の部分のみ選択的に残存せし
める。
更に、第１図（ｃ）の如く、バッファード弗酸によ
り、（イ）の部分のシリコン酸化膜５を除去後、第１図
（ｄ）の如く、膜厚１μｍ程度のアルミニウム８を被着
パタン化し、アルミ配線及び容量素子の上部電極を形成
する。
り、（イ）の部分のシリコン酸化膜５を除去後、第１図
（ｄ）の如く、膜厚１μｍ程度のアルミニウム８を被着
パタン化し、アルミ配線及び容量素子の上部電極を形成
する。
上記実施例において、容量絶縁膜となるシリコン酸化
膜５を熱酸化により形成したが、CVD法によるHTO（High
−Temperature−Oxide）で形成すれば、より均一な膜と
なるので、より精度よい容量素子が実現できる。
膜５を熱酸化により形成したが、CVD法によるHTO（High
−Temperature−Oxide）で形成すれば、より均一な膜と
なるので、より精度よい容量素子が実現できる。
また、単位容量値が比較的小さくてもよい場合には、
容量絶縁膜を比較的厚めの500Å程度のシリコン酸化膜
単層で形成すれば、より製造工程が短縮される利点があ
る。
容量絶縁膜を比較的厚めの500Å程度のシリコン酸化膜
単層で形成すれば、より製造工程が短縮される利点があ
る。
発明の効果 以上説明したように、本発明によれば、ゲート電極と
同時形成された多結晶シリコンの下部電極と、シリコン
酸化膜もしくはシリコン酸化膜とシリコン窒化膜の積層
からなる容量絶縁膜と、多結晶シリコンとアルミニムの
積層からなる上部電極から構成される容量素子にするこ
とにより、容量素子を含まない半導体装置に比べて製造
工程がさほど複雑になることなく、容量値に電圧依存性
のない容量素子を実現できる効果が得られる。
同時形成された多結晶シリコンの下部電極と、シリコン
酸化膜もしくはシリコン酸化膜とシリコン窒化膜の積層
からなる容量絶縁膜と、多結晶シリコンとアルミニムの
積層からなる上部電極から構成される容量素子にするこ
とにより、容量素子を含まない半導体装置に比べて製造
工程がさほど複雑になることなく、容量値に電圧依存性
のない容量素子を実現できる効果が得られる。
第１図（ａ）〜（ｄ）は本発明の一実施例を示す製造工
程断面図である。 １……シリコン基板、２、５……シリコン酸化膜、３、
７……多結晶シリコン、４……PSG膜、６……シリコン
窒化膜、８……アルミニウム
程断面図である。 １……シリコン基板、２、５……シリコン酸化膜、３、
７……多結晶シリコン、４……PSG膜、６……シリコン
窒化膜、８……アルミニウム
Claims (1)
- 【請求項１】シリコン基板上に形成されたシリコン酸化
膜上に導電化した第１の多結晶シリコンを被着パタン化
し、その上にPSG膜を被着した後にゲート電極の取出部
（以下第１の領域）及び容量素子形成部（以下第２の領
域）の該PSG膜を選択的に除去し、次に前記第１、第２
の領域の前記第１の多結晶シリコン上に熱酸化によりシ
リコン酸化膜を形成し、次いで前記第２の領域にシリコ
ン窒化膜及び導電化した第２の多結晶シリコンを被着し
て前記第２の領域のみ選択的に残存せしめ、続いてバッ
ファード弗酸により前記第１の領域のシリコン酸化膜を
除去し、前記第１の領域及び第２の領域の前記第２の多
結晶シリコン上にアルミニウムを被着パタン化し、アル
ミ配線及び容量素子の上部電極を形成することを特徴と
した半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1047843A JP2773190B2 (ja) | 1989-02-28 | 1989-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1047843A JP2773190B2 (ja) | 1989-02-28 | 1989-02-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02226755A JPH02226755A (ja) | 1990-09-10 |
| JP2773190B2 true JP2773190B2 (ja) | 1998-07-09 |
Family
ID=12786651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1047843A Expired - Lifetime JP2773190B2 (ja) | 1989-02-28 | 1989-02-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2773190B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3025733B2 (ja) * | 1993-07-22 | 2000-03-27 | 三洋電機株式会社 | 半導体集積回路装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61251064A (ja) * | 1985-04-30 | 1986-11-08 | Toshiba Corp | 半導体集積回路 |
| JPS6246551A (ja) * | 1985-08-26 | 1987-02-28 | Matsushita Electronics Corp | 半導体集積回路装置 |
-
1989
- 1989-02-28 JP JP1047843A patent/JP2773190B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02226755A (ja) | 1990-09-10 |
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