JPS6262473B2 - - Google Patents
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- JPS6262473B2 JPS6262473B2 JP9023581A JP9023581A JPS6262473B2 JP S6262473 B2 JPS6262473 B2 JP S6262473B2 JP 9023581 A JP9023581 A JP 9023581A JP 9023581 A JP9023581 A JP 9023581A JP S6262473 B2 JPS6262473 B2 JP S6262473B2
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- insulating film
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法にかかり、特
に容量素子の形成に関する。
に容量素子の形成に関する。
従来、容量素子としては、多結晶シリコンと濃
度の薄い拡散層間のゲート容量を用いたもの、多
結晶シリコンと多結晶シリコン間の絶縁膜容量を
用いたもの等がある。第１のものは、電極として
濃度の薄い拡散層を用いるために、容量値に電圧
依存性があり、第２のものは、容量値に電圧依存
性はないが、容量素子を含まない半導体装置の製
造方法に比べて製造工程が複雑になる等の欠点が
ある。
度の薄い拡散層間のゲート容量を用いたもの、多
結晶シリコンと多結晶シリコン間の絶縁膜容量を
用いたもの等がある。第１のものは、電極として
濃度の薄い拡散層を用いるために、容量値に電圧
依存性があり、第２のものは、容量値に電圧依存
性はないが、容量素子を含まない半導体装置の製
造方法に比べて製造工程が複雑になる等の欠点が
ある。
本発明は、容量素子を含まない半導体装置の製
造方法に比べて製造工程が複雑になる事なく、し
かも容量値に電圧依存性のない半導体装置の製造
方法を提供するものである。
造方法に比べて製造工程が複雑になる事なく、し
かも容量値に電圧依存性のない半導体装置の製造
方法を提供するものである。
本発明は、半導体基板の一主表面上に、第１の
絶縁膜を形成する工程と、該第１の絶縁膜上に多
結晶シリコン膜を被着パタン化する工程と、その
後第２の絶縁膜を形成し、該多結晶シリコン膜上
の第２の絶縁膜を選択的に除去後、薄い第３の絶
縁膜を形成する工程と、該第３の絶縁膜上に性質
の異なる第４の絶縁膜を被着パタン化する工程
と、その後第５の絶縁膜を被着し、該第４の絶縁
膜上の該第５の絶縁膜を除去する工程と、しかる
後金属薄膜を、被着パタン化する工程とを含んで
構成されている。
絶縁膜を形成する工程と、該第１の絶縁膜上に多
結晶シリコン膜を被着パタン化する工程と、その
後第２の絶縁膜を形成し、該多結晶シリコン膜上
の第２の絶縁膜を選択的に除去後、薄い第３の絶
縁膜を形成する工程と、該第３の絶縁膜上に性質
の異なる第４の絶縁膜を被着パタン化する工程
と、その後第５の絶縁膜を被着し、該第４の絶縁
膜上の該第５の絶縁膜を除去する工程と、しかる
後金属薄膜を、被着パタン化する工程とを含んで
構成されている。
次に、本発明を実施例により詳細に説明する。
第１図ないし第４図は、本発明の一実施例を説
明するための図であり、イの部分は、コンタクト
ホールであり、ロの部分は、容量素子部である。
まず第１図の如く、シリコン基板１の表面に第１
絶縁膜２を形成する。更に第１絶縁膜２の上に多
結晶シリコン膜３を被着パタン化後、第２の絶縁
膜であるシリコン酸化膜４を成長し、コンタクト
ホールとなるイの部分及び容量素子となる部分の
シリコン酸化膜を除去する。つぎに、第２図の如
く熱酸化により、第３の絶縁膜である薄いシリコ
ン酸化膜５を形成し、更に第４の絶縁膜であるシ
リコン窒化膜６を被着後、ロの部分以外のシリコ
ン窒化膜を除去する。その後第３図の如く第５の
絶縁膜であるシリコン酸化膜７を成長し、イ及び
ロの部分のみシリコン酸化膜を除去する。なおこ
の時、イの部分の薄いシリコン酸化膜５は、同時
に除去される。しかる後、第４図の如く、アルミ
ニユウム等の金属薄膜８を被着し、パタン化する
事により、ロの部分に容量素子が形成される。
明するための図であり、イの部分は、コンタクト
ホールであり、ロの部分は、容量素子部である。
まず第１図の如く、シリコン基板１の表面に第１
絶縁膜２を形成する。更に第１絶縁膜２の上に多
結晶シリコン膜３を被着パタン化後、第２の絶縁
膜であるシリコン酸化膜４を成長し、コンタクト
ホールとなるイの部分及び容量素子となる部分の
シリコン酸化膜を除去する。つぎに、第２図の如
く熱酸化により、第３の絶縁膜である薄いシリコ
ン酸化膜５を形成し、更に第４の絶縁膜であるシ
リコン窒化膜６を被着後、ロの部分以外のシリコ
ン窒化膜を除去する。その後第３図の如く第５の
絶縁膜であるシリコン酸化膜７を成長し、イ及び
ロの部分のみシリコン酸化膜を除去する。なおこ
の時、イの部分の薄いシリコン酸化膜５は、同時
に除去される。しかる後、第４図の如く、アルミ
ニユウム等の金属薄膜８を被着し、パタン化する
事により、ロの部分に容量素子が形成される。
以上のように、本発明によれば、容量素子を含
まない半導体装置の製造方法に比べて、製造工程
が複雑になる事なく、しかも電圧依存性のない容
量値を持つた半導体装置を製造できる。
まない半導体装置の製造方法に比べて、製造工程
が複雑になる事なく、しかも電圧依存性のない容
量値を持つた半導体装置を製造できる。
第１図ないし第４図は、本発明の一実施例の工
程途中の断面図である。 尚、図において、１……シリコン基板、２……
絶縁膜、３……多結晶シリコン膜、４……シリコ
ン酸化膜、５……薄いシリコン酸化膜、６……シ
リコン窒化膜、７……シリコン酸化膜、８……金
属薄膜（アルミニユウム等）である。
程途中の断面図である。 尚、図において、１……シリコン基板、２……
絶縁膜、３……多結晶シリコン膜、４……シリコ
ン酸化膜、５……薄いシリコン酸化膜、６……シ
リコン窒化膜、７……シリコン酸化膜、８……金
属薄膜（アルミニユウム等）である。
Claims (1)
- １ 半導体基板の一主表面上に、第１の絶縁膜を
形成する工程と、該第１の絶縁膜上に多結晶シリ
コン膜を被着パタン化する工程と、その後第２の
絶縁膜を形成し、該多結晶シリコン膜上の該第２
の絶縁膜を選択的に除去後、薄い第３の絶縁膜を
形成する工程と、該第３の絶縁膜上に性質の異な
る第４の絶縁膜を被着パタン化する工程と、その
後第５の絶縁膜を被着し、該第４の絶縁膜上の該
第５の絶縁膜を除去する工程としかる後、金属薄
膜を被着パタン化する工程とを含んだ二層絶縁膜
構造を有するMIS型容量素子を含む半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9023581A JPS57206060A (en) | 1981-06-12 | 1981-06-12 | Manufacturing method for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9023581A JPS57206060A (en) | 1981-06-12 | 1981-06-12 | Manufacturing method for semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57206060A JPS57206060A (en) | 1982-12-17 |
| JPS6262473B2 true JPS6262473B2 (ja) | 1987-12-26 |
Family
ID=13992824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9023581A Granted JPS57206060A (en) | 1981-06-12 | 1981-06-12 | Manufacturing method for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57206060A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3195474B2 (ja) * | 1993-09-20 | 2001-08-06 | 富士通株式会社 | 半導体装置 |
-
1981
- 1981-06-12 JP JP9023581A patent/JPS57206060A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57206060A (en) | 1982-12-17 |
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