JPH0330431A - バイポーラ半導体装置およびその製造方法 - Google Patents
バイポーラ半導体装置およびその製造方法Info
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- JPH0330431A JPH0330431A JP16774589A JP16774589A JPH0330431A JP H0330431 A JPH0330431 A JP H0330431A JP 16774589 A JP16774589 A JP 16774589A JP 16774589 A JP16774589 A JP 16774589A JP H0330431 A JPH0330431 A JP H0330431A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
口既要］
コンデンサを併設したベース引出し電橋形バイポーラ半
導体装置とその製造方法に関し、製造工程を簡単化し、
且つ、キャパシタを出来るだけ大容量化することを目的
とし、 ベース引出し電極とキャパシタの下部電極とを同時に被
着した多結晶シリコン膜によって構成し、前記ベース引
出し電極上の絶縁膜と前記キャパシタの下部電極上の誘
電体膜とを同時に構成し、且つ、エミッタ電極と前記キ
ャパシタの上部電極とを同時に被着した多結晶シリコン
膜によって構成する。
導体装置とその製造方法に関し、製造工程を簡単化し、
且つ、キャパシタを出来るだけ大容量化することを目的
とし、 ベース引出し電極とキャパシタの下部電極とを同時に被
着した多結晶シリコン膜によって構成し、前記ベース引
出し電極上の絶縁膜と前記キャパシタの下部電極上の誘
電体膜とを同時に構成し、且つ、エミッタ電極と前記キ
ャパシタの上部電極とを同時に被着した多結晶シリコン
膜によって構成する。
［産業上の利用分野］
本発明は半導体装置の製造方法に係り、特に、コンデン
サを併設したベース引出し電極形バイポーラ半導体装置
とその製造方法に関する。
サを併設したベース引出し電極形バイポーラ半導体装置
とその製造方法に関する。
最近、ＩＣ，ＬＳＩなどの半導体装置は微細化して高速
化する方向に技術開発が進められているが、一方、これ
らＩＣに併設されるコンデンサは大きな容量のものが望
まれており、そのため、−層の検討が望まれている。
化する方向に技術開発が進められているが、一方、これ
らＩＣに併設されるコンデンサは大きな容量のものが望
まれており、そのため、−層の検討が望まれている。
［従来の技術］
第４図は従来のバイポーラ半導体装置の構造断面図（コ
ンデンサを併設したベース引出し電極形バイポーラ半導
体素子の構造断面図）を示しており、図中の記号１はｐ
型シリコン基板、２はＵ溝からなる素子分離帯、３はｎ
゛型埋没層、４はｎ型コレクタ層（エピタキシャル成長
層）、５はｐ型ベース層、６は多結晶シリコン膜からな
るベース引出し電極、７はｎ゛型エミッタ層、８は厚い
５ｉｆｔ （酸化シリコン）膜からなるフィールド絶
縁膜、９はキャパシタ、 ９１はキャパシタのアルミニ
ウム膜からなる下部電極、９２は誘電体膜、９３はキャ
パシタのアルミニウム膜からなる上部電極。
ンデンサを併設したベース引出し電極形バイポーラ半導
体素子の構造断面図）を示しており、図中の記号１はｐ
型シリコン基板、２はＵ溝からなる素子分離帯、３はｎ
゛型埋没層、４はｎ型コレクタ層（エピタキシャル成長
層）、５はｐ型ベース層、６は多結晶シリコン膜からな
るベース引出し電極、７はｎ゛型エミッタ層、８は厚い
５ｉｆｔ （酸化シリコン）膜からなるフィールド絶
縁膜、９はキャパシタ、 ９１はキャパシタのアルミニ
ウム膜からなる下部電極、９２は誘電体膜、９３はキャ
パシタのアルミニウム膜からなる上部電極。
Ｃは多結晶シリコン膜ＣＩ＋ アルミニウムＤｅｃ、か
らなるコレクタコンタクト電極、Ｂはアルミニウム膜か
らなるベース電極、Ｅは多結晶シリコン膜Ｅ、。
らなるコレクタコンタクト電極、Ｂはアルミニウム膜か
らなるベース電極、Ｅは多結晶シリコン膜Ｅ、。
アルミニウム膜Ｅ２からなるエミッタ電極である。
［発明が解決しようとする課題］
ところで、上記した多結晶シリコンからなるベース引出
し電極形バイポーラ半導体装置に併設されるコンデンサ
は、半導体素子部分を始めに形成し、次に、キャパシタ
を形成する方法が採られており、この後者のキャパシタ
の形成には多層配線を設けるＩＣでは、その多層配線の
アルミニウム膜や眉間絶縁膜の形成と同時にキャパシタ
を形成できるから工程が増加する問題はないが、多層配
線を設けない構造の半導体装置においては、特にキャパ
シタの形成工程を追加する必要があって、製造工程が多
くかかり、しかも、マスクの枚数も増えて、工数や材料
費が嵩む欠点がある。
し電極形バイポーラ半導体装置に併設されるコンデンサ
は、半導体素子部分を始めに形成し、次に、キャパシタ
を形成する方法が採られており、この後者のキャパシタ
の形成には多層配線を設けるＩＣでは、その多層配線の
アルミニウム膜や眉間絶縁膜の形成と同時にキャパシタ
を形成できるから工程が増加する問題はないが、多層配
線を設けない構造の半導体装置においては、特にキャパ
シタの形成工程を追加する必要があって、製造工程が多
くかかり、しかも、マスクの枚数も増えて、工数や材料
費が嵩む欠点がある。
また、半導体装置に併設するコンデンサは電源電圧の安
定供給のために使用したり、また、スピードアップコン
デンサとして使用するためのもので、出来るだけ大きな
容量のものが望まれている。
定供給のために使用したり、また、スピードアップコン
デンサとして使用するためのもので、出来るだけ大きな
容量のものが望まれている。
しかし、従来のキャパシタ９はアルミニウム膜９１、９
３の間に５ｉＯｔ膜からなる誘電体膜９２を挟持する構
造であって、特に多層配線を設けて、それと同時にキャ
パシタを形成する構造の半導体装置の場合にはその容量
増加にも限度がある。
３の間に５ｉＯｔ膜からなる誘電体膜９２を挟持する構
造であって、特に多層配線を設けて、それと同時にキャ
パシタを形成する構造の半導体装置の場合にはその容量
増加にも限度がある。
本発明はこれらの問題点を解消ないし低減させて、製造
工程を簡単化し、且つ、キャパシタを出来るだけ大容量
化することを目的としたベース引出し電極形バイポーラ
半導体装置とその製造方法を提案するものである。
工程を簡単化し、且つ、キャパシタを出来るだけ大容量
化することを目的としたベース引出し電極形バイポーラ
半導体装置とその製造方法を提案するものである。
［課題を解決するための手段］
その課題は、ベース引出し電極とキャパシタの下部電極
とを同時に被着した多結晶シリコン膜によって構成し、
ベース引出し電極上の絶縁膜とキャパシタの誘電体膜と
を同時に構成し、且つ、エミッタ電極とキャパシタの上
部電極とを同時に被着した多結晶シリコン膜によって構
成したバイポーラ半導体装置によって解決される。
とを同時に被着した多結晶シリコン膜によって構成し、
ベース引出し電極上の絶縁膜とキャパシタの誘電体膜と
を同時に構成し、且つ、エミッタ電極とキャパシタの上
部電極とを同時に被着した多結晶シリコン膜によって構
成したバイポーラ半導体装置によって解決される。
また、その製造方法としては、一導電型半導体基板上に
異種導電型埋没層を介して異種導電型コレクタ層を成長
し、該異種導電型コレクタ層上に選択的にベース形成領
域とコレクタコンタクト形成領域とを露出させたフィー
ルド絶縁膜を形成する工程、次いで、一導電型不純物を
ドープした第１の多結晶シリコン膜を選択的に形成して
該第１の多結晶シリコン膜からなるベース引出し電極と
キャパシタの下部電極とを同時に形成する工程、次いで
、上面に絶縁膜を形成し、該絶縁膜をベース引出し電極
上に残存させ、前記キャパシタの下部電橋上に誘電体と
して形成する工程、次いで、前記絶縁膜を介して異種導
電型不純物をドープした第２の多結晶シリコン膜を形成
して、該第２の多結晶シリコン膜からなるエミッタ電極
および前記キャパシタの上部電極を形成する工程からな
ることを特徴とする。
異種導電型埋没層を介して異種導電型コレクタ層を成長
し、該異種導電型コレクタ層上に選択的にベース形成領
域とコレクタコンタクト形成領域とを露出させたフィー
ルド絶縁膜を形成する工程、次いで、一導電型不純物を
ドープした第１の多結晶シリコン膜を選択的に形成して
該第１の多結晶シリコン膜からなるベース引出し電極と
キャパシタの下部電極とを同時に形成する工程、次いで
、上面に絶縁膜を形成し、該絶縁膜をベース引出し電極
上に残存させ、前記キャパシタの下部電橋上に誘電体と
して形成する工程、次いで、前記絶縁膜を介して異種導
電型不純物をドープした第２の多結晶シリコン膜を形成
して、該第２の多結晶シリコン膜からなるエミッタ電極
および前記キャパシタの上部電極を形成する工程からな
ることを特徴とする。
［作用］
即ち、本発明は半導体素子部分を形成する際、キャパシ
タ部分を同時に形成する構造は製法であり、ベース引出
し電極と下部電極、絶縁膜と誘電体膜、エミッタ電極と
上部電極を同時に構成するものである。
タ部分を同時に形成する構造は製法であり、ベース引出
し電極と下部電極、絶縁膜と誘電体膜、エミッタ電極と
上部電極を同時に構成するものである。
そうすれば、多層配線の形成に無関係にキャパシタ部分
を形成することができ、しかも、微細に形成する半導体
素子部分の絶縁膜（誘電体膜）は従来より薄くできるか
ら、キャパシタの大容量化に役立つ。
を形成することができ、しかも、微細に形成する半導体
素子部分の絶縁膜（誘電体膜）は従来より薄くできるか
ら、キャパシタの大容量化に役立つ。
［実施例］
以下、図面を参照して実施例によって詳細に説明する。
第１図は本発明にかかるバイポーラ半導体装置の構造断
面図（コンデンサを併設した多結晶シリコンからなるベ
ース引出し電極形バイポーラ半導体素子の構造断面図）
を示し、記号１１はｐ型シリコン基板、１２はＵ溝から
なる素子分離帯、１３はｎ°型埋没層、１４はｎ型コレ
クタ層（エピタキシャル成長層）、１５はｐ型ベース層
、１６はベース引出し電極、１７はｎ”型エミツタ層、
１８は厚いＳｉｇｈ膜からなるフィールド絶縁膜、 １
９は５ｉ０２膜、２０はキャパシタ、２１はキャパシタ
の下部電極、２２はＳｉＯ□膜からなる誘電体膜、２３
はキャパシタの上部電極、Ｃは多結晶シリコン膜Ｃ＋＋
アルミニウム膜Ｃ２からなるコレクタコンタクト電極
、Ｂはアルミニウム膜からなるベース電極、Ｅは多結晶
シリコン膜Ｅｌ＋ アルミニウム膜Ｅ２からなるエミッ
タ電極である。
面図（コンデンサを併設した多結晶シリコンからなるベ
ース引出し電極形バイポーラ半導体素子の構造断面図）
を示し、記号１１はｐ型シリコン基板、１２はＵ溝から
なる素子分離帯、１３はｎ°型埋没層、１４はｎ型コレ
クタ層（エピタキシャル成長層）、１５はｐ型ベース層
、１６はベース引出し電極、１７はｎ”型エミツタ層、
１８は厚いＳｉｇｈ膜からなるフィールド絶縁膜、 １
９は５ｉ０２膜、２０はキャパシタ、２１はキャパシタ
の下部電極、２２はＳｉＯ□膜からなる誘電体膜、２３
はキャパシタの上部電極、Ｃは多結晶シリコン膜Ｃ＋＋
アルミニウム膜Ｃ２からなるコレクタコンタクト電極
、Ｂはアルミニウム膜からなるベース電極、Ｅは多結晶
シリコン膜Ｅｌ＋ アルミニウム膜Ｅ２からなるエミッ
タ電極である。
且つ、キャパシタの下部電極２１とベース引出し電極１
６とは同一の第１の多結晶シリコン膜によって形成して
おり、また、キャパシタの誘電体膜２２と絶縁膜のＳｉ
Ｏ□膜１９とは同一の５ｉＯｔ膜から形成しており、更
に、キャパシタの上部電極２３とエミッタ電極の多結晶
シリコン膜Ｅ、およびコレクタコンタクト電橋の多結晶
シリコン膜ＣＩとは同一の第１の多結晶シリコン膜から
形成している。
６とは同一の第１の多結晶シリコン膜によって形成して
おり、また、キャパシタの誘電体膜２２と絶縁膜のＳｉ
Ｏ□膜１９とは同一の５ｉＯｔ膜から形成しており、更
に、キャパシタの上部電極２３とエミッタ電極の多結晶
シリコン膜Ｅ、およびコレクタコンタクト電橋の多結晶
シリコン膜ＣＩとは同一の第１の多結晶シリコン膜から
形成している。
従って、半導体素子部分と同時にキャパシタ部分を形成
することができて、製造工程が簡単化される。しかも、
そうすれば、従来よりも誘電体膜２２を薄く形成できて
キャパシタの容量を大きくできる。
することができて、製造工程が簡単化される。しかも、
そうすれば、従来よりも誘電体膜２２を薄く形成できて
キャパシタの容量を大きくできる。
第２図はキャパシタの容量値の比較図を示しており、同
図（ａ）は従来のキャパシタ９で、下部電極９１、下部
電極９３はアルミニウム膜から構成され、Ｓｉｎ、膜か
らなる誘電体膜９２の膜厚は０．５μｍ程度である。同
図（ｂ）は本発明にかかるキャパシタ２０を図示し、下
部電極２１．上部電極２３は多結晶シリコン膜から構成
され、Ｓｉｎ、膜からなる誘電体膜２２の膜厚は厚（で
も０．３μｍ程度になる。
図（ａ）は従来のキャパシタ９で、下部電極９１、下部
電極９３はアルミニウム膜から構成され、Ｓｉｎ、膜か
らなる誘電体膜９２の膜厚は０．５μｍ程度である。同
図（ｂ）は本発明にかかるキャパシタ２０を図示し、下
部電極２１．上部電極２３は多結晶シリコン膜から構成
され、Ｓｉｎ、膜からなる誘電体膜２２の膜厚は厚（で
も０．３μｍ程度になる。
容量Ｃ＝ε。ε、 ／ｄ −Ｆ／μｍ＝−０，００８８
５１４（ｆＦ／ ｕ ｍ） Ｘ３．９ ／ ｄ但し、
ε０は真空誘電率、ε１はＳｔｏｗ誘電率ｄは誘電体の
膜厚 からなる式で従来のキャパシタ９の容量を計算すると６
．９ ｘ １０−’ｐＦ／ ｐ ｍ ” ニなり、マタ
、本発明にかかるキャパシタ２０の容量を計算すると１
．１５Ｘ１０”’ρＦ／μｍｚになる。従って、本発明
にががるキャパシタの容量が２倍程度大きくできる。絶
縁耐圧を勘案すれば、誘電体膜２２の膜厚を０．１〜０
゜２μｍ程度にも薄くできるから、更に容量を大きくす
ることもできる。
５１４（ｆＦ／ ｕ ｍ） Ｘ３．９ ／ ｄ但し、
ε０は真空誘電率、ε１はＳｔｏｗ誘電率ｄは誘電体の
膜厚 からなる式で従来のキャパシタ９の容量を計算すると６
．９ ｘ １０−’ｐＦ／ ｐ ｍ ” ニなり、マタ
、本発明にかかるキャパシタ２０の容量を計算すると１
．１５Ｘ１０”’ρＦ／μｍｚになる。従って、本発明
にががるキャパシタの容量が２倍程度大きくできる。絶
縁耐圧を勘案すれば、誘電体膜２２の膜厚を０．１〜０
゜２μｍ程度にも薄くできるから、更に容量を大きくす
ることもできる。
次に、第３図（ａ）〜（ｄ）は本発明にががる製造方法
の工程順断面図を示しており、順を追って説明すると、 第３図（ａ）参照；まず、ｐ型シリコン基板ｌｌ上にｎ
゛型埋没層１３を介してｎ型コレクタＮ１４をエピタキ
シャル成長し、そのｎ型コレクタ層１４にＵ溝からなる
素子分離帯１２を形成した後、ＬＯＣＯ３法によって選
択的に厚いＳｉＯ□膜１８（フィールド絶縁膜）を形成
する。基板の露出部分はベース形成領域３１とコレクタ
コンタクト形成領域３２である。
の工程順断面図を示しており、順を追って説明すると、 第３図（ａ）参照；まず、ｐ型シリコン基板ｌｌ上にｎ
゛型埋没層１３を介してｎ型コレクタＮ１４をエピタキ
シャル成長し、そのｎ型コレクタ層１４にＵ溝からなる
素子分離帯１２を形成した後、ＬＯＣＯ３法によって選
択的に厚いＳｉＯ□膜１８（フィールド絶縁膜）を形成
する。基板の露出部分はベース形成領域３１とコレクタ
コンタクト形成領域３２である。
第３図（ｂ）参照；次いで、化学気相成長（ＣＶＤ）法
によってノンドープ多結晶シリコンｌｌ＊３３（膜厚３
０００ Ａ程度：第１の多結晶シリコン膜）を被着し、
更に、その上にＳｉＯ□膜３４（膜厚３０００人程度２
を被着して、次に、フォトプロセスを用いて同時にパタ
ーンニングしてベース引出し電極となる部分とキャパシ
タの下部電極となる部分を形成する。更に、硼素（Ｂ゛
）イオンを注入してノンドープ多結晶シリコン膜３３を
ｐ型ドープ多結晶シリコン膜からなるベース引出し電極
１６とｐ型ドープ多結晶シリコン膜からなるキャパシタ
の下部電極２１にする。また、下部電極２１上のＳ’ｘ
Ｏｔ膜３４は誘電体膜２２となるものである。尚、この
時、コレクタコンタクト形成領域３２はマスク（図示せ
ず）しておき、ｐ型ベース引出し°電極１６の中央部（
ベース形成領域３１の中央部）は露出させて硼素イオン
を注入して、後工程の熱処理によってベース領域とする
。
によってノンドープ多結晶シリコンｌｌ＊３３（膜厚３
０００ Ａ程度：第１の多結晶シリコン膜）を被着し、
更に、その上にＳｉＯ□膜３４（膜厚３０００人程度２
を被着して、次に、フォトプロセスを用いて同時にパタ
ーンニングしてベース引出し電極となる部分とキャパシ
タの下部電極となる部分を形成する。更に、硼素（Ｂ゛
）イオンを注入してノンドープ多結晶シリコン膜３３を
ｐ型ドープ多結晶シリコン膜からなるベース引出し電極
１６とｐ型ドープ多結晶シリコン膜からなるキャパシタ
の下部電極２１にする。また、下部電極２１上のＳ’ｘ
Ｏｔ膜３４は誘電体膜２２となるものである。尚、この
時、コレクタコンタクト形成領域３２はマスク（図示せ
ず）しておき、ｐ型ベース引出し°電極１６の中央部（
ベース形成領域３１の中央部）は露出させて硼素イオン
を注入して、後工程の熱処理によってベース領域とする
。
第３図（Ｃ）参照；次いで、温度８００〜９００℃で熱
処理してｐ型ベース領域１５を画定するが、その時、露
出したベース引出し電極１６．下部電極２１．コレクタ
コンタクト形成領域３２の表面には５ｉＯｚ膜３５が形
成される。
処理してｐ型ベース領域１５を画定するが、その時、露
出したベース引出し電極１６．下部電極２１．コレクタ
コンタクト形成領域３２の表面には５ｉＯｚ膜３５が形
成される。
第３図（ｄｉ参照；次いで、ＣＶＤ法によってノンドー
プド多結晶シリコン膜３６（膜厚１０００人程度２第２
の多結晶シリコン膜）を被着し、更に、フォトプロセス
を用いてパターンニングし、これにイオン注入法によっ
て砒素（Ａｓ” ）をドープしてエミッタ電極Ｅ＋とな
る部分、キャパシタの上部電極２３となる部分、コレク
タコンタクト電極Ｃ１となる部分を形成する。更に、こ
れを熱処理すると、ベース領域に拡散してｎ型エミッタ
領域１７が画定される。
プド多結晶シリコン膜３６（膜厚１０００人程度２第２
の多結晶シリコン膜）を被着し、更に、フォトプロセス
を用いてパターンニングし、これにイオン注入法によっ
て砒素（Ａｓ” ）をドープしてエミッタ電極Ｅ＋とな
る部分、キャパシタの上部電極２３となる部分、コレク
タコンタクト電極Ｃ１となる部分を形成する。更に、こ
れを熱処理すると、ベース領域に拡散してｎ型エミッタ
領域１７が画定される。
上記が本発明にかかる製造方法であり、この製造方法は
ベース領域に対しＳｉｎｇ膜３５全３５てエミッタ領域
をセルファラインで形成する製法である。しかし、その
他の製造方法として、ベース領域に対しフォトプロセス
を用いてエミッタ領域を形成する方法を採ることもでき
、そのような製造方法にも本発明を適用することができ
る。
ベース領域に対しＳｉｎｇ膜３５全３５てエミッタ領域
をセルファラインで形成する製法である。しかし、その
他の製造方法として、ベース領域に対しフォトプロセス
を用いてエミッタ領域を形成する方法を採ることもでき
、そのような製造方法にも本発明を適用することができ
る。
このような本発明にかかる製法によれば、ベース引出し
電橋型半導体装置の半導体素子部分とキャパシタ部分を
同時に形成することができ、従って、多層配線の形成に
関係なくキャパシタ部分を形成することができ、しかも
、キャパシタの容量を一層大きくすることができる。
電橋型半導体装置の半導体素子部分とキャパシタ部分を
同時に形成することができ、従って、多層配線の形成に
関係なくキャパシタ部分を形成することができ、しかも
、キャパシタの容量を一層大きくすることができる。
なお、上記の製造方法においてＣＶＤ法で被着する５ｉ
Ｏｔｌｌ！３４はキャパシタの容量を勘真して膜厚を調
整することができ、また、ＳｉＯ□膜ではなく他の１ｄ
Ａ縁膜を被着させることもできる。更に、上記の製造方
法においては、多結晶シリコン膜３３（第１の多結晶シ
リコン膜）とＳｔｏｗ膜３４とを同時にＣＶＤ法によっ
て被着したが、それぞれ別々に被着してパターンニング
してもよく、また、多結晶シリコン膜３３を熱処理して
、上面に５ｉｏｚｌＦＪを熱生成させても良い。いずれ
も半導体素子部分とキャパシタ部分を同時に形成するこ
とが可能な製法である。
Ｏｔｌｌ！３４はキャパシタの容量を勘真して膜厚を調
整することができ、また、ＳｉＯ□膜ではなく他の１ｄ
Ａ縁膜を被着させることもできる。更に、上記の製造方
法においては、多結晶シリコン膜３３（第１の多結晶シ
リコン膜）とＳｔｏｗ膜３４とを同時にＣＶＤ法によっ
て被着したが、それぞれ別々に被着してパターンニング
してもよく、また、多結晶シリコン膜３３を熱処理して
、上面に５ｉｏｚｌＦＪを熱生成させても良い。いずれ
も半導体素子部分とキャパシタ部分を同時に形成するこ
とが可能な製法である。
［発明の効果］
以上の実施例の説明から明らかなように、本発明にかか
るバイポーラ半導体装置とその製造方法によれば形成方
法が簡単化して、且つ、キャパシタの容量を増大させる
ことができ、従って、ＩＣを高品質化して、しかも、低
コストで製造することができる効果がある。
るバイポーラ半導体装置とその製造方法によれば形成方
法が簡単化して、且つ、キャパシタの容量を増大させる
ことができ、従って、ＩＣを高品質化して、しかも、低
コストで製造することができる効果がある。
第１図は本発明にかかるバイポーラ半導体装置の構造断
面図、 第２図はキャパシタの容量値の比較図、第３図（ａ）〜
＋ｄ＋は本発明にかかる製造方法の工程順断面図、 第４図は従来のバイポーラ半導体装置の構造断面図であ
る。 図において、 １１はｐ型シリコン基板、 １２は素子分離帯、 １３はｎ゛型埋没層、 １４はｎ型コレクタ層、 Ｌ５はｐ型ベース層、 １６はベース引出し電極、 １７はｎ゛型エミッタ層、 １８はＳｉｎ、膜（フィールド絶縁膜）、２０はキャパ
シタ、 ２１はキャパシタの下部電極、 ２２はキャパシタの誘電体膜、 ２３はキャパシタの上部電極、 Ｂはベース電極、 Ｅはエミッタ電極、 Ｃはコレクタコンタクトを極、 Ｅｌはエミッタ電極の多結晶シリコン膜、Ｃ，はコレク
タコンタクト電極の多結晶シリコン膜、３３は多結晶シ
リコン膜（第１の多結晶シリコン膜）、 ３４は３ｉｏｚｌｌ、 ３６は多結晶シリコン膜く第２の多結晶シリコン１１１
［）、 を示している。
面図、 第２図はキャパシタの容量値の比較図、第３図（ａ）〜
＋ｄ＋は本発明にかかる製造方法の工程順断面図、 第４図は従来のバイポーラ半導体装置の構造断面図であ
る。 図において、 １１はｐ型シリコン基板、 １２は素子分離帯、 １３はｎ゛型埋没層、 １４はｎ型コレクタ層、 Ｌ５はｐ型ベース層、 １６はベース引出し電極、 １７はｎ゛型エミッタ層、 １８はＳｉｎ、膜（フィールド絶縁膜）、２０はキャパ
シタ、 ２１はキャパシタの下部電極、 ２２はキャパシタの誘電体膜、 ２３はキャパシタの上部電極、 Ｂはベース電極、 Ｅはエミッタ電極、 Ｃはコレクタコンタクトを極、 Ｅｌはエミッタ電極の多結晶シリコン膜、Ｃ，はコレク
タコンタクト電極の多結晶シリコン膜、３３は多結晶シ
リコン膜（第１の多結晶シリコン膜）、 ３４は３ｉｏｚｌｌ、 ３６は多結晶シリコン膜く第２の多結晶シリコン１１１
［）、 を示している。
Claims (2)
- （１）ベース引出し電極とキャパシタの下部電極とを同
時に被着した多結晶シリコン膜によつて構成し、前記ベ
ース引出し電極上の絶縁膜と前記キャパシタの下部電極
上の誘電体膜とを同時に構成し、且つ、エミッタ電極と
前記キャパシタの上部電極とを同時に被着した多結晶シ
リコン膜によつて構成したことを特徴とするバイポーラ
半導体装置。 - （２）一導電型半導体基板上に異種導電型コレクタ層を
成長し、該異種導電型コレクタ層上に選択的にベース形
成領域とコレクタコンタクト形成領域とを露出させたフ
ィールド絶縁膜を形成する工程、次いで、一導電型不純
物をドープした第１の多結晶シリコン膜を選択的に形成
して該第１の多結晶シリコン膜からなるベース引出し電
極とキャパシタの下部電極とを同時に形成する工程、 次いで、上面に絶縁膜を形成し、該絶縁膜をベース引出
し電極上に残存させ、且つ、前記キャパシタの下部電極
上に誘電体として残存させる工程、次いで、前記絶縁膜
を介して異種導電型不純物をドープした第２の多結晶シ
リコン膜を形成して、該第２の多結晶シリコン膜からな
るエミッタ電極および前記キャパシタの上部電極を形成
する工程が含まれてなることを特徴とするバイポーラ半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16774589A JPH0330431A (ja) | 1989-06-28 | 1989-06-28 | バイポーラ半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16774589A JPH0330431A (ja) | 1989-06-28 | 1989-06-28 | バイポーラ半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0330431A true JPH0330431A (ja) | 1991-02-08 |
Family
ID=15855325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16774589A Pending JPH0330431A (ja) | 1989-06-28 | 1989-06-28 | バイポーラ半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0330431A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5736776A (en) * | 1994-03-01 | 1998-04-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| NL1006758C2 (nl) * | 1996-08-14 | 2000-10-10 | Sony Corp | Werkwijze voor fabricage van een halfgeleiderinrichting. |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6422054A (en) * | 1987-07-17 | 1989-01-25 | Nec Corp | Manufacture of capacitor of semiconductor device |
| JPS6437860A (en) * | 1987-08-03 | 1989-02-08 | Fujitsu Ltd | Manufacture of bi-cmos semiconductor device |
| JPH01284429A (ja) * | 1988-05-10 | 1989-11-15 | Daido Steel Sheet Corp | 折版の尾垂れ加工方法及びその装置 |
-
1989
- 1989-06-28 JP JP16774589A patent/JPH0330431A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6422054A (en) * | 1987-07-17 | 1989-01-25 | Nec Corp | Manufacture of capacitor of semiconductor device |
| JPS6437860A (en) * | 1987-08-03 | 1989-02-08 | Fujitsu Ltd | Manufacture of bi-cmos semiconductor device |
| JPH01284429A (ja) * | 1988-05-10 | 1989-11-15 | Daido Steel Sheet Corp | 折版の尾垂れ加工方法及びその装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5736776A (en) * | 1994-03-01 | 1998-04-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US6096619A (en) * | 1994-03-01 | 2000-08-01 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device comprising a capacitor with an intrinsic polysilicon electrode |
| NL1006758C2 (nl) * | 1996-08-14 | 2000-10-10 | Sony Corp | Werkwijze voor fabricage van een halfgeleiderinrichting. |
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