JPH01189950A - 半導体容量素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体容量素子に関し、特に半導体集積回路
に用いられる半導体容量素子の構造およびその製造方法
に関するものである。

［従来の技術］ 従来、半導体集積装置の能動素子として用いられるもの
に半導体基板上に誘電体層を積層して形成した半導体容
量素子がある。第２Ａ図ないし第２Ｆ図は従来の半導体
容量素子の構造をその製造工程に従って示した断面図で
ある。以下、本図を参照して従来の半導体容量素子の製
造方法を説明する。

まず、シリコン基板１中に、シリコン基板１と逆導電型
の不純物拡散層２を形成し、さらに不純物拡散層２の領
域内に不純物拡散層２と逆導電型の不純物拡散層３を形
成する。このとき、同時に半導体基板１上には熱酸化膜
４を選択的に形成する。さらにその表面上をＣＶＤ　（
化学的気相成長）法を用いて酸化膜５で保護する。さら
に、ＣＶＤ酸化膜５の上にフォトレジスト６を塗布し、
写真製版およびエツチング法によりＣＶＤ酸化膜５を選
択的に除去し、不純物拡散層３に達する孔を設ける。そ
の後、フォトレジスト６を除去する。

次に、第２Ｂ図に示すように、パターニングされたＣＶ
Ｄ酸化膜５の表面全面にＣＶＤ法などを用いて膜厚５０
〜１１００ｎのシリコン窒化膜７を堆積する。そして、
その上にフォトレジスト８を塗布し、写真製版およびエ
ツチング法によりパターニングする。その後、フォトレ
ジスト８を除去する。

さらに、第２Ｃ図に示すように、再度フォトレジスト９
を塗布し写真製版およびエツチング法を用いてＣＶＤ酸
化膜５を選択的に除去し、容量素子の第１の電極用の孔
を形成する。

次に、第２Ｄ図に示すように、コンタクト抵抗を低減す
るために表面全面にスパッタ法などにより膜厚５０〜１
１００ｎの白金層を形成し、５００〜８００℃で熱処理
して白金シリサイド層１０を形成した後、容量素子の第
１の電極となる領域以外の白金層を除去する。

次に、第２Ｅ図に示すように、第１の電極の良好なオー
ミック接触を得るために、シリコン窒化膜７や白金シリ
サイド層１０が堆積された表面全面をスパッタエツチン
グし、表面を清浄にした後、スパッタ法によりバリアメ
タル層１１を形成し、さらにその上にアルミシリコン配
線層１２を形成する。その後、フォトレジスト１３を塗
布し写真製版およびエツチング法を用いてパターニング
し、容量素子の第１および第２の電極を形成する。

最後に、第２Ｆ図に示すようにＣＶＤ法などによりシリ
コン窒化膜の保護膜１４を全面に形成して半導体容量素
子の製造を完了する。

［発明が解決しようとする課題］ 従来の半導体容量素子の製造工程においては、第２Ｄ図
ないし第２Ｅ図に示したように、第１の電極を構成する
白金シリサイド層１０と容量領域のシリコン窒化膜７と
が半導体基板１上に形成された状態で、第１の電極の良
好なオーミック接触を得るために表面全面にスパッタエ
ツチングを施して表面の清浄化を行なっている。ところ
が、このスパッタエツチングの工程では、シリコン窒化
膜７の表面も同時にエツチング除去されてしまう。

このために、ウェハ面内での各半導体容量素子の容量が
ばらつき、また素子の耐圧も低下し、ウェハ当りの良品
チップ数が少なくなるなどの問題があった。

したがって、本発明はこのような問題点を解決するため
になされたもので、良好なオーミック接触を有する電極
を有し、シリコン窒化膜容量のばらつきがなく耐圧の低
下のない半導体容量素子およびその製造方法を提供する
ことを目的とする。

［課題を解決するための手段］ 本発明における半導体容量素子は、半導体層の面上に誘
電体層を形成し、前記半導体層上と前記誘電体層上とに
各々電極層を積層した構造を半導体基板上に堆積させた
半導体容量素子であって、前記誘電体層と、この誘電体
層上に積層された電極層との間にシリサイド層を形成し
たことを特徴としている。

また本発明による半導体容量素子の製造方法は、半導体
基板上に誘電体層を積層して構成した半導体容量素子の
製造方法であって、以下の工程を備えている。

（１）　第１導電型の半導体基板上に第１導電型のエピ
タキシャル層を堆積する工程。

（２）　前記エピタキシャル層内の所定の領域に第２導
電型の不純物拡散領域を形成する工程。

（３）　前記エピタキシャル層の第２導電型の不純物拡
散領域の表面上に酸化膜を選択的に堆積させる工程。

（４）　前記第２導電型の不純物拡散領域内に第１導電
型の不純物拡散領域を形成する工程。

（５）　前記エピタキシャル層の表面上に絶縁膜を堆積
する工程。

（６）　前記第１導電型の不純物拡散領域の表面上の第
１の所定領域に堆積した前記絶縁膜を除去する工程。

（７）　前記絶縁膜上に誘電体層を形成する工程。

（８）　前記誘電体層上にシリコン層を形成する工程。

（９）　前記誘電体層と前記シリコン層とをエツチング
し、少なくとも前記第１の所定領域に前記誘電体層と前
記シリコン層とを残余する工程。

（１０）　前記第１導電型の不純物拡散領域の表面上の
第２の所定領域に堆積した前記絶縁膜を除去する工程。

（１１）　前記シリコン層および前記第１導電型の不純
物拡散領域の表面上の第２の所定領域上に金属膜を堆積
した後、熱処理によってシリサイド化する工程。

（１２）　少なくともシリサイド化した領域の表面をエ
ツチングする工程。

（１３）　前記シリサイド化した領域の上に金属配線層
を形成する工程。

［作用コ 本発明においては容量となる誘電体層の上にまずシリコ
ン層を堆積し、その後、第１の電極を構成する白金シリ
サイド層を形成するとき、同時にこのシリコン層をシリ
サイド化させている。したがって誘電体層上に形成され
たこのシリサイド層は、後工程で行なわれる配線材料と
のオーミック接触を良好にするためのスバッタエッチン
グ工程において誘電体層のエツチング防止膜として作用
する。さらに誘電体層とその上に形成される配線材料と
のコンタクト抵抗を低減する。

［実施例コ 以下、本発明の一実施例を図を用いて説明する。

第１Ａ図ないし第１Ｅ図は本発明における半導体容量素
子の断面構造をその製造工程に従って示した断面図であ
る。

まず第１Ａ図に示すように、従来と同様の工程によって
シリコン基板１中に不純物拡散層２および３を形成する
。このとき半導体基板１上には同時に熱酸化層４を形成
する。さらにその上にＣＶＤ法によりＣＶＤ酸化膜５を
堆積し、写真製版およびエツチング法を用いてＣＶＤ酸
化膜５を選択的に除去して不純物拡散層３に達する孔を
設ける。

そして、その後表面全体に膜厚３０〜１１００ｎのシリ
コン窒化膜層７と、膜厚５０〜８０ｎｍのポリシリコン
層１５とをＣＶＤ法などにより連続的に形成する。次に
、ポリシリコン層１５上にフォトレジスト８を塗布し、
写真製版およびエツチング法によりパターニングして素
子の容量領域を形成する。

次に、第１Ｂ図に示すように、フォトレジスト８を除去
した後、再度フォトレジスト９を塗布し写真製版および
エツチング法を用いてＣＶＤ酸化膜５を選択的に除去し
、容量素子の第１の電極となる孔を形成する。

さらに、第１Ｃ図に示すように、電極のコンタクト抵抗
を低減するために表面全面に膜厚５０〜１１００ｎの白
金層をスパッタ法などにより形成し、さらに５００〜８
００℃で熱処理を施して第１の電極領域に第１の白金シ
リサイド層１０およびシリコン窒化膜層７上に第２の白
金シリサイド層１６を形成する。その後、他の領域に堆
積した白金層を除去する。

次に、第１Ｄ図に示すように、良好なオーミック接触を
得るために表面全体をスパッタエツチングし表面を清浄
化する。このとき、シリコン窒化膜層７上には第２の白
金シリサイド層１６が形成されているためスパッタエッ
チによる容量のばらつきや耐圧の低下を防止することが
でき、さらにシリコン窒化膜層７とのコンタクト抵抗も
低減し良好な接触を得ることができる。そして、スパッ
・タエッチング工程に続いて真空チャンバ内でバリアメ
タル層１１とアルミシリコン配線層１２とをスパッタ法
により形成し、その後写真製版およびエツチング法によ
りバリアメタル層１１およびアルミシリコン配線層１２
をパターニングして配線層を形成する。

そして最後に、第１Ｅ図に示すように、表面全面にシリ
コン窒化膜などの保護膜１４を形成し半導体容量素子の
製造を完了する。

このように、上記実施例では、素子の容量となるシリコ
ン窒化膜層７上に白金シリサイド層１６を形成している
ため、従来の半導体容量素子に比べてコンタクト抵抗が
低い良好なオーミック接触を有する電極構造を構成して
いる。

なお、上記実施例では、第１Ｃ図に示す工程で、半導体
基板の表面全面に白金層を形成し、これを熱処理して白
金シリサイド層を形成したが、これに限定されることな
く、たとえば、白金層の代わりに各々チタン層、モリブ
デン層、タングステン層などを形成し、これを熱処理し
てチタンシリサイド層、モリブデンシリサイド層、タン
グステンシリサイド層などを形成しても上記実施例と同
様の効果を得ることができる。

また、上記実施例では、第１Ｃ図および第１Ｄ図に示す
工程で、良好なオーミック接触を得るために白金シリサ
イド層１０および１６が形成された表面上をスパッタエ
ツチングし、表面の清浄化を行なったが、スパッタエツ
チングに限らず他のエツチング法を用いても構わない。

さらに、上記実施例では、半導体容量素子の誘電体とし
てシリコン窒化膜を用いた場合について説明したが、こ
れに限定されるものではなく、他の誘電体材料を用いた
ものでも構わない。

［発明の効果コ 以上のように、本発明によれば半導体容量素子の容量と
なる誘電体層上に低抵抗のシリサイド層を形成し、これ
によって、良好なオーミック接触を得るために行なわれ
るスバッタエッチング工程において、誘電体膜がエツチ
ングされるのを防止している。したがって、ウェハ面内
でのエツチングによる容量のばらつきを低減し、耐圧の
低下を抑制することができる。さらには誘電体膜層と配
線材料とのコンタクト抵抗が低減され、良好なオーミッ
ク接触を有し、かつ製造上歩留りの良い半導体容量素子
および製造方法を実現することができる。

【図面の簡単な説明】

第１Ａ図、第１Ｂ図、第１Ｃ図、第１Ｄ図および第１Ｅ
図は、本発明の一実施例による半導体容量素子の製造工
程を示す断面図である。 また第２Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ図、第２Ｅ
図および第２Ｆ図は、従来の半導体容量素子の製造工程
を示す断面図である。 図において、１はシリコン基板、７はシリコン窒化膜、
１０は第１の白金シリサイド層、１１はバリアメタル層
、１２はアルミシリコン配線層、１６は第２の白金シリ
サイド層を示す。 なお、図中同一符号は同一または相当する部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）半導体層の面上に誘電体層を形成し、前記半導体
   層上と前記誘電体層上とに各々電極層を積層した構造を
   半導体基板上に堆積させた半導体容量素子であって、 前記誘電体層と、この誘電体層上に積層された電極層と
   の間にシリサイド層を形成したことを特徴とする、半導
   体容量素子。
2. （２）半導体基板上に誘電体層を積層して構成した半導
   体容量素子の製造方法であって、第１導電型の半導体基
   板上に第１導電型のエピタキシャル層を堆積する工程と
   、 前記エピタキシャル層内の所定の領域に第２導電型の不
   純物拡散領域を形成する工程と、 前記エピタキシャル層の第２導電型の不純物拡散領域の
   表面上に酸化膜を選択的に堆積させる工程と、 前記第２導電型の不純物拡散領域内に第１導電型の不純
   物拡散領域を形成する工程と、 前記エピタキシャル層の表面上に絶縁膜を堆積する工程
   と、 前記第１導電型の不純物拡散領域の表面上の第１の所定
   領域に堆積した前記絶縁膜を除去する工程と、 前記絶縁膜上に誘電体層を形成する工程と、前記誘電体
   層上にシリコン層を形成する工程と、前記誘電体層と前
   記シリコン層とをエッチングし、少なくとも前記第１の
   所定領域に前記誘電体層と前記シリコン層とを残余する
   工程と、 前記第１導電型の不純物拡散領域の表面上の第２の所定
   領域に堆積した前記絶縁膜を除去する工程と、 前記シリコン層および前記第１導電型の不純物拡散領域
   の表面上の第２の所定領域上に金属膜を堆積した後、熱
   処理によってシリサイド化する工程と、 少なくともシリサイド化した領域の表面をエッチングす
   る工程と、 前記シリサイド化した領域の上に金属配線層を形成する
   工程とを備えたことを特徴とする、半導体容量素子の製
   造方法。