JPH05267595A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH05267595A
JPH05267595A JP4064195A JP6419592A JPH05267595A JP H05267595 A JPH05267595 A JP H05267595A JP 4064195 A JP4064195 A JP 4064195A JP 6419592 A JP6419592 A JP 6419592A JP H05267595 A JPH05267595 A JP H05267595A
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electrode
gate electrode
insulating film
forming
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JP4064195A
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Masahiko Azuma
雅彦 東
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Fujitsu Ltd
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Abstract

(57)【要約】 【目的】本発明は、多層ゲート電極素子と単層ゲート電
極素子とを同一基板上に形成する半導体装置の製造方法
に関し、単層ゲート電極下部のゲート絶縁膜と多層ゲー
ト電極の下層電極と上層電極間の電極間絶縁膜の膜厚を
それぞれ独立に設定することができる半導体装置の製造
方法を提供することを目的とする。 【構成】シリコン半導体基板１上に素子分離領域２を形
成する。多層ゲート電極素子形成領域に絶縁膜５を形成
し、単層ゲート電極素子形成領域にゲート絶縁膜６を成
長させる。下層電極３とゲート電極形成層４を形成する
（図１（ａ））。絶縁膜７を全面に形成する。上層電極
を形成する上層電極形成層１０を成長させる（図１
（ｂ））。上層電極形成層１０及び絶縁膜７をエッチン
グして電極間絶縁膜８及び電極間絶縁膜８上に上層電極
１２を形成する（図１（ｃ））ように構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に多層ゲート電極を有する素子と単層ゲート
電極を有する素子とを同一基板上に形成する半導体装置
の製造方法に関する。
【０００２】
【従来の技術】従来より、多層ゲート電極を有する素子
と単層ゲート電極を有する素子を同一基板上に形成する
場合には、多層ゲート電極素子の最上層電極と単層ゲー
ト電極素子の単層ゲート電極とを同時に形成している。
多層ゲート電極素子と単層ゲート電極素子とを同一基板
上に形成する場合の従来の半導体装置の製造方法を図９
を用いて説明する。
【０００３】まず、半導体基板１に素子分離領域２を形
成し、多層ゲート電極素子を形成する領域Ａ（図中左側
の素子領域）の半導体基板１表面に絶縁膜５を形成す
る。次に、絶縁膜５上に多層ゲート電極素子の下層電極
形成層を成長させ、フォト・エッチング処理により下層
電極３を形成する（図９（ａ））。次に、単層ゲート電
極素子（図中右側の素子領域Ｂとする）のゲート絶縁膜
６と、多層ゲート電極素子の下層電極３と上層電極１２
との間の絶縁膜である電極間絶縁膜８を同時に形成す
る。次に、多層ゲート電極の上層電極と単層ゲート電極
を形成するための、例えば厚さ３００ｎｍの多結晶シリ
コンであるゲート電極形成層２８を全面に成長させる
（図９（ｂ））。
【０００４】次に、フォト・エッチング処理によりゲー
ト電極形成層２８を加工して多層ゲート電極素子の上層
電極１２と単層ゲート電極素子の電極１４を形成する
（図９（ｃ））。その後、両素子領域の半導体基板１上
部に拡散層１６を形成し、半導体基板１上面に絶縁膜１
８を成長させ、コンタクトホールを開口して配線等を形
成して、多層ゲート電極素子と単層ゲート電極素子とが
同一基板上に形成された半導体装置が製造される（図９
（ｄ））。
【０００５】
【発明が解決しようとする課題】上述のように、従来の
半導体装置の製造方法においては、図９（ｂ）の工程で
ゲート絶縁膜６と電極間絶縁膜８とを同時に形成する。
従って、ゲート絶縁膜６と電極間絶縁膜８のそれぞれの
膜厚を独立に設定することができないという問題があ
る。
【０００６】また、ゲート絶縁膜６は、例えば１０００
℃以上の高温で熱処理を行わないと絶縁耐圧の劣化など
信頼度に問題が生じてしまうが、下層電極３下部の絶縁
膜５の膜厚が、例えば２０ｎｍ以下であるような薄い場
合には、ゲート絶縁膜６の高温熱処理により生じる下層
電極３の多結晶シリコンの粘性流動により、下層電極３
下部の絶縁膜５の絶縁耐圧の劣化を生じてしまうという
問題もある。
【０００７】本発明の目的は、単層ゲート電極下部のゲ
ート絶縁膜と多層ゲート電極の下層電極と上層電極間の
電極間絶縁膜の膜厚をそれぞれ独立に設定することがで
き、また、信頼性を向上させた半導体装置の製造方法を
提供することにある。
【０００８】
【課題を解決するための手段】上記目的は、半導体基板
上に多層ゲート電極を有する素子が形成される第１の素
子領域と単層ゲート電極を有する素子が形成される第２
の素子領域とを形成し、前記第１及び第２の素子領域の
前記半導体基板上にそれぞれ第１及び第２のゲート酸化
膜を形成し、全面にゲート電極形成層を形成してパター
ニングし、前記第１の素子領域の前記第１のゲート酸化
膜上に前記多層ゲート電極の最下層電極を形成し、同時
に前記第２の素子領域の前記第２のゲート酸化膜上に、
前記単層ゲート電極を形成する単層ゲート電極形成層を
形成し、前記第１の素子領域の前記最下層電極上部に電
極間絶縁膜を形成し、全面に前記多層ゲート電極の上層
電極を形成する上層電極形成層を形成し、前記上層電極
形成層をエッチングして、前記電極間絶縁膜上に前記上
層電極が形成された前記多層ゲート電極を形成し、前記
単層ゲート電極形成層をエッチングして前記単層ゲート
電極を形成することを特徴とする半導体装置の製造方法
によって達成される。
【０００９】また、上記目的は、半導体基板上に多層ゲ
ート電極を有する素子が形成される第１の素子領域と単
層ゲート電極を有する素子が形成される第２の素子領域
とを形成し、前記第１及び第２の素子領域の前記半導体
基板上にそれぞれ第１及び第２のゲート酸化膜を形成
し、全面にゲート電極形成層を形成してパターニング
し、前記第１の素子領域の前記第１のゲート酸化膜上に
前記多層ゲート電極の最下層電極を形成し、同時に前記
第２の素子領域の前記第２のゲート酸化膜上に、前記単
層ゲート電極を形成する単層ゲート電極形成層を形成
し、前記第１の素子領域の前記最下層電極上部に電極間
絶縁膜を形成し、全面に前記多層ゲート電極の上層電極
を形成する上層電極形成層を形成し、前記第１の素子領
域以外の前記上層電極形成層を除去し、全面に高融点金
属層を形成してパターニングし、前記高融点金属層を上
層に形成して低抵抗化された前記第１の素子領域の前記
上層電極と、同時に前記高融点金属層を上層に形成して
低抵抗化された前記第２の素子領域の前記単層ゲート電
極を形成することを特徴とする半導体装置の製造方法に
よって達成される。
【００１０】さらに、上記目的は、半導体基板上に多層
ゲート電極を有する素子が形成される第１の素子領域と
単層ゲート電極を有する素子が形成される第２の素子領
域とを形成し、前記第１及び第２の素子領域の前記半導
体基板上にそれぞれ第１及び第２のゲート酸化膜を形成
し、全面にゲート電極形成層を形成してパターニング
し、前記第１の素子領域の前記第１のゲート酸化膜上に
前記多層ゲート電極の最下層電極を形成し、同時に前記
第２の素子領域の前記第２のゲート酸化膜上に、前記単
層ゲート電極を形成し、前記第２の素子領域上に前記単
層ゲート電極を次工程の熱処理から保護するための保護
膜となる絶縁膜を形成し、前記第１の素子領域の前記最
下層電極上に電極間絶縁膜を形成し、前記電極間絶縁膜
上に前記多層ゲート電極の上層電極を形成することを特
徴とする半導体装置の製造方法によって達成される。
【００１１】
【作用】本発明によれば、単層ゲート電極のゲート絶縁
膜と多層ゲート電極の下層電極と上層電極間の電極間絶
縁膜の膜厚をそれぞれ独立に設定することができ、また
素子の信頼性を向上させることができる。
【００１２】
【実施例】本発明の第１の実施例による半導体装置の製
造方法について、図１及び図２を用いて説明する。ま
ず、例えばｐ型のシリコン半導体基板１上に例えば厚さ
６００ｎｍのＳｉＯ 2 の素子分離領域２を形成する。多
層ゲート電極素子を形成する領域Ａ（図中左側の素子領
域）の半導体基板１表面に、例えば厚さ２０ｎｍのＳｉ
Ｏ2 の絶縁膜５を形成し、単層ゲート電極素子を形成す
る領域Ｂ（図中右側の素子領域）の半導体基板１表面に
例えば厚さ１８ｎｍのＳｉＯ2 のゲート絶縁膜６を成長
させる。次に、多層ゲート電極の下層電極と単層ゲート
電極を形成するための、例えば、厚さ３００ｎｍの多結
晶シリコンのゲート電極形成層を全面に成長させた後、
フォト・エッチング処理を行い、例えば厚さ３００ｎｍ
の多結晶シリコンの多層ゲート電極素子の下層電極３と
単層ゲート電極素子のゲート電極形成層４を形成する
（図１（ａ））。
【００１３】次に、多層ゲート電極素子の下層電極３と
その上層に形成される上層電極との間の絶縁膜となる、
例えば厚さ２０ｎｍのＳｉＯ2 の絶縁膜７を全面に形成
する。次に、多層ゲート電極素子の上層電極を形成する
ため、例えば、厚さ３００ｎｍの多結晶シリコンの上層
電極形成層１０を成長させる（図１（ｂ））。次に、全
面にレジストを塗布してパターニングし、上層電極形成
層１０及び絶縁膜７をエッチングして厚さ２０ｎｍのＳ
ｉＯ2 の電極間絶縁膜８及び電極間絶縁膜８上に厚さ３
００ｎｍの多結晶シリコンの上層電極１２を形成する
（図１（ｃ））。
【００１４】次に、全面にレジスト（図示せず）を塗布
してパターニングし、領域Ｂのゲート電極形成層４をエ
ッチングして厚さ３００ｎｍの多結晶シリコンの単層ゲ
ート電極素子のゲート電極１４を形成する（図２
（ａ））。その後、両素子領域の半導体基板１上部に不
純物を拡散してｎ型の拡散層１６を形成し、半導体基板
１上面に絶縁膜１８を成長させ、コンタクトホールを開
口して配線等を形成して、多層ゲート電極素子と単層ゲ
ート電極素子とが同一基板上に形成された半導体装置が
製造される（図２（ｂ））。
【００１５】このように、本実施例による半導体装置の
製造方法においては、ゲート絶縁膜６と電極間絶縁膜８
とを別々に形成する。従って、ゲート絶縁膜６と電極間
絶縁膜８のそれぞれの膜厚を自由に設定することができ
る。また、本実施例ではゲート絶縁膜６と電極間絶縁膜
８の材質は、どちらもシリコン酸化膜であるが、電極間
絶縁膜８に、例えば９００℃程度の低温でも良好な特性
を示す酸化膜、窒化膜、酸化膜をこの順に積層した複合
膜を用いると、さらに下層電極３下部の絶縁膜５及びゲ
ート絶縁膜６の信頼性を確保することができる。
【００１６】本発明の第２の実施例による半導体装置の
製造方法について、図３及び図４を用いて説明する。ま
ず、例えばｐ型のシリコン半導体基板１上に例えば厚さ
６００ｎｍのＳｉＯ 2 の素子分離領域２を形成する。多
層ゲート電極素子を形成する領域Ａ（図中左側の素子領
域）の半導体基板１表面に、例えば厚さ２０ｎｍのＳｉ
Ｏ2 の絶縁膜５を形成し、単層ゲート電極素子を形成す
る領域Ｂ（図中右側の素子領域）の半導体基板１表面に
例えば厚さ１８ｎｍのＳｉＯ2 のゲート絶縁膜６を成長
させる。次に、多層ゲート電極の下層電極と単層ゲート
電極を形成するための、例えば厚さ３００ｎｍの多結晶
シリコンのゲート電極形成層を全面に成長させた後、フ
ォト・エッチング処理を行い、例えば厚さ３００ｎｍの
多結晶シリコンの多層ゲート電極素子の下層電極３と単
層ゲート電極素子の単層ゲート電極１４を形成する。そ
の後、領域Ｂ内の単層ゲート電極１４の両側の半導体基
板１上部に不純物を拡散してｎ型の拡散層１６を形成す
る（図３（ａ））。
【００１７】次に、全面に絶縁膜を成長させ、エッチン
グして単層ゲート電極素子部に、例えば厚さ２００ｎｍ
のＳｉＯ2 の絶縁膜２０を形成する。この絶縁膜２０
は、後工程での熱処理等から単層ゲート電極素子部の単
層ゲート電極１４とゲート電極６及び拡散層１６を保護
するために用いられる（図３（ｂ））。次に、多層ゲー
ト電極素子の下層電極３上に電極間絶縁膜８を形成した
後、上層電極を形成するための上層電極形成層１０を全
面に成長させる（図３（ｃ））。
【００１８】次に、全面にレジストを塗布してパターニ
ングし、上層電極形成層１０をエッチングして電極間絶
縁膜８上に上層電極１２を形成する（図４（ａ））。そ
の後、領域Ａで示した多層ゲート電極素子部の半導体基
板１にｎ型拡散層１６を形成し、絶縁膜１８を形成して
から、コンタクトホール、配線等を形成して多層ゲート
電極素子と単層ゲート電極素子とが同一基板上に形成さ
れた半導体装置が製造される（図４（ｂ））。
【００１９】本実施例における半導体装置の製造方法に
よっても、第１の実施例と同様な効果を得ることができ
る。本発明の第３の実施例による半導体装置の製造方法
について、図５及び図６を用いて説明する。まず、例え
ばｐ型のシリコン半導体基板１上に例えば厚さ６００ｎ
ｍのＳｉＯ 2 の素子分離領域２を形成する。多層ゲート
電極素子を形成する領域Ａ（図中左側の素子領域）の半
導体基板１表面に、例えば厚さ２０ｎｍのＳｉＯ2 の絶
縁膜５を形成し、単層ゲート電極素子を形成する領域Ｂ
（図中右側の素子領域）の半導体基板１表面に例えば厚
さ１８ｎｍのＳｉＯ2 のゲート絶縁膜６を成長させる。
次に、多層ゲート電極の下層電極と単層ゲート電極を形
成するための、例えば厚さ３００ｎｍの多結晶シリコン
のゲート電極形成層を全面に成長させた後、フォト・エ
ッチング処理を行い、例えば厚さ３００ｎｍの多結晶シ
リコンの多層ゲート電極素子の下層電極３と単層ゲート
電極素子の単層ゲート電極１４を形成する（図５
（ａ））。
【００２０】次に、全面に絶縁膜を成長させ、エッチン
グして単層ゲート電極素子部に、例えば厚さ２００ｎｍ
のＳｉＯ2 の絶縁膜２０を形成する。この絶縁膜２０
は、後工程での熱処理等から単層ゲート電極素子部の単
層ゲート電極１４とゲート電極６及び拡散層１６を保護
するために用いられる（図５（ｂ））。次に、多層ゲー
ト電極素子の下層電極３上に電極間絶縁膜８を形成した
後、上層電極を形成するための上層電極形成層１０を全
面に成長させる（図５（ｃ））。
【００２１】次に、全面にレジストを塗布してパターニ
ングし、上層電極形成層１０をエッチングして電極間絶
縁膜８上に上層電極１２を形成する（図６（ａ））。次
に、領域Ｂの単層ゲート電極素子部の絶縁膜２０を異方
性エッチングして、単層ゲート電極１４側壁にＳｉＯ2
の側壁部２２を形成する。次に、領域Ａ、Ｂのゲート電
極の両側の半導体基板１に不純物を拡散してｎ型拡散層
１６を形成し、絶縁膜１８を形成してから、コンタクト
ホール、配線等を形成して多層ゲート電極素子と単層ゲ
ート電極素子とが同一基板上に形成された半導体装置が
製造される（図６（ｂ））。
【００２２】本実施例における半導体装置の製造方法に
よっても、第１及び第２の実施例と同様な効果を得るこ
とができる。また、本実施例による半導体装置の製造方
法は、ゲート電極側壁に絶縁膜を形成する素子の形成に
おいて製造工程上有利であり、特にＬＤＤの製造におい
て有効である。本発明の第４の実施例による半導体装置
の製造方法について、図７及び図８を用いて説明する。
【００２３】まず、例えばｐ型のシリコン半導体基板１
上に例えば厚さ６００ｎｍのＳｉＯ 2 の素子分離領域２
を形成する。多層ゲート電極素子を形成する領域Ａ（図
中左側の素子領域）の半導体基板１表面に、例えば厚さ
２０ｎｍのＳｉＯ2 の絶縁膜５を形成し、単層ゲート電
極素子を形成する領域Ｂ（図中右側の素子領域）の半導
体基板１表面に例えば厚さ１８ｎｍのＳｉＯ2 のゲート
絶縁膜６を成長させる。次に、多層ゲート電極の下層電
極と単層ゲート電極を形成するための、例えば、厚さ３
００ｎｍの多結晶シリコンのゲート電極形成層を全面に
成長させた後、フォト・エッチング処理を行い、例えば
厚さ３００ｎｍの多結晶シリコンの多層ゲート電極素子
の下層電極３と単層ゲート電極素子のゲート電極形成層
４を形成する（図７（ａ））。
【００２４】次に、多層ゲート電極素子の下層電極３と
その上層に形成される上層電極との間の絶縁膜となる、
例えば厚さ２０ｎｍのＳｉＯ2 の絶縁膜７を全面に形成
する。次に、多層ゲート電極素子の上層電極を形成する
ため、例えば、厚さ３００ｎｍの多結晶シリコンの上層
電極形成層１０を成長させる（図７（ｂ））。次に、上
層電極形成層１０をエッチングして多層ゲート電極素子
部上の上層電極形成層１０のみを残し、他の上層電極形
成層１０を除去する（図７（ｃ））。
【００２５】次に、全面に例えば厚さ１００ｎｍのタン
グステンである高融点金属層２４を形成する（図８
（ａ））。次に、全面にレジスト（図示せず）を塗布し
てパターニングし、領域Ａの下層電極３上の電極間絶縁
膜８上に上層電極１２を形成し、同時に、領域Ｂの単層
ゲート電極１４を形成する。形成された上層電極１２の
上部と単層ゲート電極１４の上部にはタングステンの高
融点金属層２６が形成される。このようにすると、単層
ゲート電極１４上に高融点金属層２６を形成し、多層ゲ
ート電極の下層電極３上部には高融点金属層を形成しな
いようにすることができる。
【００２６】その後、両素子領域の半導体基板１上部に
不純物を拡散してｎ型の拡散層１６を形成し、半導体基
板１上面に絶縁膜１８を成長させ、コンタクトホールを
開口して配線等を形成して、多層ゲート電極素子と単層
ゲート電極素子とが同一基板上に形成された半導体装置
が製造される（図８（ｂ））。本実施例における半導体
装置の製造方法によっても、第１乃至第３の実施例と同
様な効果を得ることができる。
【００２７】本発明は、上記実施例に限らず種々の変形
が可能である。例えば、上記実施例においては、多層ゲ
ート電極における下層電極３と上層電極１２の間の電極
間絶縁膜８として、厚さ２０ｎｍのＳｉＯ2 膜を用いた
が、酸化膜と窒化膜と酸化膜がこの順に積層され、全体
の厚さが４０ｎｍの複合膜であって、９００℃程度の熱
処理をした絶縁膜を用いても良好な信頼性を得ることが
できる。
【００２８】また、第３の実施例において、単層ゲート
電極１４の側壁に側壁部２２を形成したが、第１，第
２，及び第４の実施例においても単層ゲート電極１４を
形成した後、側壁部２２を形成することが可能である。
【００２９】
【発明の効果】以上の通り、本発明によれば、単層ゲー
ト電極下部のゲート絶縁膜と多層ゲート電極の下層電極
と上層電極間の電極間絶縁膜の膜厚をそれぞれ独立に設
定することができ、また、信頼性を向上させた半導体装
置を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体装置の製造
方法を示す図である。
【図２】本発明の第１の実施例による半導体装置の製造
方法を示す図である。
【図３】本発明の第２の実施例による半導体装置の製造
方法を示す図である。
【図４】本発明の第２の実施例による半導体装置の製造
方法を示す図である。
【図５】本発明の第３の実施例による半導体装置の製造
方法を示す図である。
【図６】本発明の第３の実施例による半導体装置の製造
方法を示す図である。
【図７】本発明の第４の実施例による半導体装置の製造
方法を示す図である。
【図８】本発明の第４の実施例による半導体装置の製造
方法を示す図である。
【図９】従来の半導体装置の製造方法を示す図である。
【符号の説明】
１…半導体基板 ２…素子分離領域 ３…下層電極 ４…ゲート電極形成層 ５…絶縁膜 ７…絶縁膜 ６…ゲート絶縁膜 ８…電極間絶縁膜 １０…上層電極形成層 １２…上層電極 １４…ゲート電極 １６…拡散層 １８…絶縁膜 ２０…絶縁膜 ２２…側壁 ２４…高融点金属層 ２６…高融点金属層 ２８…電極形成層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/50 Ｕ 7738−4Ｍ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に多層ゲート電極を有する
    素子が形成される第１の素子領域と単層ゲート電極を有
    する素子が形成される第２の素子領域とを形成し、 前記第１及び第２の素子領域の前記半導体基板上にそれ
    ぞれ第１及び第２のゲート酸化膜を形成し、 全面にゲート電極形成層を形成してパターニングし、前
    記第１の素子領域の前記第１のゲート酸化膜上に前記多
    層ゲート電極の最下層電極を形成し、同時に前記第２の
    素子領域の前記第２のゲート酸化膜上に、前記単層ゲー
    ト電極を形成する単層ゲート電極形成層を形成し、 前記第１の素子領域の前記最下層電極上部に電極間絶縁
    膜を形成し、 全面に前記多層ゲート電極の上層電極を形成する上層電
    極形成層を形成し、 前記上層電極形成層をエッチングして、前記電極間絶縁
    膜上に前記上層電極が形成された前記多層ゲート電極を
    形成し、 前記単層ゲート電極形成層をエッチングして前記単層ゲ
    ート電極を形成することを特徴とする半導体装置の製造
    方法。
  2. 【請求項２】 半導体基板上に多層ゲート電極を有する
    素子が形成される第１の素子領域と単層ゲート電極を有
    する素子が形成される第２の素子領域とを形成し、 前記第１及び第２の素子領域の前記半導体基板上にそれ
    ぞれ第１及び第２のゲート酸化膜を形成し、 全面にゲート電極形成層を形成してパターニングし、前
    記第１の素子領域の前記第１のゲート酸化膜上に前記多
    層ゲート電極の最下層電極を形成し、同時に前記第２の
    素子領域の前記第２のゲート酸化膜上に、前記単層ゲー
    ト電極を形成する単層ゲート電極形成層を形成し、 前記第１の素子領域の前記最下層電極上部に電極間絶縁
    膜を形成し、 全面に前記多層ゲート電極の上層電極を形成する上層電
    極形成層を形成し、 前記第１の素子領域以外の前記上層電極形成層を除去
    し、 全面に高融点金属層を形成してパターニングし、前記高
    融点金属層を上層に形成して低抵抗化された前記第１の
    素子領域の前記上層電極と、同時に前記高融点金属層を
    上層に形成して低抵抗化された前記第２の素子領域の前
    記単層ゲート電極を形成することを特徴とする半導体装
    置の製造方法。
  3. 【請求項３】 半導体基板上に多層ゲート電極を有する
    素子が形成される第１の素子領域と単層ゲート電極を有
    する素子が形成される第２の素子領域とを形成し、 前記第１及び第２の素子領域の前記半導体基板上にそれ
    ぞれ第１及び第２のゲート酸化膜を形成し、 全面にゲート電極形成層を形成してパターニングし、前
    記第１の素子領域の前記第１のゲート酸化膜上に前記多
    層ゲート電極の最下層電極を形成し、同時に前記第２の
    素子領域の前記第２のゲート酸化膜上に、前記単層ゲー
    ト電極を形成し、 前記第２の素子領域上に前記単層ゲート電極を次工程の
    熱処理から保護するための保護膜となる絶縁膜を形成
    し、 前記第１の素子領域の前記最下層電極上に電極間絶縁膜
    を形成し、 前記電極間絶縁膜上に前記多層ゲート電極の上層電極を
    形成することを特徴とする半導体装置の製造方法。
  4. 【請求項４】 請求項２記載の半導体装置の製造方法に
    おいて、 前記単層ゲート電極の保護膜となる前記絶縁膜をエッチ
    ングし、前記単層ゲート電極に前記絶縁膜の側壁部を形
    成することを特徴とする半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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US6541823B1 (en) 1997-06-09 2003-04-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor device including multiple field effect transistors and manufacturing method thereof
US6853030B2 (en) 1997-06-09 2005-02-08 Renesas Technology Corp. Semiconductor device including multiple field effect transistors, with first FETs having oxide spacers and the second FETs having oxide nitride oxidation protection

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