JP2010093637A - 遅延回路 - Google Patents

Abstract

【課題】遅延時間がより正確で、回路面積が低減される遅延回路を提供する。
【解決手段】遅延回路は、抵抗素子３と容量素子４と接続配線６とを具備する。接続配線６は、基板１０上方の第１ポリシリコン層１３ａと、抵抗素子３と容量素子４とを接続し第１ポリシリコン層１３ａ上の第１シリサイド層１４ａとを備える。容量素子４は、半導体基板１０の表面領域の拡散層１２ｂと、拡散層１２ｂ上のゲート絶縁層１５ｂと、ゲート絶縁層１５ｂ上の第２ポリシリコン層１３ｂと、第２ポリシリコン層１３ｂ上の第２シリサイド層１４ｂとを備える。抵抗素子３は、半導体基板１０の上方の第３ポリシリコン層１３ｃを備える。第１、第２、第３ポリシリコン層１３ａ、１３ｂ、１３ｃは一体に設けられる。第１、第２シリサイド層１４ａ、１４ｂは一体に設けられる。
【選択図】図４Ａ

Description

本発明は、遅延回路に関し、特に半導体集積回路に用いる遅延回路に関する。

半導体集積回路（半導体メモリを含む）には、信号の伝播のタイミングを調整するため、信号を所望の時間だけ遅延させる遅延回路が使用されている。遅延回路は、一般にインバータ、抵抗素子、容量素子などで構成される。近年の半導体集積回路における動作速度の向上により、遅延時間の調整には、極めて高い精度が求められる。そのため、遅延回路は、遅延時間がより正確になるように、より高精度に製造する必要がある。また、半導体集積回路の微細化により、遅延回路の回路面積の低減や、メタル制限への影響の抑制が求められる。

関連する技術として、特開２００２−９４００２号公報に半導体装置が開示されている。この半導体装置は、信号線と、前記信号線に接続される容量素子および抵抗素子とを具備する。この半導体装置は、前記抵抗素子の一部あるいは全部が前記容量素子の一部を構成していることを特徴とする。前記容量素子および前記抵抗素子は、遅延回路として機能する。前記容量素子は、ＭＩＳキャパシタンスであっても良い。前記抵抗素子は、ＭＩＳトランジスタのゲートとして使用される配線層により形成されていても良い。前記抵抗素子は、ポリシリコン層からなっていても良い。前記容量素子の容量値および前記抵抗素子の抵抗値は、物理的または電気的に可変となっていても良い。この半導体装置により遅延素子のレイアウト面積を縮小することが可能であると本文献に記載されている。

特開２００２−９４００２号公報

しかし、特開２００２−９４００２号公報の技術には、以下の問題点があることが発明者の研究で明らかになった。図１は、特開２００２−９４００２号公報の半導体装置の構成を模式的に示す概略断面図である。この技術では、半導体基板１１０上のウェル１１１に拡散層１１２が設けられ、その上にゲート絶縁膜１１５を介してゲート配線層（ポリシリコン層）１１３が設けられている。すなわち、ゲート配線層１１３とゲート絶縁膜１１５と拡散層１１２とで構成される容量素子（Ｃ）と、ゲート配線層１１５で構成される抵抗素子（Ｒ）とが、遅延回路１０１を連続的に構成している。図２は、図１の等価回路を示す回路図である。本図に示されるように、この遅延回路１０１では、Ｃ１はＲ１との間、…、ＣｎはＲｎ（ｎは自然数）との間でそれぞれ充放電を行うと見ることができる。しかし、Ｃ０については、インバータＩＮＶ１内のインピーダンス成分との間で充放電を行うことになる。すなわち、インバータＩＮＶ１内のトランジスタが充放電に関わることになる。ところが、トランジスタは、構造の単純な通常の容量素子や抵抗素子に比較して、電圧、温度、製造誤差などの影響でインピーダンス成分にばらつきが生じやすい。そのため、この遅延回路１０１は、遅延時間をより正確にすることが困難であり、精度的に問題があると考えられる。

また、精度向上のために、抵抗素子は寸法精度の出しやすい直線形状であることが好ましい。しかし、特開２００２−９４００２号公報の抵抗素子（ゲート配線層）は蛇行形状である。したがって、寸法精度をより高くすることが困難であると考えられる。更に、近年、ゲート配線層は、ポリシリコン層の一層だけでなく、ポリシリコン層とシリサイド層の積層が用いられている。そのため、そのようなゲート配線層を特開２００２−９４００２号公報の抵抗素子に適用すると、抵抗値が低過ぎてしまうと考えられる。また、遅延接点にメタル配線カップリングノイズが乗ると誤差になるため、遅延回路内にメタル配線が用いられる場合、その上層にメタル配線を用いることが出来ないというメタル配線制限の問題もある。更に、遅延回路内にメタル配線が用いられる場合、発生したノイズがメタル配線により伝播し易くなるという問題もある。

遅延時間がより正確である遅延回路が望まれる。回路面積が低減され、メタル制限への影響が抑制された遅延回路が求められる。ノイズの伝播し難い遅延回路が望まれる。

以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の遅延回路は、抵抗素子（３）と、容量素子（４）と、接続配線（６）とを具備する。接続配線（６）は、抵抗素子（３）と容量素子（４）とを接続する第１シリサイド層（１４ａ）を備える。
本発明では、抵抗素子（３）と容量素子（４）とを接続する配線として、第１シリサイド層（１４ａ）を用い、メタル配線を用いていない。すなわち、抵抗素子（３）、容量素子（４）及び接続配線（６）は、いずれもメタル配線を有していないので、それらの区間において遅延接点にメタル配線カップリングノイズが乗るという事態が発生しない。従って、ノイズの伝播を抑制することが可能となる。加えて、それらの上層にメタル配線を用いることが出来、メタル配線制限を緩和することができる。また、第１シリサイド層（１４ａ）は、抵抗素子（３）や容量素子（４）を構成する膜に積層して形成することができる。従って、メタル配線を用いる場合のようなコンタクト用の領域を形成する必要が無く、抵抗素子（３）や容量素子（４）の面積を縮小させることが出来る。すなわち、回路面積を低減することが出来る。更に、抵抗素子（３）と容量素子（４）とは接続配線（６）で接続されているので、両者は個別に設けられている。したがって、抵抗素子（３）を入力に近い側に、容量素子（４）を出力に近い側に配置することで、インバータ内のトランジスタが充放電に関わることはほとんどないと考えられる。従って、遅延時間をより正確にすることが可能となる。すなわち、高精度な遅延回路を得ることが出来る。

本発明により、遅延時間がより正確である遅延回路を得ることが出来る。回路面積が低減され、メタル制限への影響が抑制された遅延回路を得ることが出来る。ノイズの伝播し難い遅延回路を得ることが出来る。

以下、本発明の実施の形態に係る遅延回路に関して、添付図面を参照して説明する。図３は、本発明の実施の形態に係る遅延回路の構成を示す回路図である。遅延回路１は、インバータ２、抵抗素子３、容量素子４、インバータ５を具備する。

インバータ２は、信号の供給元である配線２１に入力側を接続され、信号の出力先である配線２３に出力側を接続されている。配線２１、２３は、メタル配線に例示される。抵抗素子３は、一端を配線２３に、他端を配線６に接続されている。抵抗素子３は、ポリシリコン層に例示される。配線６は、シリサイド層（＋ポリシリコン層）に例示される。容量素子４は、一端を配線６、８に接続され、他端を半導体基板１０（後述）に埋設され接地されている。容量素子４は、ＭＯＳ（ＭＩＳ）キャパシタに例示される。抵抗素子３と並列に設けられている。インバータ５は、信号の供給元である配線８に入力側を接続され、信号の出力先である配線２２に出力側を接続されている。配線８は、シリサイド層（＋ポリシリコン層）に例示される。配線２２は、メタル配線に例示される。

本発明では、抵抗素子３と容量素子４とを個別に設け、入力側から抵抗素子３、容量素子４という順番に接続されている。そのため、抵抗素子３と容量素子４との間で充放電が行われ、インバータ内のトランジスタが充放電に関わることはないと考えられる。従って、電圧、温度、製造誤差などの影響でインピーダンス成分にばらつきが生じるということが無く、遅延時間をより正確に設計どおりにすることが可能となる。すなわち、高精度な遅延回路を得ることが出来る。

図４Ａ及び図４Ｂは、本発明の実施の形態に係る遅延回路の構成の一例を示す概略図である。ただし、図４Ａは上面図、図４Ｂは図４ＡにおけるＡＡ’断面図である。
インバータ２は、ＰＭＯＳトランジスタＰ−Ｔｒ１及びＮＭＯＳトランジスタＮ−Ｔｒ１で構成されている。ＰＭＯＳトランジスタＰ−Ｔｒ１は、ソース側拡散層１８ａを電源電圧ＶＤＤの供給元であるメタル配線２６に、ドレイン側拡散層１８ｂを出力側のメタル配線２３に、ゲートを信号の供給元である配線２１にそれぞれ接続されている。拡散層１８ａ、１８ｂは、半導体基板１０（のウェル１１）の表面領域に設けられている。ゲートは、半導体基板１０上にゲート絶縁層１５ｈを介して設けられたポリシリコン層１３ｈ及びシリサイド層１４ｈの積層構造を有する。ＮＭＯＳトランジスタＮ−Ｔｒ１は、ソース側拡散層１９ａを接地電圧ＧＮＤの供給元であるメタル配線２７に、ドレイン側拡散層１９ｂを出力側のメタル配線２３に、ゲートを信号の供給元である配線２１にそれぞれ接続されている。拡散層１９ａ、１９ｂは、半導体基板１０の表面領域に設けられている。ゲートは、半導体基板１０上にゲート絶縁層１５ｈを介して設けられたポリシリコン層１３ｈ及びシリサイド層１４ｈの積層構造を有する。なお、本発明においてインバータ２のレイアウト構成はこの例に限定されるものではない。

メタル配線２３は、配線７の一端に接続されている。配線７は、半導体基板１０の上方に設けられたポリシリコン層１３ｄ（図示されず）と、ポリシリコン層１３ｄ上に設けられたシリサイド層１４ｄとで構成されている。シリサイド層１４ｄは、タングステンシリサイド層に例示される。配線７は、他端を抵抗素子３に接続されている。信号は主に低抵抗なシリサイド層１４ｄを流れると考えられる。

抵抗素子３は、半導体基板１０の上方に設けられたポリシリコン層１３ｃで構成されている。一端を配線７に、他端を配線６にそれぞれ接続されている。ポリシリコン層１３ｃと配線７のポリシリコン層１３ｄとは同一層に連続的（一体的）に形成されている。ポリシリコン層１３ｃのサイズ（膜厚×幅×長さ）は、例えば、抵抗素子３に求められる抵抗値に基づいて決定される。ただし、ポリシリコン層１３ｃの抵抗率は、例えば、他の素子との関係で設定される。

この図の例では、抵抗素子３は、矩形形状の２つのポリシリコン層１３ｃが互いに平行に配置され、内部配線９により直列接続されている。それにより、抵抗素子３全体としては蛇行形状を有するが、抵抗素子としての機能を有するポリシリコン層１３ｃが蛇行形状となることを避けている。このように、ポリシリコン層１３ｃを直線形状とすることで、寸法精度をより高くすることができる。ただし、内部配線９は、半導体基板１０の上方に設けられたポリシリコン層１３ｆと、ポリシリコン層１３ｆ上に設けられたシリサイド層１４ｆとで構成されている。ポリシリコン層１３ｆとポリシリコン層１３ｃは同一層に連続的（一体的）に形成されている。また、シリサイド層１４ｆと配線７のシリサイド層１４ｄとは同一層に形成されている。

同様にして、矩形形状の複数（３つ以上）のポリシリコン層１３ｃが互いに平行に配置され、内部配線９により直列接続されるようにしても良い。そのようにすることで、遅延回路１における遅延時間を長くする調整を行うことができる。また、矩形形状のポリシリコン層１３ｃは、１つであっても良い。その場合、内部配線９を延長して配線６と一体とすれば良い。そのようにすることで、遅延回路１における遅延時間を短くする調整を行うことができる。

配線６は、半導体基板１０の上方に設けられたポリシリコン層１３ａと、ポリシリコン層１３ａ上に設けられたシリサイド層１４ａとで構成されている。配線６は、一端を抵抗素子３に、他端を容量素子４にそれぞれ接続されている。シリサイド層１４ａは、タングステンシリサイド層に例示される。信号は主に低抵抗なシリサイド層１４ａを流れると考えられる。ポリシリコン層１３ａと抵抗素子３のポリシリコン層１３ｃとは同一層に連続的（一体的）に形成されている。また、シリサイド層１４ａと配線７のシリサイド層１４ｄとは同一層に形成されている。

容量素子４は、ＭＯＳキャパシタ構造を有し、半導体基板１０（のウェル１１）の表面領域に設けられた拡散層１２ｂ、拡散層１２ｂ上に設けられたゲート絶縁層１５ｂ、ゲート絶縁層１５ｂ上に設けられたポリシリコン層１３ｂ、及びポリシリコン層１３ｂ上に設けられたシリサイド層１４ｂで構成されている。シリサイド層１４ｂは、配線６及び配線８に接続されている。拡散層１２ｂ（ソース／ドレイン）は、接地されている。ゲート絶縁層１５ｂとゲート絶縁層１５ｈとは同一層に形成されている。ポリシリコン層１３ｂとポリシリコン層１３ａとは同一層に連続的（一体的）に形成されている。シリサイド層１４ｂと配線６のシリサイド層１４ａとは同一層に連続的（一体的）に形成されている。

配線８は、半導体基板１０の上方に設けられたポリシリコン層１３ｅと、ポリシリコン層１３ｅ上に設けられたシリサイド層１４ｅで構成されている。配線８は、一端を容量素子４に、他端をインバータ５にそれぞれ接続されている。シリサイド層１４ｅは、タングステンシリサイド層に例示される。信号は主に低抵抗なシリサイド層１４ｅを流れると考えられる。ポリシリコン層１３ｅとポリシリコン層１３ｂとは同一層に連続的（一体的）に形成されている。シリサイド層１４ｅと配線６のシリサイド層１４ｂとは同一層に連続的（一体的）に形成されている。

インバータ５は、ＰＭＯＳトランジスタＰ−Ｔｒ２及びＮＭＯＳトランジスタＮ−Ｔｒ２で構成されている。ＰＭＯＳトランジスタＰ−Ｔｒ２は、ソース側拡散層１８ａを電源電圧ＶＤＤの供給元であるメタル配線２６に、ドレイン側拡散層１８ｂを出力側のメタル配線２２に、ゲートを信号の供給元である配線８にそれぞれ接続されている。拡散層１８ａ、１８ｂは、半導体基板１０（のウェル１１）の表面領域に設けられている。ゲートは、半導体基板１０上にゲート絶縁層１５ｇを介して設けられたポリシリコン層１３ｇ及びシリサイド層１４ｇの積層構造を有する。ＮＭＯＳトランジスタＮ−Ｔｒ２は、ソース側拡散層１９ａを接地電圧ＧＮＤの供給元であるメタル配線２７に、ドレイン側拡散層１９ｂを出力側のメタル配線２２に、ゲートを信号の供給元である配線８にそれぞれ接続されている。拡散層１９ａ、１９ｂは、半導体基板１０の表面領域に設けられている。ゲートは、半導体基板１０上にゲート絶縁膜層１５ｇを介して設けられたポリシリコン層１３ｇ及びシリサイド層１４ｇの積層構造を有する。なお、本発明においてインバータ５のレイアウト構成はこの例に限定されるものではない。

本実施の形態に係る遅延回路は、例えば以下のように製造される。
まず、フォトリソグラフィ及びイオン注入の技術により、所定の領域に拡散層１２ｂを形成する。次に、半導体基板１０上に一つのゲート絶縁層１５を成膜する。ここでゲート絶縁層１５は、シリコン酸化膜に例示される。続いて、一つのポリシリコン層１３を成膜する。その後、フォトリソグラフィ及びエッチングの技術により、ポリシリコン層１３及びゲート絶縁層１５を所定の形状にエッチングする。それにより、ゲート絶縁層１５ｂ、１５ｇ、１５ｈが形成され、ポリシリコン層１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆ、１３ｇ、１３ｈが形成される。その後、フォトリソグラフィ及びイオン注入の技術により、所定の領域に拡散層１８ａ、１８ｂ、１９ａ、１９ｂを形成する。次に、半導体基板１０上の全面に金属膜を成膜する。このとき、少なくともポリシリコン層１３ｃ上にシリサイド層が形成されないように（シリサイドブロック）、少なくともポリシリコン層１３ｃ上にマスクをして金属膜を成膜する。金属膜はタングステン膜に例示される。その後、熱処理により金属膜と各ポリシリコン層とを反応させてシリサイド層１４ａ、１４ｂ、１４ｄ、１４ｅ、１４ｆ、１４ｇ、１４ｈを形成する。その後、不要な金属膜を除去する。

本発明では、抵抗素子３と容量素子４とを接続する配線６として、シリサイド層を用い、メタル配線を用いていない。すなわち、抵抗素子３、容量素子４及び配線６は、いずれもメタル配線を有していない。そのため、それらの区間において遅延接点にメタル配線カップリングノイズが乗るという事態が発生しない。従って、ノイズの伝播を抑制することが可能となる。加えて、それらの上層にメタル配線を用いることが出来、メタル配線制限を緩和することができる。図４の例では、抵抗素子３（接続配線９を含む）、配線６、配線７の大部分、及び容量素子４の領域にメタル配線が用いられていない。従って、これらの上層においてメタル配線制限を無くすことができ、これら上層でのメタル配線を自由に行うことができる。

上記のようにメタル配線を有しないようにするには、抵抗素子３のポリシリコン層１３ｃと、配線６、７のポリシリコン層１３ａ、１３ｄと、容量素子４のポリシリコン層１３ｂとが一体に連続的に形成されること、及び、抵抗素子３のポリシリコン層１３ｃ上にシリサイドブロックでシリサイド層が形成されないようにしつつ、配線６、７のシリサイド層１４ａ、１４ｄと、容量素子４のシリサイド層１４ｂとが一体的に連続的に形成されること、で構成することができる。

また、本発明では、ゲート絶縁層１５ｂ、１５ｇ、１５ｈ、ポリシリコン層１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆ、１３ｇ、１３ｈ、拡散層１２ｂ、１８ａ、１８ｂ、１９ａ、１９ｂ、シリサイド層１４ａ、１４ｂ、１４ｄ、１４ｅ、１４ｆ、１４ｇ、１４ｈをそれぞれ同一の工程で形成している。従って、抵抗素子３及び容量素子４のための行程をほとんど追加することなく、遅延回路を製造することができる。

また、本発明では、シリサイド層１４ａは、抵抗素子３や容量素子４を構成するポリシリコン層と一体的・連続的なポリシリコン層１３ａ上に積層して形成することができる。従って、メタル配線を用いる場合のようなコンタクト用の領域を形成する必要が無く、抵抗素子３や容量素子４の面積を縮小させることが出来る。すなわち、メタル配線がインバータ２及びインバータ５だけになるので、コンタクト用の領域を低減でき、回路面積を低減することが出来る。

更に、抵抗素子３と容量素子４とは個別に設けられているので、抵抗素子３を入力に近い側に、容量素子４を出力に近い側に配置することで、インバータ２内のトランジスタが充放電に関わることはない。その結果、電圧、温度、製造誤差などの影響でインピーダンス成分にばらつきが生じることを防止できる。更に、抵抗素子３を矩形形状にし、直線形状としているので寸法精度をより高くすることができる。従って、遅延時間をより正確にすることが可能となる。すなわち、高精度な遅延回路を得ることが出来る。

本実施の形態において、図４Ａで示される抵抗素子３の抵抗値は、ポリシリコン層１３ｃの形状で設定される。ここで、遅延回路１の基本的な形状はそのままで、所望の遅延時間に応じて、遅延回路１の遅延時間を変更することが出来る。その一例を示すのが図５である。図５は、本発明の実施の形態に係る遅延回路の構成の他の例を示す上面図である。図に示されるように、内部配線９が、シリサイド層１４ｆに加えて、シリサイド層１４ｆ２を有している。そして、図４Ａと比較して、ポリシリコン層１３ｃがシリサイド層１４ｆ、１４ｆ２に覆われる面積が大きくなっている。これにより、抵抗素子３の抵抗値は小さくなる。その結果、遅延回路１の遅延時間を短くすることができる。なお、図中、シリサイド層１４ｆ２は、２つとも同じ大きさをしているが、互いに異なっていても良い。

次に、本発明の実施の形態に係る半導体装置について説明する。図６は、本発明の実施の形態に係る半導体装置を示す概略図である。半導体装置５０は、半導体大規模集積回路（ＬＳＩ）や、システムＬＳＩ、半導体メモリなどに例示される。ここでは、遅延回路以外の図示を省略している。半導体装置５０は、信号の伝播のタイミングを調整するため、信号を所望の時間だけ遅延させる複数の遅延回路１を備えている。遅延回路１は、図３〜図５において説明されたものを使用することができる。遅延回路として、遅延回路１を単独に用いても良い。あるいは、図示されているように、所望の遅延時間に応じて、複数の遅延回路１−１〜１−ｍ（ｍは自然数）を直列的に接続して用いることも可能である。一つの遅延回路１は面積が縮小化され、遅延時間もより精密になっているので、これら複数の遅延回路１−１〜１−ｍを用いる場合にも、全体として面積が縮小化され、遅延時間もより精密にすることが出来る。

本発明では、設計時に、所定の単位時間分の遅延時間を発生させる、所定形状の遅延回路１を複数個予め設けるようにすることができる。それにより、所望の遅延時間に応じて、複数個の遅延回路１から必要な分の遅延回路１を選択し、それらを直列接続するようにすることができる。それにより、半導体装置における遅延回路の設計が容易となる。また、製造後においても、所定形状の遅延回路１を複数個予め設け、、ヒューズやプログラム素子により事後的に選択可能にすることで、所望の遅延時間に応じて、必要な分だけ遅延回路１を直列接続するようにすることもできる。それにより、事後的に遅延回路を調整し、より精密な遅延時間を得ることが出来る。

また、複数の遅延回路１を同じように並べることで、複数の遅延回路１の抵抗素子３、容量素子４及び接続配線６の上層をメタル制限の無い領域とすることができる。それにより、複数の遅延回路１を配置して、ある程度の面積が占有されても、それらの上層におけるメタル配線の自由度の低下を抑制することが可能となる。

本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。

図１は、特開２００２−９４００２号公報の半導体装置の構成を模式的に示す概略断面図である。 図２は、図１の等価回路を示す回路図である。 図３は、本発明の実施の形態に係る遅延回路の構成を示す回路図である。 図４Ａは、本発明の実施の形態に係る遅延回路の構成の一例を示す上面図である。 図４Ｂは、本発明の実施の形態に係る遅延回路の構成の一例を示す断面図である。 図５は、本発明の実施の形態に係る遅延回路の構成の他の例を示す上面図である。 図６は、本発明の実施の形態に係る半導体装置を示す概略図である。

符号の説明

１、１−１〜１−ｍ 遅延回路
２、５ インバータ
３ 抵抗素子
４ 容量素子
６、７、８ 配線
９ 内部配線
１０ 半導体基板
１１ ウェル
１２、１２ｂ、１８ａ、１８ｂ、１９ａ、１９ｂ 拡散層
１３、１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆ、１３ｇ、１３ｈ ポリシリコン層
１４、１４ａ、１４ｂ、１４ｄ、１４ｅ、１４ｆ、１４ｇ、１４ｈ シリサイド層
１５、１５ｂ、１５ｇ、１５ｈ ゲート絶縁層
２１、２２、２３、２７、２８ メタル配線
１１０ 半導体基板
１１１ ウェル
１１２ 拡散層
１１３ ゲート配線層
１１５ ゲート絶縁膜

Claims (10)

1. 抵抗素子と、
   容量素子と、
   前記抵抗素子と前記容量素子とを接続する第１シリサイド層を備える接続配線と
   を具備する
   遅延回路。
2. 請求項１に記載の遅延回路において、
   前記接続配線は、
   半導体基板の上方に設けられた第１ポリシリコン層を更に備え、
   前記第１シリサイド層は、前記第１ポリシリコン層上に設けられ、
   前記容量素子は、
   前記半導体基板の表面領域に設けられた拡散層と、
   前記拡散層上に設けられたゲート絶縁層と、
   前記ゲート絶縁層上に設けられた第２ポリシリコン層と、
   前記第２ポリシリコン層上に設けられた第２シリサイド層とを備え、
   前記抵抗素子は、
   前記半導体基板の上方に設けられた第３ポリシリコン層を備え、
   前記第１ポリシリコン層と前記第２ポリシリコン層と前記第３ポリシリコン層とは一体に設けられ、
   前記第１シリサイド層と前記第２シリサイド層とは一体に設けられる
   遅延回路。
3. 請求項２に記載の遅延回路において、
   前記抵抗素子、前記容量素子、及び前記接続配線は、上層メタル制限を有さない領域である
   遅延回路。
4. 請求項２又は３に記載の遅延回路において、
   入力側に設けられた第１インバータ回路と、
   前記第１インバータ回路と前記抵抗素子とを接続する第１配線と、
   出力側に設けられた第２インバータ回路と、
   前記第２インバータ回路と前記容量素子とを接続する第２配線と
   を更に具備し、
   前記第１配線は、前記抵抗素子に接続する第４シリサイド層を備え、
   前記第２配線は、前記容量素子に接続する第５シリサイド層を備える
   遅延回路。
5. 請求項４に記載の遅延回路において、
   前記第１配線は、
   前記第３ポリシリコン層と一体に設けられた第４ポリシリコン層を更に備え、
   前記第４シリサイド層は、前記第４ポリシリコン層上に設けられ、
   前記第２配線は、
   前記第２ポリシリコン層と一体に設けられた第５ポリシリコン層を更に備え、
   前記第５シリサイド層は、前記第５ポリシリコン層上に、前記第２シリサイド層と一体に設けられ、
   前記第４シリサイド層は、前記第５シリサイド層と同じ層に設けられている
   遅延回路。
6. 請求項２乃至５のいずれか一項に記載の遅延回路において、
   前記抵抗素子は、
   前記第３ポリシリコン層の一部を覆うように設けられた第７シリサイド層を備え、
   前記第７シリサイド層は、前記第１シリサイド層と同じ層に設けられ、前記第３ポリシリコン層を覆う面積で前記抵抗素子の抵抗値が設定される
   遅延回路。
7. 請求項２乃至６のいずれか一項に記載の遅延回路において、
   前記抵抗素子は、矩形形状である
   遅延回路。
8. 請求項７に記載の遅延回路において、
   前記抵抗素子は、
   複数の矩形部と、
   前記複数の矩形部の各々を互いに直列に接続する第６シリサイド層を含む内部配線と
   を備え、
   前記第６シリサイド層は、前記第１シリサイド層と同じ層に設けられている
   遅延回路。
9. 信号を供給する第１信号線と、
   前記第１信号線に入力側を接続され、前記信号を遅延させる請求項１乃至８のいずれか一項に記載の遅延回路と、
   前記遅延回路の出力側に接続され、遅延された前記信号を送信する第２信号線と
   を具備する
   半導体装置。
10. 請求項９に記載の半導体装置において、
    前記遅延回路は、
    一個あたりの遅延時間が固定であり、
    前記信号が所望の遅延時間だけ遅延するように、前記所望の遅延時間に対応する数の前記遅延回路が直列接続されている
    半導体装置。

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