JP2008198987A - 半導体装置および記憶媒体 - Google Patents

Abstract

【課題】論理回路を構成するコアセルを備えた半導体装置の電源ノイズを低減する。
【解決手段】半導体基板の主面に設けられた論理回路を構成するコアセルＣＬの上方に、コアセルＣＬに対する電源Ｖｄｄ用の電源幹線ＰＭ１と電気的に接続された支線ＢＬ１、および、コアセルＣＬに対する電源Ｖｓｓ用の電源幹線ＰＭ２と電気的に接続された支線ＢＬ２を設ける。支線ＢＬ１と支線ＢＬ２とが対向して、電源Ｖｄｄと電源Ｖｓｓとの間に容量Ｃ１を構成する。
【選択図】図１

Description

本発明は、半導体装置および記憶媒体に関し、特に、論理回路を構成するコアセルを備えた半導体装置およびその設計情報を含む記憶媒体に適用して有効な技術に関する。

例えばＬＳＩなどの半導体装置に搭載されるトランジスタの数はムーアの法則に則り、現在では数千万個と高集積化されている。高集積化されたトランジスタをよりサイズの小さい半導体チップに搭載するために、トランジスタやそれらを接続するための配線などの微細化が進められている。その一方で配線の微細化に伴い、配線が溶断し易くなるため、電源は低電圧化が進められている。また、半導体装置の情報処理の高速化に伴い、トランジスタは高速スイッチングで動作されている。

トランジスタが高速スイッチングで動作された場合、電源系に瞬間的に大電流が流れ電源電圧が変動する電源ノイズのために、回路動作の不安定や回路の誤動作などが発生する問題が顕著になる。このため、例えば、ＬＳＩの外部にいわゆるバイパスコンデンサが設けられている。バイパスコンデンサに充電されていた電荷を電源ノイズが発生した瞬間に充放電させることによって、電源の電圧変動を補償することで電源ノイズに対応させることが行われている。

なお、本発明者らは、発明した結果に基づき、コアセルに供給する電源Ｖｄｄおよび電源Ｖｓｓに対してそれぞれ電気的に接続される第１支線（配線）および第２支線（配線）が、対向して設けられることによって容量を構成し、その容量が電源ノイズを低減する、という観点で先行技術調査を行った。その結果、電源ノイズを低減する観点で、特開２００１−８５６３０号公報（特許文献１）が抽出された。この特許文献１は、基板と垂直な縦方向に延びるスルーホール間などで構成される縦型の容量（キャパシタ）で電源ノイズを低減するものであり、基板と平行な横方向に延びる配線のみで容量を形成する記載はない。
特開２００１−８５６３０号公報（例えば、段落［００３７］、［００３８］）

本発明者らは、論理回路を構成するコアセルが共通の電源に接続されるような半導体装置（例えばＬＳＩ）の電源ノイズの低減について検討している。

例えば、コアセルとしてＣＭＩＳ（Complementary Metal Insulator Semiconductor）論理ゲートを用いて構成した場合、クロック信号の制御のもとに１段目の論理ゲートに信号が入力されると、この論理ゲートのスイッチング動作に基づいてこの出力は２段目の論理ゲートに入力され、そしてこの出力はさらに３段目の論理ゲートに入力されるという一連の動作が繰り返される。１６ビットのマイクロプロセッサとした場合、１６組の論理ゲートが互いに並列に配置され、クロック信号の制御に基づいて各組同時に一連の動作が行われる。

このような半導体装置では、入力信号の変化により電源電流が変化して起こる電源ノイズが生じてしまう。この電源ノイズは、プロセス技術の微細化により単位面積当たりの論理ゲート密度が大きくなるに従い、大きくなってしまう。電源ノイズが発生すると、論理ゲートと共通の電源に接続され経路的に離れている他の論理ゲートの電源の値も同時に変化して、電源ノイズによる誤動作が発生し易くなる。さらに、低電圧化された電源の場合、論理ゲートのレベル判定の範囲が狭くなっているので、レベル判定に誤りを生じ易くなるため、電源ノイズによる誤動作が発生し易くなる。

このような電源ノイズの対策として、基板と平行な横方向に延びる配線間で構成されるような容量（横型の容量）や、前記特許文献１に記載のような縦型の容量を論理ゲートとは別に形成して電源に付加させるなどの対処をすることが考えられるが、それらを形成するための基板面積を別に必要とするので高集積化の妨げとなる。また、論理ゲート上にスルーホールで縦型の容量を形成する場合、電源と電気的に接続されるスルーホールと、導電体からなるゲートとの間の寄生容量は、スイッチング動作の高速化を鈍らせることが考えられる。

本発明の目的は、論理回路を構成するコアセルを備えた半導体装置の電源ノイズを低減することのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の一実施例によれば、論理回路を構成するコアセルを覆う層間絶縁膜に設けられた電源Ｖｄｄ用の電源幹線からの支線および電源Ｖｓｓ用の電源幹線からの支線が対向して配置されることによって、電源Ｖｄｄと電源Ｖｓｓとの間に容量を構成するものである。

本発明の他の一実施例によれば、論理回路を構成するコアセルの出力端子の配線に対して電源Ｖｄｄ用の電源幹線からの支線、または電源Ｖｓｓ用の電源幹線からの支線、または両方の支線を対向して設ける。これによりコアセルの出力端子と電源Ｖｄｄもしくは電源Ｖｓｓ、もしくは双方に対して容量を構成するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

この実施例によれば、論理回路を構成するコアセルの電源Ｖｄｄと電源Ｖｓｓとの間に容量が配置され、コアセルのスイッチング動作に伴う電源ノイズを低減する効果がある。

また、コアセルの出力端子の配線に対して電源Ｖｄｄ用の電源幹線からの支線、または電源Ｖｓｓ用の電源幹線からの支線、または両方の支線を対向して設ける他の実施例によれば論理回路を構成するコアセルの出力端子と電源間に容量を設けることができ、コアセルに遅延時間を付加することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は原則として省略する。また、平面図であっても見易くするためにハッチングを付す場合がある。

（実施の形態１）
本発明の実施の形態１における半導体装置は、ｐ型のＭＩＳ（Metal Insulator Semiconductor）トランジスタとｎ型のＭＩＳトランジスタとから構成されるＣＭＩＳ（Complementary MIS）インバータ（論理回路）によって論理ゲートを構成しているものである。このＣＭＩＳインバータ（以下、単に「インバータ」という）を備えた半導体装置（例えばＬＳＩ）では、微細化のプロセス技術が適用され、トランジスタやそれらを接続するための配線などが微細化されている。

まず、本実施の形態１における半導体装置を図１、図２を参照して説明する。図１は本実施の形態１における半導体装置の要部平面図であり、図２は図１のＡ−Ａ’線の断面図である。なお、本実施の形態１における半導体装置は、周知の方法を用いて製造することができる。

本実施の形態１における半導体装置は、例えばｐ型の単結晶シリコン基板からなる半導体基板Ｓｕｂの主面（素子形成面）に形成されたインバータを構成するコアセル（Core Cell）ＣＬを有している。半導体基板Ｓｕｂの主面の領域において隣接して設けられている素子領域あるいは活性領域ＤＡ１、および素子領域あるいは活性領域ＤＡ２には、それぞれｐ型のＭＩＳトランジスタＱ１のドレイン、ソース、チャネル領域、およびｎ型のＭＩＳトランジスタＱ２のドレイン、ソース、チャネル領域が形成される。それら素子領域あるいは活性領域ＤＡ１、ＤＡ２を区画する絶縁分離領域ＩＰには、例えばＳＴＩ（Shallow Trench Isolation）などが形成されている。なお、素子領域あるいは活性領域ＤＡ１、と素子領域あるいは活性領域ＤＡ２との境界には、絶縁分離領域ＩＰが設けられている。

以降、素子領域あるいは活性領域ＤＡ１、および素子領域あるいは活性領域ＤＡ２については、それぞれ素子領域ＤＡ１、および素子領域ＤＡ２と呼ぶ。

コアセルＣＬを構成するｎ型のＭＩＳトランジスタＱ２には、半導体基板Ｓｕｂの主面に形成されたｐ型のウエルＰＷ上にゲート絶縁膜ＧＩおよびゲート電極ＧＥが順に設けられている。このゲート電極ＧＥの側壁には、例えば酸化シリコン膜からなる側壁スペーサＳＳが設けられている。また、ｐ型のウエルＰＷの表面側には、いわゆるＬＤＤ構造のｎ型の半導体領域（図示しない）がゲート電極ＧＥを用いて自己整合的に形成され、ソース・ドレインとなるｎ型の半導体領域ＩＡが側壁スペーサＳＳを用いて自己整合的に形成されている。なお、コアセルＣＬを構成するｐ型のＭＩＳトランジスタＱ１は、ｎ型のＭＩＳトランジスタＱ２と極性が異なるだけであるので、その説明は省略する。

ｐ型のＭＩＳトランジスタＱ１およびｎ型のＭＩＳトランジスタＱ２から構成されるコアセルＣＬを覆うように半導体基板Ｓｕｂの主面上には、配線間を絶縁分離するための層間絶縁膜ＬＩＦが設けられている。この層間絶縁膜ＬＩＦは、例えばＣＶＤ（Chemical Vapor Deposition）法によって形成された酸化シリコン膜からなる。なお、コアセルＣＬの上方では多層配線が設けられるが、図２では第１配線層のみが示されている。また、本願においては各配線を絶縁分離する絶縁膜を層間絶縁膜としている。

この層間絶縁膜ＬＩＦには、コアセルＣＬにおける電源Ｖｄｄ用の配線である電源幹線ＰＭ１、電源Ｖｓｓ用の配線である電源幹線ＰＭ２が設けられている。この電源ＶｓｓはコアセルＣＬに対する基準電位（接地電位、ＧＮＤ）となり、また電源ＶｄｄはコアセルＣＬに対して電源Ｖｓｓとは異なる電位（＋電位）となっている。

また、コアセルＣＬの入力側となる配線ＩＬとゲート電極ＧＥとを接続するコンタクトＣＮＴＧ１、および出力側となる配線ＯＬとｐ型のＭＩＳトランジスタＱ１のソース領域とを接続するコンタクトＣＮＴＤＡ１、および配線ＯＬとｎ型のＭＩＳＦＥＴトランジスタＱ２のドレイン領域とを接続するコンタクトＣＮＴＤＡ２が設けられている。

これら電源幹線ＰＭ１、ＰＭ２、配線ＩＬ、ＯＬは、層間絶縁膜ＬＩＦを構成する酸化シリコン膜上に例えばスパッタ法によって、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）、Ａｌ−Ｃｕ合金などの導電膜を堆積した後、パターニングされてなる。また、コンタクトＣＮＴＧ１、ＣＮＴＤＡ１、ＣＮＴＤＡ２は、層間絶縁膜ＬＩＦにスルーホールを形成した後、そのコンタクトホール内部を、例えばタングステン（Ｗ）、Ａｌ−Ｃｕなどの埋め込み材（導電膜）を埋め込み、不要な埋め込み材を除去してなる。なお、スルーホールを埋め込み材で埋め込む前に、そのコンタクトホール内側に、例えばＷ、チタン（Ｔｉ）、モリブデン（Ｍｏ）などのバリヤメタルを形成してなるコンタクトＣＮＴＧ１、ＣＮＴＤＡ１、ＣＮＴＤＡ２であっても良い。

また、層間絶縁膜ＬＩＦには、電源Ｖｄｄの電源幹線ＰＭ１と電気的に接続された配線である支線ＢＬ１、および電源Ｖｓｓの電源幹線ＰＭ２と電気的に接続された配線である支線ＢＬ２が同じ層に設けられている。これら支線ＢＬ１、ＢＬ２は電源幹線ＰＭ１、ＰＭ２などと同一の工程で形成されるので、アルミニウム（Ａｌ）、銅（Ｃｕ）、Ａｌ−Ｃｕ合金などの導電膜からなる。

支線ＢＬ１はコンタクトＣＮＴＶＤ１、ＣＮＴＶＤ２、ＣＮＴＶＤ３を介して素子領域ＤＡ１でｐ型ＭＩＳトランジスタＱ１のソース領域となる半導体領域ＩＡと電気的に接続されており、また支線ＢＬ２はコンタクトＣＮＴＶＳ１、ＣＮＴＶＳ２、ＣＮＴＶＳ３を介して素子領域ＤＡ２でソース領域となる半導体領域ＩＡと電気的に接続されている。このコンタクトＣＮＴＶＤ１〜ＣＮＴＶＤ３およびＣＮＴＶＳ１〜ＣＮＴＶＳ３は、コンタクトＣＮＴＧ１、ＣＮＴＤＡ１、ＣＮＴＤＡ２と同様に、層間絶縁膜ＬＩＦに半導体領域ＩＡの表面を露出するようにスルーホールを形成した後、このスルーホールに埋め込み材を埋め込むことによって形成される。

例えば、隣接する支線ＢＬ１のコンタクトＣＮＴＶＤ１、ＣＮＴＶＤ２、ＣＮＴＶＤ３とゲート電極ＧＥのコンタクトＣＮＴＧ１間は、例えば支線ＢＬ１と支線ＢＬ２の対向する部分の距離より広い間隔で配置しており、それらが隣接しすぎることによって寄生容量が形成されるようなレイアウトを、本実施の形態１ではしていない。このため、導電体からなるゲート電極ＧＥとコンタクトＣＮＴＶＤ１、ＣＮＴＶＤ２、ＣＮＴＶＤ３との間には大きな寄生容量が形成されず、高速スイッチング動作を行うことができる。

また、支線ＢＬ１と支線ＢＬ２とが対向して、図１および図２において点線で囲まれた領域に、容量（キャパシタ）Ｃ１が構成されている。支線ＢＬ１と支線ＢＬ２との間の絶縁膜は層間絶縁膜ＬＩＦと同じ材料の酸化シリコン膜であるので、容量Ｃ１は電極面となる支線ＢＬ１と支線ＢＬ２との間が酸化シリコン膜で満たされている。この容量Ｃ１は、電源Ｖｄｄと電源Ｖｓｓとの間に構成され、いわゆるバイパスコンデンサとなり、トランジスタの高速スイッチング動作時に電源ノイズの発生を抑制することができる。

バイパスコンデンサは、バイパスコンデンサに充電されていた電荷を電源ノイズが発生した瞬間に放電させることによって電源の値を補償するため、できるだけトランジスタに近いことが望ましい。また、電源ノイズの発生をできるだけ低減する点に関して、バイパスコンデンサの容量を大きくすることが望ましい。具体的にはＭＩＳトランジスタＱ１のスイッチング動作に伴い、ＭＩＳトランジスタＱ１のドレイン電流が変化して電源電圧変動を引き起こすので、素子領域ＤＡ１において電源電圧と接続されるドレイン端子部分に電源コンタクトが取られた配線を利用してバイパスコンデンサが形成されることが望ましい。これはバイパスコンデンサの形成位置が電源ノイズの発生源から距離が離れると直列抵抗の影響によって電源電圧変動の抑制効果が薄れるためである。

本実施の形態１では、図１および図２に示すように、容量Ｃ１がコアセルＣＬの上方、すなわちコアセルＣＬの近傍であって、電源電圧変動を引き起こすｐ型のＭＩＳトランジスタＱ１のドレイン近傍に設けられているため、電源ノイズの発生をより抑制することができる。具体的には、支線ＢＬ１が素子領域ＤＡ１から素子領域ＤＡ２に延在するように設けられ、また支線ＢＬ２が素子領域ＤＡ２から素子領域ＤＡ１に延在するように設けられて、互いに対向する支線ＢＬ１と支線ＢＬ２の対向面が電極面となって容量Ｃ１が構成されている。これにより電源ノイズの発生をより抑制することができる。

さらに、本実施の形態１では、支線ＢＬ１および支線ＢＬ２が、それぞれ素子領域ＤＡ２と素子領域ＤＡ１の境界を越えて設けているため、電極面となる面積を大きくし、すなわち容量Ｃ１の容量を大きくしている。これにより電源ノイズの発生を更に抑制することができる。なお、容量Ｃ１の電極面を形成するため、支線ＢＬ１と支線ＢＬ２とが対向するのであれば、支線ＢＬ１または支線ＢＬ２の少なくともいずれか一方が、素子領域ＤＡ１と素子領域ＤＡ２の境界を越えて設けられていれば良い。

このような電源ノイズの発生を抑制する本発明は、特に、インバータに代表される論理ゲートを用いて論理回路を構成した場合に有効である。高速スイッチング動作が行われる論理ゲートの入力信号の変化により電源電流が変化して起こる電源ノイズを、本実施の形態１で示した容量Ｃ１で抑制することで、スイッチング動作する論理ゲートと共通の電源に接続され、隣接して経路的に離れている他の論理ゲートの電源に対して、電源変動を抑制し電源ノイズによる誤動作の発生を抑制することができる。

また、低電圧化された電源の場合、論理ゲートのレベル判定の範囲が狭くなっているので、レベル判定に誤りを生じ易くなる。しかしながら、電源のノイズの発生を抑制することができるので、電源ノイズによる誤動作の発生を抑制することができる。

本実施の形態１における半導体装置は、プロセス技術の微細化により、半導体基板の主面と平行な方向の寸法が小さくなり、また、同じ層における配線相互の線間距離が短くなっているため、配線抵抗の増大を抑制する目的から配線断面積を大きくとるために配線の厚さを厚くしている。言い換えると、容量Ｃ１を構成する配線からなる支線ＢＬ１および支線ＢＬ２は、半導体基板Ｓｕｂの主面と平行な方向の寸法が、半導体基板Ｓｕｂの主面と垂直な方向の寸法より短い。これにより配線断面積を確保し、配線抵抗の増大を抑制することができる。

また、必要に応じて半導体基板Ｓｕｂの主面と平行な方向の寸法を半導体基板Ｓｕｂの主面と垂直な方向の寸法より大きくし、横長の断面構造とすることも可能である。この場合は容量Ｃ１の容量値を縦長の構造と同じ程度に確保しつつさらに配線断面積を大きくすることができるので、配線抵抗を低くすることができる。

次に、本実施の形態１における半導体装置の動作の一例について、図３を参照して説明する。図３は図１で示した半導体装置の等価回路図である。図３に示すように、コアセルＣＬはｐ型のＭＩＳトランジスタＱ１およびｎ型のＭＩＳトランジスタＱ２から構成されるインバータであり、複数個設けられている。さらに各段のコアセルＣＬにはインバータと図１、２に示した支線ＢＬ１と支線ＢＬ２とが対向することによって形成されたバイパスコンデンサＣ１が電源ＶｄｄとＶｓｓ間に接続されている。

クロック信号の制御に基づいて、第１段のインバータに入力信号が入力されてＨＩＧＨレベルからＬＯＷレベルに変化した場合、ｐ型のＭＩＳトランジスタＱ１がオン状態となり、ｎ型のＭＩＳトランジスタＱ２がオフ状態となる。このため、オン状態のｐ型のＭＩＳトランジスタＱ１を通じて電源Ｖｄｄの電位が出力されるので、出力信号はＬＯＷレベルからＨＩＧＨレベルに反転する。この第１段のインバータの出力が第２段の論理回路に入力される。

本実施の形態１では、容量Ｃ１が電源Ｖｄｄと電源Ｖｓｓとの間に設けられているので、容量Ｃ１には電荷が蓄積されている。この結果、インバータを構成するｐ型のＭＩＳＦＥＴトランジスタＱ１がオン状態となることによって出力に電源Ｖｄｄから出力に電流が流れた場合でも、容量Ｃ１が設けられているため、この容量Ｃ１に充電されていた電荷が瞬間的に放電され、電源ノイズの発生を低減することができる。

また、第１段のインバータで電源ノイズが発生した場合であっても、本実施の形態１では容量Ｃ１を設けているので、経路的に離れている第ｎ段のインバータに伝達する前に、その電源ノイズを除去することができる。また、電源が低電圧化した場合であっても、電源ノイズによる誤動作を防止することができる。

本実施の形態１における半導体装置の動作の他の一例について、図４を参照して説明する。図４は図１で示したコアセルの構造を用いたインバータやＮＡＮＤゲート、ＮＯＲゲートなどのコアセルを利用して構成した論理回路の等価回路図である。図中に破線で囲んだＩＮＶ１、２、３、ＮＡＮＤ１、２、ＮＯＲ１はそれぞれコアセルを表している。電源ＶｄｄとＶｓｓに挟まれたゲート列がひとつのセル列を現しており、論理回路の接続関係に基づいて適宜配置され相互に結線されている。

図４では、一例としてインバータＩＮＶ１の出力はＮＡＮＤ１に入力され、ＮＡＮＤ２はＮＯＲ１の出力とＮＡＮＤ１の出力を受け、ＩＮＶ２とＩＮＶ３に出力する接続となっている。コアセルは破線で囲まれ、ＩＮＶ１、２、３、ＮＡＮＤ２、ＮＯＲ１には実施の形態１によるバイパスコンデンサＣ１が各々設けてあり、コアセルのスイッチング動作による電源電圧変動を抑制することができる。また、コアセルＮＡＮＤ１にはバイパスコンデンサを設けていない。これはバイパスコンデンサを設ける必要がない場合や、配置配線の都合上バイパスコンデンサを設けることが困難である場合には実施の形態１によらないコアセルを用いることができる例を表している。

（実施の形態２）
前記実施の形態１では、第１支線と第２支線との間の絶縁膜は、層間絶縁膜と同じ材料で構成する場合について説明したが、本発明の実施の形態２では、別材料で構成する場合について説明する。なお、他の構成については前記実施の形態１と同様であるので、その説明は省略する。

本発明の実施の形態２における半導体装置は、ｐ型のＭＩＳトランジスタＱ１とｎ型のＭＩＳトランジスタＱ２とから構成されるＣＭＩＳインバータ（コアセルＣＬ）によって論理ゲートを構成しているものである。図５は本実施の形態２における半導体装置の要部平面図であり、図６は図５のＡ−Ａ’線の断面図である。

図５および図６において点線で囲まれた領域に、電源Ｖｄｄの電源幹線ＰＭ１と電気的に接続された支線ＢＬ１と電源Ｖｓｓの電源幹線ＰＭ２と電気的に接続された支線ＢＬ２とが対向して、電源Ｖｄｄと電源Ｖｓｓとの間に容量Ｃ２が構成されている。支線ＢＬ１と支線ＢＬ２との間には、層間絶縁膜ＬＩＦより誘電率が高い高誘電率膜ＤＦが設けられている。具体的には、層間絶縁膜ＬＩＦは誘電率が４．２程度の酸化シリコン膜から構成され、高誘電率膜ＤＦは誘電率が７〜９程度の窒化シリコン膜または誘電率が８．５程度のアルミナ（Ａｌ_２Ｏ_３）から構成される。また、層間絶縁膜ＬＩＦには、誘電率が３程度のＳｉＯＣから構成されてもよい。

本実施の形態２における半導体装置の製造工程を概略する。なお、半導体基板Ｓｕｂの主面に設けられた論理回路を構成するコアセルＣＬは、周知の製造方法を用いて製造することができる。

まず、コアセルＣＬを覆うように半導体基板Ｓｕｂ上に層間絶縁膜ＬＩＦを構成する酸化シリコン膜を形成した後、ＣＭＰ（Chemical Mechanical Polishing）法によって酸化シリコン膜を平坦化する。次いで、同層で形成される支線ＢＬ１、ＢＬ２などを構成する導電膜（例えば銅など）を前記酸化シリコン膜上に形成した後、フォトリソグラフィ技術およびエッチング技術を用いて前記導電膜をパターニングする。すなわち、図４に示すように、パターニングされる。

次いで、対向する支線ＢＬ１と支線ＢＬ２との間が開口されたマスクを支線ＢＬ１、ＢＬ２および前記酸化シリコン膜上に形成する。次いで、例えばＣＶＤ法によって高誘電率膜ＤＦを構成する窒化シリコン膜を対向する支線ＢＬ１と支線ＢＬ２との間に埋め込む。次いで、前記マスクを除去した後、支線ＢＬ１、ＢＬ２などを覆うように、例えばＣＶＤ法によって層間絶縁膜ＬＩＦを構成する酸化シリコン膜を形成する。これにより、支線ＢＬ１と支線ＢＬ２とが対向して、電源Ｖｄｄと電源Ｖｓｓとの間に容量Ｃ２が構成される。

このように容量Ｃ２には支線ＢＬ１と支線ＢＬ２との間に層間絶縁膜ＬＩＦより誘電率の高い高誘電率膜ＤＦが設けられている。このため、前記実施の形態１の容量Ｃ１より容量Ｃ２が大容量となり、より電源ノイズの発生を抑制することができる。

（実施の形態３）
前記実施の形態１では、第１支線と第２支線を同じ層に設ける場合について説明したが、本発明の実施の形態３では、異なる層に設ける場合について説明する。なお、他の構成については前記実施の形態１と同様であるので、その説明は省略する。

本発明の実施の形態３における半導体装置は、ｐ型のＭＩＳトランジスタＱ１とｎ型のＭＩＳトランジスタＱ２とから構成されるＣＭＩＳインバータ（コアセルＣＬ）によって論理ゲートを構成しているものである。図７は本実施の形態３における半導体装置の要部平面図であり、図８は図７のＡ−Ａ’線の断面図である。

図７および図８に示すように、ｐ型のＭＩＳトランジスタＱ１およびｎ型のＭＩＳトランジスタＱ２から構成されるコアセルＣＬを覆うように半導体基板Ｓｕｂの主面上には、配線間を絶縁分離するための層間絶縁膜ＬＩＦが設けられている。この層間絶縁膜ＬＩＦは、例えばＣＶＤ法によって形成された酸化シリコン膜からなる。

この層間絶縁膜ＬＩＦには、コアセルＣＬにおける電源Ｖｄｄ用の電源幹線ＰＭ１、電源Ｖｓｓ用の電源幹線ＰＭ２、電源幹線ＰＭ１と電気的に接続された支線ＢＬ１、電源幹線ＰＭ２と電気的に接続された支線ＢＬ２、コアセルＣＬの入力側となる配線ＩＬ、および出力側となる配線ＯＬが設けられている。このうち電源幹線ＰＭ１、ＰＭ２、支線ＢＬ２、配線ＩＬ、ＯＬが同じ層に設けられているが、支線ＢＬ１はこれらとは異なる層に設けられている。なお、支線ＢＬ１はコンタクトＣＮＴを介して電源Ｖｄｄ用の電源幹線ＰＭ１と電気的に接続されている。

図７および図８において点線で囲まれた領域に、上層の支線ＢＬ１と下層の支線ＢＬ２とが対向して、そのオーバーラップ部に容量Ｃ３が構成されている。支線ＢＬ１と支線ＢＬ２との間の絶縁膜は層間絶縁膜ＬＩＦと同じ材料の酸化シリコン膜であるので、容量Ｃ３は電極面となる支線ＢＬ１とＢＬ２との間が酸化シリコン膜で満たされている。この容量Ｃ３は、トランジスタの高速スイッチング動作時に電源ノイズの発生を抑制することができる。

（実施の形態４）
前記実施の形態１では、同一方向に平行して延在する第１支線と第２支線が対向して、バイパスコンデンサとなる容量の電極面を構成する場合について説明したが、本発明の実施の形態４では、第１支線と第２支線のそれぞれの先端部が対向して容量の電極面を構成する場合について説明する。なお、他の構成については前記実施の形態１と同様であるので、その説明は省略する。

本発明の実施の形態４における半導体装置は、ｐ型のＭＩＳトランジスタＱ１とｎ型のＭＩＳトランジスタＱ２とから構成されるＣＭＩＳインバータ（コアセルＣＬ）によって論理ゲートを構成しているものである。図９は本実施の形態４における半導体装置の要部平面図である。

図９に示すように、電源Ｖｄｄ用の電源幹線ＰＭ１と電気的に接続された支線ＢＬ１が素子領域ＤＡ１から素子領域ＤＡ２に延在するように設けられている。一方、電源Ｖｓｓ用の電源幹線ＰＭ２と電気的に接続された支線ＢＬ２が素子領域ＤＡ２から素子領域ＤＡ１に延在するように設けられている。すなわち、支線ＢＬ１と支線ＢＬ２は同一方向（以下、「Ａ方向」という）に延在している。支線ＢＬ１と支線ＢＬ２の先端部は、Ａ方向と垂直な方向（以下、「Ｂ方向」という）に分岐し、平面形状がＴ字状となり、それぞれの先端部が対向して容量Ｃ４が設けられている。これにより電源ノイズの発生をより抑制することができる。

（実施の形態５）
前記実施の形態１では、本発明を説明するにあたり論理回路を構成するコアセルについて説明したが、本実施の形態５では、フリップフロップ（Flip-Flop）に適用した場合について説明する。なお、前記実施の形態１と同様の説明は省略する。

本発明の実施の形態５における半導体装置は、ｐ型のＭＩＳトランジスタＱ１とｎ型のＭＩＳトランジスタＱ２とから構成されるＣＭＩＳインバータ（コアセルＣＬ）を備えたフリップフロップを備えている。図１０は本実施の形態５における半導体装置の要部平面図であり、図１１は図１０の半導体装置の等価回路図である。

フリップフロップは、クロック信号（ＣＬＫ）の制御のもとに、クロック信号（ＣＬＫ）がＨＩＧＨの状態で入力（ＩＮ）の信号を内部に取り込み、クロック信号（ＣＬＫ）がＬＯＷの状態になると出力が変化し、データ保持状態となるマスター・スレーブ型のフリップフロップ回路である。図１１に示すように、フリップフロップは入力（ＩＮ）側のインバータ（図中、囲みＡ）、クロック信号（ＣＬＫ）側のインバータ（囲みＢ）、出力（ＯＵＴ）側のインバータ（囲みＣ）などから構成されている。なお、図１１中の囲みＡ〜Ｃのインバータは、図１０中の囲みＡ〜Ｃのインバータ（コアセルＣＬ）に対応している。

図１０に示すように、囲みＢの素子領域ＤＡ１、ＤＡ２は、他の素子領域ＤＡ１、ＤＡ２と比較して面積が大きい。このため、本実施の形態５では、面積が大きい囲みＢの素子領域ＤＡ１、ＤＡ２（すなわち、コアセルＣＬ）の上方に、互いに対向するように支線ＢＬ１と支線ＢＬ２とを対向して設け、容量Ｃ５を構成している。囲みＢのコアセルＣＬの近傍に容量Ｃ５を設けることで、電源ノイズの発生をより抑制することができる。

容量を形成するための領域が素子領域の上方に確保できないような例えば囲みＡ、囲みＣのコアセルＣＬにおいて、素子領域ＤＡ１、ＤＡ２の上方ではなく、絶縁分離領域ＩＰの上方に設け、それらのコアセルＣＬの比較的近傍に容量を構成することが考えられる。しかしながら、容量を構成するために絶縁分離領域ＩＰの面積を確保することは、チップサイズが大きくなる、すなわちコアセルの配列方向の幅が広がることになるので、本実施の形態５では、上方に容量を構成することができない素子領域ＤＡ１、ＤＡ２には、チップサイズを大きくしてまで、容量を確保することをしていない。

なお、容量を形成するための領域が素子領域の上方に確保できる場合、囲みＡ、Ｃなど面積の増加させることなくバイパスコンデンサを設けることで、同一のクロックに同期して動作する図１０、図１１のフリップフロップのような回路の内部にバイパスコンデンサを形成することもできる。これにより電源ノイズの発生源に近い位置にバイパスコンデンサを配置することが可能となって電源ノイズの発生をより抑制することができる。

（実施の形態６）
前記実施の形態１では、１つのコアセルの上方にバイパスコンデンサとなる容量を構成する場合について説明したが、本発明の実施の形態６では、コアセルが複数個集積されたセル列において信号配線のためのスペースやコアセルの配置ピッチを他のセル列と合わせるために生じるコアセルとコアセルの隙間を埋めるフィルセル（Fill Cell）において、容量を構成する場合について説明する。フィルセルはコアセルとコアセルの隙間に配置されることによって左右のコアセルのｐ型ウエルとｎ型ウエルを電気的につなぐために用いられ、通常はコアセルのようにドレイン、ソースおよびゲート領域は形成されないが、レイアウトパターン密度の均一化などの目的でドレイン、ソースおよびゲート領域を設けても良い。また、左右のコアセルのｐ型ウエルとｎ型ウエルを電気的につなぐ必要がない場合にはｐ型ウエルとｎ型ウエルを設けなくとも良い。なお、コアセルの構成については前記実施の形態１と同様であるので、その説明は省略する。

本実施の形態６における半導体装置は、ｐ型のＭＩＳトランジスタとｎ型のＭＩＳトランジスタとから構成されるＣＭＩＳインバータ（コアセルＣＬ）が複数個集まったセル列に生じるコアセルＣＬとコアセルＣＬの隙間を埋めるフィルセルを用いて論理回路を構成しているものである。図１２は本実施の形態６における半導体装置の要部平面図であり、図１３は図１２の要部拡大図である。

図１２に示すように、半導体基板はコアセルＣＬが設けられる領域およびその領域と隣接するフィルセルが設けられる空き領域ＶＡを有している。前述したように、コアセルＣＬが設けられる領域には、ｐ型のＭＩＳトランジスタとｎ型のＭＩＳトランジスタが形成されている。また、コアセルＣＬにおける電源Ｖｄｄ用の配線である電源幹線ＰＭ１、電源Ｖｓｓ用の配線である電源幹線ＰＭ２が半導体基板上に設けられている。

ｐ型のＭＩＳトランジスタとｎ型のＭＩＳトランジスタとから構成されるコアセルＣＬは、図２で示したように、その上部が層間絶縁膜ＬＩＦで覆われている。すなわちコアセルＣＬが設けられる領域には、半導体基板Ｓｕｂの主面上に層間絶縁膜ＬＩＦが設けられている。同様にフィルセルが設けられる領域には、半導体基板Ｓｕｂの主面上に層間絶縁膜ＬＩＦが設けられることとなる。

この層間絶縁膜ＬＩＦには、電源Ｖｄｄの電源幹線ＰＭ１と電気的に接続された配線である支線ＢＬ１、および電源Ｖｓｓの電源幹線ＰＭ２と電気的に接続された配線である支線ＢＬ２が同じ層に設けられることとなる。図１２では、前記実施の形態１で示したように、コアセルＣＬが設けられる領域に支線ＢＬ１と支線ＢＬ２とが対向して設けられることによって、電源Ｖｄｄと電源Ｖｓｓとの間に容量が構成される他に、フィルセルが設けられる空き領域ＶＡにも支線ＢＬ１と支線ＢＬ２とが対向して設けられている。

図１３に示すように、点線で囲まれた領域に、電源Ｖｄｄの電源幹線ＰＭ１と電気的に接続された支線ＢＬ１と電源Ｖｓｓの電源幹線ＰＭ２と電気的に接続された支線ＢＬ２とが対向して、電源Ｖｄｄと電源Ｖｓｓとの間に容量Ｃ６が構成されている。この容量Ｃ６はコアセルが設けられていない空き領域ＶＡの上方に構成されている。このように空き領域ＶＡにバイパスコンデンサとなる容量を形成するので、容量形成のために面積を増大することなく、フィルセルが形成されたセル列の論理動作で生じる電源間ノイズを低減することができる。なお、本実施の形態では支線ＢＬ１と支線ＢＬ２の下の半導体基板には左右に配置されるコアセルの素子領域を結ぶＤＡ１およびＤＡ２が設けたが、コアセルの素子領域を結ばなくとも良い場合はＤＡ１、ＤＡ２を設けなくとも良い。

（実施の形態７）
前記実施の形態１では、コアセルの上方にバイパスコンデンサとなる容量を設けた場合について説明したが、本発明の実施の形態７では、タップセルの上方に容量を設けた場合について説明する。なお、本実施の形態７に示す半導体装置には、前記実施の形態１で示したようなコアセルも搭載されるが、その説明は省略する。

本実施の形態７における半導体装置（例えばＬＳＩ）には、タップセルが搭載される。タップセルはコアセルが配置されたセル列のｐ型のウエルとｎ型のウエルにそれぞれ電源Ｖｄｄと電源Ｖｓｓを供給するために配置されるセルである。図１４は本実施の形態７における半導体装置の要部平面図である。なお、タップセル前記実施の形態６で図１２を参照して説明したセル列に配置される。図１２では、コアセルＣＬが設けられる領域には、ｐ型のＭＩＳトランジスタとｎ型のＭＩＳトランジスタが形成されている。また、コアセルＣＬにおける電源Ｖｄｄ用の配線である電源幹線ＰＭ１、電源Ｖｓｓ用の配線である電源幹線ＰＭ２が半導体基板上に設けられている。

図１４に示すように、タップセルＴＡＰが設けられる領域には、ｎ型ウエルＮＷと、ｐ型ウエルＰＷとが絶縁分離領域ＩＰで絶縁されて形成されている。このタップセルＴＡＰが設けられる領域の半導体基板の主面上には、層間絶縁膜が設けられており、その層間絶縁膜には、電源幹線ＰＭ１と電気的に接続された支線ＢＬ１と、電源幹線ＰＭ２と電気的に接続された支線ＢＬ２とが設けられている。なお、図１４では、図面を見易くするために層間絶縁膜は省略されている。

この支線ＢＬ１とｎ型ウエルＮＷはコンタクトＣＮＴＮＷを介して電気的に接続されており、支線ＢＬ２とｐ型ウェルＰＷはコンタクトＣＮＴＰＷを介して電気的にされている。これにより、タップセルＴＡＰが設けられる領域に、ｎ型ウエルＮＷと電気的に接続された支線ＢＬ１と、ｐ型ウエルＰＷと電気的に接続された支線ＢＬ２とが対向して設けられることによって、電源Ｖｄｄと電源Ｖｓｓとの間に容量Ｃ７が構成される。

図１４に示すように、タップセルＴＡＰは半導体基板の主面に設けられており、層間絶縁膜はタップセルＴＡＰを覆うように半導体装置の主面上に設けられている。

この層間絶縁膜には、タップセルＴＡＰを構成するｎ型のウエルＮＷに対する電源Ｖｄｄ用の電源幹線ＰＭ１、およびタップセルＴＡＰを構成するｐ型のウエルＰＷに対する電源Ｖｓｓ用の電源幹線ＰＭ２が設けられている。また、その層間絶縁膜には、電源幹線ＰＭ１と電気的に接続された支線ＢＬ１、および電源幹線ＰＭ２と電気的に接続された支線ＢＬ２が設けられている。

支線ＢＬ１はｎ型のウエルＮＷからｐ型のウエルＰＷに延在するように設けられており、支線ＢＬ２はｐ型のウエルＰＷからｎ型のウエルＮＷに延在するように設けられている。また、支線ＢＬ１とｎ型のウエルＮＷとはコンタクトＣＮＴを介して電気的に接続されており、支線ＢＬ２とｐ型のウエルＰＷとはコンタクトＣＮＴを介して電気的に接続されている。

図１４において点線で囲まれた領域に、支線ＢＬ１と支線ＢＬ２とが対向して、電源Ｖｄｄと電源Ｖｓｓとの間に容量Ｃ７が構成されている。この容量Ｃ７はタップセルＴＡＰの上方に構成されている。このようにタップセルＴＡＰの上方にバイパスコンデンサとなる容量を形成するので、容量形成のために面積を増大することなく、電源間ノイズを低減することができる。

（実施の形態８）
前記実施の形態１から７では電源幹線ＰＭ１、ＰＭ２が１層目の金属配線を用いた場合の例を示した。本発明の実施の形態８では電源幹線が１層目の金属配線より上層の金属配線を用いた場合の例を示す。なお、他の構成は他の実施の形態１から７と同じであるので省略する。図１５は本実施の形態８における半導体装置の要部平面図であり、図１６は図１５のＡ−Ａ’線の断面図である。

本実施の形態８では図１５および図１６に示すようにコアセルＣＬが設けられた上層の金属配線による電源幹線ＰＭ２１を用いて電源Ｖｄｄが供給され、電源幹線ＰＭ２２を用いて電源Ｖｓｓが供給される場合に電源幹線ＰＭ２１と電気的に接続された支線ＢＬ２１と電源幹線ＰＭ２２と電気的に接続された支線ＢＬ２２が対向して設けられている。なお、コアセルＣＬについては前記実施の形態１と同様の構造であるため省略した。

支線ＢＬ２１と支線ＢＬ２２が対向して設けられることで支線ＢＬ２１と支線ＢＬ２２との間に点線で囲まれた容量Ｃ８２が形成される。容量Ｃ８２は電源Ｖｄｄと電源Ｖｓｓの間のバイパスコンデンサとなり、下層に設けられたコアセルＣＬの論理動作による電源ノイズを低減させることが可能となる。

本実施の形態８では上層の金属配線として２層目の金属配線（支線）を用いた例を示したが、さらに上層の配線を電源幹線として用いる場合や、複数の配線層において同様の構造を形成することも実施可能である。図１７に３層目の金属配線を用いてバイパスコンデンサを形成した断面図、図１８に４層目の金属配線を用いてバイパスコンデンサを形成した断面図を示す。符号ＢＬ３１、ＢＬ４１は電源Ｖｄｄ用の電源幹線と電気的に接続された支線を示し、支線ＢＬ３１は３層目、支線ＢＬ４１は４層目に設けられている。また、符号ＢＬ３２、ＢＬ４２は電源Ｖｓｓ用の電源幹線と電気的に接続された支線を示し、支線ＢＬ３２は３層目、支線ＢＬ４２は４層目に設けられている。また、符号Ｃ８３は支線ＢＬ３１と支線ＢＬ３２とが対向して形成された容量であり、３層目に設けられている。また、符号Ｃ８４は支線ＢＬ４１と支線ＢＬ４２とが対向して形成された容量であり、４層目に設けられている。また、符号ＳＩＧ２は２層目に設けられている信号配線を示している。

このように本実施の形態８では各々の金属層を用いて容量を形成した断面図を示したが、複数の配線層の配線を用いてバイパスコンデンサを形成する方法を併用することも可能である。さらに、前記実施の形態６に示したフィルセルにバイパスコンデンサを形成する場合、あるいは前記実施の形態７に示したタップセルＴＡＰにパスコンデンサを形成する場合においても本実施の形態８と同様の手法が適用できることは言うまでもない。

（実施の形態９）
前記実施の形態１〜８では電源Ｖｄｄと電源Ｖｓｓ間にバイパスコンデンサを形成する場合について説明したが、本発明の実施の形態９ではコアセルＣＬの出力側配線ＯＬに容量を形成する場合について説明する。

図１９は本実施の形態９における半導体装置の要部平面図であり、図２０は図１９のＡ−Ａ’線の断面図、図２１は図１９に示す半導体装置の等価回路図である。

図１９に示すように、出力側配線ＯＬは、ｐ型のＭＩＳトランジスタＱ１のソースとコンタクトＣＮＴＤＡ１を介して電気的に接続されている。また、出力側配線ＯＬは、ｎ型のＭＩＳトランジスタＱ２のドレインとコンタクトＣＮＴＤＡ２を介して電気的に接続されている。すなわち、出力側配線ＯＬは、ｐ型のＭＩＳトランジスタＱ１のソースとｎ型のＭＩＳトランジスタＱ２のドレインとを電気的に接続している。

本実施の形態９ではｐ型のＭＩＳトランジスタＱ１およびｎ型のＭＩＳトランジスタＱ２から構成されるコアセルＣＬの出力側配線ＯＬに対して、電源Ｖｄｄ用の電源幹線ＰＭ１からの支線ＢＬＯ１および電源Ｖｓｓ用の電源幹線ＰＭ２からの支線ＢＬＯ２が対向して設けられている。これにより出力側配線ＯＬと電源Ｖｄｄ間に容量ＣＯ１、出力側配線ＯＬと電源Ｖｓｓ間に容量ＣＯ２が形成される。このように容量ＣＯ１と容量ＣＯ２が出力側配線ＯＬに接続されることで出力の変化が緩やかになりコアセルＣＬを遅延素子として使用することが可能となる。

本実施の形態９では、出力側配線ＯＬに対して支線ＢＬＯ１、ＢＬＯ２が対向して設けられ、出力側配線ＯＬと電源Ｖｄｄ間に容量ＣＯ１、出力側配線ＯＬと電源Ｖｓｓ間に容量ＣＯ２が形成される例を示したが、どちらか一方の支線を設ける構成としても良い。

また、本実施の形態９では電源幹線ＰＭ１、ＰＭ２から延びる支線ＢＬＯ１、ＢＬＯ２は設計ルール上で許される最大の長さに設け、出力側配線ＯＬと電源Ｖｄｄ、Ｖｓｓ間に形成される容量値が大きくなるように形成したが、必ずしも最大の長さにする必要はなく、必要に応じて対向する長さを調整することで遅延時間を調整することも可能である。

また、本実施の形態９では、前記実施の形態１で示した電源幹線ＰＭ１と電源幹線ＰＭ２にそれぞれ支線ＢＬ１、ＢＬ２を設け、容量Ｃ１（バイパスコンデンサ）を形成した例を挙げたが必要に応じて容量Ｃ１を形成せずとも良い。

（実施の形態１０）
本発明の実施の形態１０は前記実施の形態１〜９で示したコアセル、フィルセル、タップセルを半導体装置の設計に適用する例である。本実施の形態１０ではトランジスタやゲートの結線情報、トランジスタのサイズ情報などからなる回路記述と、コアセル、フィルセル、およびタップセルなどの情報を含むセルライブラリを配置配線手段に読み込ませ、レイアウト図形情報、端子位置情報などを含むレイアウト情報を生成する。

図２２は本実施の形態１０の処理フローを表す図である。回路記述はトランジスタやゲートの結線情報、トランジスタのサイズ情報などを含む回路記述を記憶した記憶媒体である。セルライブラリはコアセル、フィルセル、タップセルなどの情報を含むセルライブラリを記憶した記憶媒体である。配置配線手段は一定のアルゴリズムに従い回路記述とセルライブラリからレイアウトパターンを生成する。配置配線手段はコンピュータ装置と配置配線処理を行なうべく設計されたプログラムにより実現される。通常、配置配線手段は設計ツールとして用いられるものと同様のものである。配置配線手段から生成されたレイアウトパターンはレイアウト図形情報、端子位置情報などを含む形で記憶媒体に記録される。

本実施の形態１０では、セルライブラリの中に実施の形態１〜９で述べたコアセル、フィルセル、タップセルの情報を記憶しておき配置配線を実行することでバイパスコンデンサや出力の遅延容量を含んだコアセル、フィルセル、タップセルを半導体装置のレイアウトパターンに反映させることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態１では、論理用のコアセルにインバータを適用した場合について説明したが、ＡＮＤ、ＮＡＮＤ、ＮＯＲ回路等にも適用することができる。

本発明は、半導体装置、特に、複数のコアセルで構成される論理回路を備えた半導体装置に幅広く利用されるものである。

本発明の実施の形態１における半導体装置の要部平面図である。 図１のＡ−Ａ’線の断面図である。 図１で示した半導体装置の等価回路図である。 図１で示したコアセルの構造を用いたインバータやＮＡＮＤゲート、ＮＯＲゲートなどのコアセルを利用して構成した論理回路の等価回路図である。 本発明の実施の形態２における半導体装置の要部平面図である。 図５のＡ−Ａ’線の断面図である。 本発明の実施の形態３における半導体装置の要部平面図である。 図７のＡ−Ａ’線の断面図である。 本発明の実施の形態４における半導体装置の要部平面図である。 本発明の実施の形態５における半導体装置の要部平面図である。 図１０で示した半導体装置の等価回路図である。 本発明の実施の形態６における半導体装置の要部平面図である。 図１２の要部拡大図である。 本発明の実施の形態７における半導体装置の要部平面図である。 本発明の実施の形態８における半導体装置の要部平面図である。 図１５のＡ−Ａ’線の断面図である。 ３層目の金属配線を用いてバイパスコンデンサを形成した断面図である。 ４層目の金属配線を用いてバイパスコンデンサを形成した断面図である。 本発明の実施の形態９における半導体装置の要部平面図である。 図１９のＡ−Ａ’線の断面図である。 図１９に示す半導体装置の等価回路図である。 本実施の形態１０における半導体装置設計の処理フローを表す図である。

符号の説明

ＢＬ１、ＢＬ２、ＢＬ２１、ＢＬ２２、ＢＬ３１、ＢＬ３２、ＢＬ４１、ＢＬ４２ 支線
ＢＬＯ１、ＢＬＯ２ 支線
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８２、Ｃ８３、Ｃ８４ 容量
ＣＯ１、ＣＯ２ 容量
ＣＬ コアセル
ＣＮＴ コンタクト
ＣＮＴＤＡ１、ＣＮＴＤＡ２ コンタクト
ＣＮＴＧ１ コンタクト
ＣＮＴＮＷ、ＣＮＴＰＷ コンタクト
ＣＮＴＶＤ１、ＣＮＴＶＤ２、ＣＮＴＶＤ３ コンタクト
ＣＮＴＶＳ１、ＣＮＴＶＳ２、ＣＮＴＶＳ３ コンタクト
ＤＡ１、ＤＡ２ 素子領域
ＤＦ 高誘電率膜
ＧＥ ゲート電極
ＩＡ 半導体領域
ＩＰ 絶縁分離領域
ＩＬ 入力側配線
ＬＩＦ 層間絶縁膜
ＮＷ ｎ型ウエル
ＯＬ 出力側配線
ＰＭ１、ＰＭ２、ＰＭ２１、ＰＭ２２ 電源幹線
ＰＷ ｐ型ウエル
Ｑ１、Ｑ２ ＭＩＳトランジスタ
ＳＩＧ２ 信号配線
ＳＳ 側壁スペーサ
ＴＡＰ タップセル
ＶＡ 空き領域

Claims (17)

1. 半導体基板の主面に設けられた論理回路を構成するコアセルと、
   前記コアセルを覆うように前記半導体基板の主面上に設けられた層間絶縁膜と、
   前記層間絶縁膜に設けられ、前記コアセルに対する第１電源用の第１電源幹線と、
   前記層間絶縁膜に設けられ、前記コアセルに対し、前記第１電源と異なる第２電源用の第２電源幹線と、
   前記層間絶縁膜に設けられ、前記第１電源幹線と電気的に接続された第１支線と、
   前記層間絶縁膜に設けられ、前記第２電源幹線と電気的に接続された第２支線と、
   を有し、
   前記第１支線と前記第２支線とが対向して設けられることによって、前記第１電源と前記第２電源との間に容量が構成されていることを特徴とする半導体装置。
2. 前記容量が、前記コアセルの上方に設けられていることを特徴とする請求項１記載の半導体装置。
3. 前記第１支線と前記第２支線とは、同じ層に設けられていることを特徴とする請求項１記載の半導体装置。
4. 前記半導体基板の主面には、前記コアセルを構成する素子が形成される第１素子領域および第２素子領域が隣接して設けられており、
   前記第１支線が前記第１素子領域から前記第２素子領域に延在するように設けられ、
   前記第２支線が前記第２素子領域から前記第１素子領域に延在するように設けられ、
   前記第１支線または前記第２支線の少なくともいずれか一方が、前記第１素子領域と前記第２素子領域の境界を越えて設けられていることを特徴とする請求項１記載の半導体装置。
5. 前記コアセルは、インバータを構成することを特徴とする請求項１記載の半導体装置。
6. 前記第１支線および前記第２支線の断面の大きさにおいて、前記半導体基板の主面と平行な方向の寸法が、前記半導体基板の主面と垂直な方向の寸法より短いことを特徴とする請求項１記載の半導体装置。
7. 前記容量には、前記第１支線と前記第２支線との間に前記層間絶縁膜より誘電率の高い高誘電率膜が設けられていることを特徴とする請求項１記載の半導体装置。
8. 前記第１支線と前記第２支線とは、異なる層に設けられていることを特徴とする請求項１記載の半導体装置。
9. 前記半導体基板の主面には、前記コアセルを構成する素子が形成される第１素子領域および第２素子領域が隣接して設けられており、
   前記第１支線が前記第１素子領域から前記第２素子領域に延在するように設けられ、
   前記第２支線が前記第２素子領域から前記第１素子領域に延在するように設けられ、
   前記第１支線の先端部と前記第２支線の先端部とが対向して前記容量を構成していることを特徴とする請求項１記載の半導体装置。
10. 前記コアセルは、フリップフロップを構成することを特徴とする請求項１記載の半導体装置。
11. 半導体基板の主面に設けられた論理回路を構成する複数のコアセルとフィルセルを含むセル列と、
    前記フィルセルを覆うように前記半導体基板の主面上に設けられた層間絶縁膜と、
    前記層間絶縁膜に設けられ、前記フィルセルに対する第１電源用の第１電源幹線と、
    前記層間絶縁膜に設けられ、前記フィルセルに対し、前記第１電源と異なる第２電源用の第２電源幹線と、
    前記層間絶縁膜に設けられ、前記第１電源幹線と電気的に接続された第１支線と、
    前記層間絶縁膜に設けられ、前記第２電源幹線と電気的に接続された第２支線と、
    を有し、
    前記第１支線と前記第２支線とが対向して設けられることによって、前記第１電源と前記第２電源との間に容量が構成されていることを特徴とする半導体装置。
12. 半導体基板の主面に設けられた論理回路を構成する複数のコアセルとタップセルを含むセル列と、
    前記タップセルを覆うように前記半導体基板の主面上に設けられた層間絶縁膜と、
    前記層間絶縁膜に設けられ、前記タップセルに対する第１電源用の第１電源幹線と、
    前記層間絶縁膜に設けられ、前記タップセルに対し、前記第１電源と異なる第２電源用の第２電源幹線と、
    前記層間絶縁膜に設けられ、前記第１電源幹線と電気的に接続された第１支線と、
    前記層間絶縁膜に設けられ、前記第２電源幹線と電気的に接続された第２支線と、
    を有し、
    前記第１支線と前記第２支線とが対向して設けられることによって、前記第１電源と前記第２電源との間に容量が構成され、
    前記容量が、前記タップセルの上方に設けられていることを特徴とする半導体装置。
13. 半導体基板の主面に形成された第１導電型のＭＩＳトランジスタと、
    前記半導体基板の主面に形成された第２導電型のＭＩＳトランジスタと、
    前記第１導電型のＭＩＳトランジスタと前記第２導電型のＭＩＳトランジスタを覆うように前記半導体基板の主面上に設けられた層間絶縁膜と、
    前記第１導電型のＭＩＳトランジスタに接続される第１電源用の第１電源幹線と、
    前記第２導電型のＭＩＳトランジスタに接続される前記第１電源と異なる第２電源用の第２電源幹線と、
    前記層間絶縁膜に設けられ、前記第１電源幹線と電気的に接続された第１支線と、
    前記層間絶縁膜に設けられ、前記第２電源幹線と電気的に接続された第２支線と、
    を有し、
    前記第１支線と前記第２支線とが対向して設けられることによって、前記第１電源と前記第２電源との間に容量が構成されていることを特徴とする半導体装置。
14. 第１領域および前記第１領域と隣接する第２領域を有する半導体基板と、
    前記第１領域に形成された第１導電型のＭＩＳトランジスタと、
    前記第１領域に形成された第２導電型のＭＩＳトランジスタと、
    前記第１領域および前記第２領域の前記半導体基板の主面上に設けられた層間絶縁膜と、
    前記第１導電型のＭＩＳトランジスタに接続される第１電源用の第１電源幹線と、
    前記第２導電型のＭＩＳトランジスタに接続される前記第１電源と異なる第２電源用の第２電源幹線と、
    前記層間絶縁膜に設けられ、前記第１電源幹線と電気的に接続された第１支線と、
    前記層間絶縁膜に設けられ、前記第２電源幹線と電気的に接続された第２支線と、
    を有し、
    前記第２領域に前記第１支線と前記第２支線とが対向して設けられることによって、前記第１電源と前記第２電源との間に容量が構成されていることを特徴とする半導体装置。
15. 第１領域および前記第１領域と隣接する第２領域を有する半導体基板と、
    前記第１領域に形成された第１導電型のＭＩＳトランジスタと、
    前記第１領域に形成された第２導電型のＭＩＳトランジスタと、
    前記第２領域に形成された前記第２導電型の第１ウエルと、
    前記第２領域に形成された前記第１導電型の第２ウエルと、
    前記第１領域および前記第２領域の前記半導体基板の主面上に設けられた層間絶縁膜と、
    前記第１導電型のＭＩＳトランジスタに接続される第１電源用の第１電源幹線と、
    前記第２導電型のＭＩＳトランジスタに接続される前記第１電源と異なる第２電源用の第２電源幹線と、
    前記層間絶縁膜に設けられ、前記第１電源幹線と電気的に接続された第１支線と、
    前記層間絶縁膜に設けられ、前記第２電源幹線と電気的に接続された第２支線と、
    を有し、
    前記第１支線と前記第１ウエルは第１コンタクトを介して電気的に接続されており、
    前記第２支線と前記第２ウエルは第２コンタクトを介して電気的に接続されており、
    前記第２領域に前記第１支線と前記第２支線とが対向して設けられることによって、前記第１電源と前記第２電源との間に容量が構成されていることを特徴とする半導体装置。
16. 半導体基板の主面に形成された第１導電型のＭＩＳトランジスタと、
    前記半導体基板の主面に形成された第２導電型のＭＩＳトランジスタと、
    前記第１導電型のＭＩＳトランジスタと前記第２導電型のＭＩＳトランジスタを覆うように前記半導体基板の主面上に設けられた層間絶縁膜と、
    前記第１導電型のＭＩＳトランジスタに接続される第１電源用の第１電源幹線と、
    前記第２導電型のＭＩＳトランジスタに接続される前記第１電源と異なる第２電源用の第２電源幹線と、
    前記層間絶縁膜に設けられ、前記第１電源幹線と電気的に接続された第１支線と、
    前記層間絶縁膜に設けられ、前記第２電源幹線と電気的に接続された第２支線と、
    前記層間絶縁膜に設けられ、前記第１導電型のＭＩＳトランジスタのソースと前記第２導電型のＭＩＳトランジスタのドレインとを電気的に接続する配線と、
    を有し、
    前記配線に対して、前記第１支線または前記第２支線の少なくともいずれか一方とが対向して設けられることによって、前記第１電源または前記第２電源の少なくともいずれか一方に容量が構成されていることを特徴とする半導体装置。
17. 半導体基板の主面に論理回路を形成するための制約条件を含む回路設計情報と、
    前記半導体基板の主面に形成されるセル列を構成するためのセル情報と、
    前記回路設計情報と前記セル情報から、
    第１導電型のＭＩＳトランジスタおよび第２導電型のＭＩＳトランジスタと、
    前記第１導電型のＭＩＳトランジスタと前記第２導電型のＭＩＳトランジスタを覆う層間絶縁膜と、
    前記第１導電型のＭＩＳトランジスタに接続される第１電源用の第１電源幹線と、
    前記第２導電型のＭＩＳトランジスタに接続される前記第１電源と異なる第２電源用の第２電源幹線と、
    前記層間絶縁膜に設けられ、前記第１電源幹線と電気的に接続された第１支線と、
    前記層間絶縁膜に設けられ、前記第２電源幹線と電気的に接続された第２支線と、
    前記第１支線と前記第２支線とが対向してなる前記第１電源と前記第２電源との間の容量と、
    を前記半導体基板の主面にレイアウトするレイアウト設計情報と、
    有することを特徴とする記憶媒体。

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