JPH11274441A

JPH11274441A - 半導体装置

Info

Publication number: JPH11274441A
Application number: JP10079156A
Authority: JP
Inventors: Mutsunori Igarashi; 睦典五十嵐; Hideki Takeuchi; 内秀輝竹; Masami Murakata; 方正美村; Masaaki Yamada; 田正昭山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-03-26
Filing date: 1998-03-26
Publication date: 1999-10-08

Abstract

(57)【要約】【課題】製造プロセスやチップレイアウトを複雑化す
ることなく確実に電磁放射ノイズを低減できる半導体装
置を提供する。【解決手段】本発明の半導体装置には、NMOSトランジ
スタとPMOSトランジスタを複数個ずつ含む基本セル１が
規則的に複数形成され、隣接する基本セル１の間には、
配線用のサブコンタクト領域２が設けられ、この領域２
内の空き領域にキャパシタの一部を構成するポリシリコ
ン層６が形成される。ポリシリコン層６は、NMOSトラン
ジスタ列３の上層に形成された電源層か、PMOSトランジ
スタ列４の上層に形成された接地層に、コンタクトホー
ルを介して接続される。これにより、NMOSトランジスタ
列３またはPMOSトランジスタ列４内の任意の場所にキャ
パシタＣを形成できる。このキャパシタＣは、電源端子
−接地端子間に接続されるため、キャパシタＣの充放電
により、電源線を流れる電流量の変化が小さくなり、電
磁放射ノイズの発生が抑制される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ゲートアレイやセ
ルベースＬＳＩにおける電磁放射ノイズを低減する技術
に関する。

【０００２】

【従来の技術】製品やシステムの開発期間の短縮化の要
求に応えるべく、ＬＳＩの設計手法として、ゲートアレ
イやスタンダードセルを用いたセミカスタム設計手法が
主流になりつつある。

【０００３】ゲートアレイは、図１６に示すように、複
数のトランジスタからなる基本セル１を格子状に並べた
マスターチップを予め作製しておき、顧客の要求に応じ
て、マスターチップ上に任意の配線領域を形成するもの
である。ゲートアレイは、配線を変えるだけで各種の論
理回路を形成できるため、チップの開発期間を短縮でき
るという特徴を有する。

【０００４】図１６に示す従来の基本セル１は、NMOSト
ランジスタとPMOSトランジスタを２つずつ有し、隣接す
る基本セル１の間には、サブコンタクト領域２が形成さ
れる。このサブコンタクト領域２には、上層または下層
と導通を取るためのコンタクトホールが形成される。な
お、図１６には示されていないが、信号線、接地線およ
び電源線はアルミ層等の導電層で配線されている。

【０００５】一方、セルベースＬＳＩは、所望の論理機
能を有するスタンダードセルをウエハ上に予め形成して
おき、顧客の要求に応じて、これらスタンダードセルを
組み合わせてチップを作製するものである。

【０００６】図１７は、NAND構成のスタンダードセル６
１を有するスタンダードセルのレイアウト図である。NA
NDゲートは、直列接続された２つのNMOSトランジスタ
と、並列接続された２つのPMOSトランジスタとで構成さ
れる。したがって、NAND構成のスタンダードセルは、図
１７に示すように、直列接続された２つのNMOSトランジ
スタを有するNMOSトランジスタ領域６２と、並列接続さ
れた２つのPMOSトランジスタを有するPMOSトランジスタ
領域６３とを有する。隣接するスタンダードセルの間に
は、図１６と同様に、サブコンタクト領域２が形成され
る。

【０００７】ゲートアレイやスタンダードセルを用いた
セミカスタム設計手法では、信号線、接地線、および電
源線等の配線接続を、ＣＡＤツール等を用いて選択的に
行うことができる。

【０００８】

【発明が解決しようとする課題】ところで、近年、電磁
環境問題が大きく取り上げられている。電磁放射（ＥＭ
Ｉ）ノイズが発生すると、他の電子機器が誤動作等を起
こすおそれがあるためである。電磁放射ノイズの一つ
に、電源ラインからの伝導ノイズがある。伝導ノイズ
は、電源電流波形に依存して発生し、電源ラインをアン
テナとして伝導／輻射する。すなわち、伝導ノイズは、
回路に入力される信号の変化により電源電流が変化する
ことで発生するノイズである。

【０００９】ゲートアレイやスタンダードセル等のセミ
カスタム設計手法を用いたＬＳＩでも、電磁放射ノイズ
が発生することがあり、発生した電磁放射ノイズにより
他の電子機器が誤動作するおそれがある。このため、従
来は、チップ内またはＬＳＩパッケージの外側にＲＣフ
ィルタを形成して電磁放射ノイズの低減を図っていた。

【００１０】図１８はＲＣフィルタ回路の一例を示す図
である。図１８のＲＣフィルタ回路は、バイパスキャパ
シタＣ１とリミッタ抵抗Ｒ１とで構成され、バイパスキ
ャパシタＣ１の両端にはチップの電源端子Ｖddと接地端
子Ｖssが接続される。バイパスキャパシタＣ１は、トラ
ンジスタのゲート酸化膜を利用して形成され、リミッタ
抵抗Ｒ１は、ポリシリコン抵抗やアルミ抵抗により形成
される。

【００１１】トランジスタのゲート酸化膜を利用してキ
ャパシタを形成することは容易であるが、素子形成面の
単位面積当たりのキャパシタの容量はあまり大きくでき
ない。また、所望のキャパシタを形成するためには多く
のトランジスタが必要となる。このため、ノイズフィル
タとして必要な容量が得られず、スイッチングノイズを
あまり低減できない。これは、すなわち、電磁放射ノイ
ズ低減のために十分な効果が得られないことを意味して
いる。

【００１２】一方、ＬＳＩチップの設計を行う場合、タ
イミング的な障害を回避するため、外部から入力された
システムクロックに同期させる同期回路構成にするのが
一般的である。このため、ＬＳＩチップ内には、クロッ
クにより動作するフリップフロップやクロックバッファ
セルが多数設けられる。これらフリップフロップやクロ
ックバッファセルは、クロックの論理に応じてフリップ
フロップ内でスイッチングが起こる。このようなダイナ
ミックに消費される電流量が多いと、その変化がチップ
の寄生インダクタンスを通じて、外部に電磁放射ノイズ
となって観測される。

【００１３】電磁放射ノイズを低減するには、以下の２
つの方策が有効である。１つ目は、チップの消費電力を
低減し、ノイズの発生原因となる電流の変動量を小さく
する方法である。２つ目は、電源電圧の変動が少なくな
るようにチップ上に数多くのキャパシタを敷設する方法
である。後者に関しては、チップ内部にキャパシタを形
成し、このキャパシタにより一時的な電力変動を吸収す
る手法がセルベースＬＳＩで提案されている。

【００１４】しかしながら、ゲートアレイなどのマスタ
ースライス方式のＬＳＩにおいては、予め決められた構
造の基本セル１が一面に敷設されており、これら基本セ
ル１を用いて論理回路を形成するため、チップ上に任意
にキャパシタセルを形成するのは技術的に困難であり、
電磁放射ノイズを有効に抑制する手法が見つかっていな
い。

【００１５】ところで、半導体プロセス技術の進歩によ
り、ゲートアレイやスタンダードセルにDRAM等のメモリ
を混載することが可能になった。例えば、図１９はゲー
トアレイ１０１とDRAM１０２を混載したチップの一例を
示す概略レイアウト図、図２０はスタンダードセルのセ
ル列１０３、配線領域１０４およびDRAM１０２を混載し
たチップの一例を示す概略レイアウト図である。DRAM１
０２は、メモリセルごとにキャパシタを備えており、こ
れらキャパシタは、容量を大きくするためにトレンチプ
ロセス等で形成されるのが一般的である。

【００１６】図２１はトレンチプロセスにより形成した
キャパシタＣの断面図である。トレンチ（溝）の内壁に
拡散層１０５が形成され、その上面に絶縁層１０６が形
成され、その上面にポリシリコン層１０７が形成され
る。これら拡散層１０５、絶縁層１０６およびポリシリ
コン層１０７によりキャパシタＣが形成され、絶縁層１
０６の部分に電荷が蓄積される。溝を深くして側壁の面
積を大きくすることにより、データを記憶するのに十分
な容量が得られる。

【００１７】このように、トレンチ構造のキャパシタ
は、小面積で大容量を得ることができるが、この種のキ
ャパシタをノイズ低減用として利用した例はない。

【００１８】本発明は、このような点に鑑みてなされた
ものであり、その目的は、製造プロセスやチップレイア
ウトを複雑化することなく、確実に電磁放射ノイズを低
減できる半導体装置を提供することにある。

【００１９】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、NMOSトランジスタとPMOSト
ランジスタとを複数個ずつ含む基本セルが複数形成され
た半導体装置において、隣接する前記基本セル間には、
上層あるいは下層と導通を取るためのコンタクト領域
と、キャパシタの電極となるポリシリコン層と、が形成
され、前記ポリシリコン層の下面には絶縁層が形成さ
れ、前記絶縁層の下面には拡散層が形成され、前記ポリ
シリコン層、前記絶縁層および前記拡散層がキャパシタ
として作用するように、前記拡散層および前記ポリシリ
コン層の一方を電源端子と導通させ、他方を接地端子と
導通させたものである。

【００２０】請求項５の発明は、NMOSトランジスタとPM
OSトランジスタとを複数個ずつ含む基本セルが複数形成
された半導体装置において、前記基本セルは、２個の前
記NMOSトランジスタを一列に形成したNMOSトランジスタ
領域と、２個の前記PMOSトランジスタを一列に形成した
PMOSトランジスタ領域と、を有し、前記NMOSトランジス
タ領域および前記PMOSトランジスタ領域のそれぞれにつ
いて、各領域内の外縁に沿ってトレンチ構造のキャパシ
タを形成したものである。

【００２１】請求項６の発明は、NMOSトランジスタとPM
OSトランジスタとを複数個ずつ含む基本セルが複数形成
された半導体装置において、隣接する前記基本セルの間
に形成され前記基本セルの配線を行う配線層の下層に、
トレンチ構造のキャパシタを形成したものである。

【００２２】

【発明の実施の形態】以下、本発明に係る半導体装置に
ついて、図面を参照しながら具体的に説明する。

【００２３】〔第１の実施形態〕第１の実施形態は、隣
接する基本セル１間のサブコンタクト領域２に、プレー
ナ構造（あるいはスタック構造）のキャパシタを形成す
るものである。

【００２４】図１は半導体ウエハ上に形成される第１の
実施形態の半導体装置のレイアウト図である。図１に示
すように、半導体ウエハ上には、Ｎチャネルトランジス
タ（以下、NMOSトランジスタと呼ぶ）とＰチャネルトラ
ンジスタ（以下、PMOSトランジスタと呼ぶ）を２個ずつ
含む基本セル１が規則的に複数形成されている。また、
隣接する基本セル１の間には、上層または下層と導通を
取るためのコンタクトホールを形成可能なサブコンタク
ト領域２が設けられている。

【００２５】半導体ウエハ上には、基本セル１を構成す
るNMOSトランジスタが一列に配置されたNMOSトランジス
タ列３と、PMOSトランジスタが一列に配置されたPMOSト
ランジスタ列４とが、交互に形成されている。

【００２６】NMOSトランジスタ列３には、接地端子と導
通を取るためのコンタクトホールが規則的に形成され、
PMOSトランジスタ列４には、電源端子と導通を取るため
のコンタクトホールが規則的に形成される。これらコン
タクトホールは、上述のサブコンタクト領域２内のコン
タクト形成領域５を用いて形成される。

【００２７】NMOSトランジスタ列３とPMOSトランジスタ
列４の上層には、列方向に沿って延びる配線層がそれぞ
れ形成され、これら配線層と各トランジスタ列３，４と
は、必要に応じて、コンタクト形成領域５内のコンタク
トホールを介して接続される。

【００２８】例えば、セルライブラリとして予め登録さ
れるANDゲートやORゲートなどの論理セルは、基本セル
１内の各トランジスタをサブコンタクト領域２を介して
上層と配線接続することにより形成される。

【００２９】本実施形態は、図１に示すように、サブコ
ンタクト領域２内の空き領域にキャパシタＣを形成する
ことを特徴とする。キャパシタＣの一方の電極は、トラ
ンジスタのゲート電極と同様に、ポリシリコンを材料と
して形成される。キャパシタＣ用のポリシリコン層６
は、基本セル１を形成する工程と同じ工程で、予めウエ
ハ上に形成される。

【００３０】図１はサブコンタクト領域２内のNMOSトラ
ンジスタ列３とPMOSトランジスタ列４との境界付近にポ
リシリコン層６を形成した例を示している。ポリシリコ
ン層６は、NMOSトランジスタ列３の上層に形成された接
地層か、PMOSトランジスタ列４の上層に形成された電源
層に、コンタクトホールを介して接続される。

【００３１】例えば、図２はポリシリコン層６をコンタ
クトホールを介してPMOSトランジスタ列４上の電源層に
接続した例、図３はポリシリコン層６をコンタクトホー
ルを介してNMOSトランジスタ列３上の接地層に接続した
例、図４はポリシリコン層６を交互に電源層と接地層に
接続した例を示す。

【００３２】図５は図２の一部の拡大図であり、図６は
図５のＸ−Ｘ線断面図である。図６に示すように、ポリ
シリコン層６はコンタクトホール７を介してPMOSトラン
ジスタ列４上の電源層８に接続される。また、ポリシリ
コン層６の下面には絶縁層９が形成され、その下面の半
導体基板内には拡散層１０，１１が形成される。PMOSト
ランジスタ列４側の拡散層１０はＮ⁺領域とＮ^-領域から
なり、コンタクトホール１２を介して電源層８に接続さ
れている。一方、NMOSトランジスタ列３側の拡散層１１
はＰ⁺領域とＰ^-領域からなり、接地端子と同電位であ
る。このため、ポリシリコン層６と拡散層１１との間に
電源電圧が印加され、NMOSトランジスタ列３側にキャパ
シタＣが形成される。

【００３３】一方、図７は図３の一部の拡大図であり、
図８は図７のＸ−Ｘ線断面図である。図３，図７のよう
に、ポリシリコン層６をNMOSトランジスタ列３上の接地
層１３に接続すると、図８に示すように、ポリシリコン
層６と拡散層１０との間に電源電圧が印加され、PMOSト
ランジスタ列４側にキャパシタＣが形成される。

【００３４】図６，８のキャパシタＣはいわゆるスタッ
ク構造であり、その容量は、図６の場合にはNMOSトラン
ジスタ列３側のポリシリコン層６の面積に比例し、図８
の場合にはPMOSトランジスタ列４側のポリシリコン層６
の面積に比例する。したがって、サブコンタクト領域２
の空き領域にできるだけ大きなポリシリコン層６を形成
することにより、トランジスタのゲートの入力容量の１
０倍程度の容量をもつキャパシタＣを容易に形成でき、
セルのスイッチングノイズ、ひいては、電磁放射ノイズ
を低減するのに十分な容量が得られる。

【００３５】このように、第１の実施形態では、ポリシ
リコン層６をNMOSトランジスタ列３上の接地層１３か、
PMOSトランジスタ列４上の電源層８と接続することによ
り、NMOSトランジスタ列３またはPMOSトランジスタ列４
内の任意の場所にキャパシタＣを形成することができ
る。形成したキャパシタＣは、NMOSトランジスタ列３ま
たはPMOSトランジスタ列４の電源端子−接地端子間に接
続されるため、基本セル１を流れるダイナミックな電流
をキャパシタＣから供給できるようになる。したがっ
て、電源線の電圧変動が小さくなり、電源線から放射さ
れる電磁放射ノイズを抑制することができる。

【００３６】図９は図１に示す基本セル１を２個用いて
形成したフリップフロップの内部構成を示す回路図、図
１０は図９のフリップフロップのレイアウト図である。

【００３７】図９のフリップフロップは、クロックドイ
ンバータ２１，２２とインバータＩＶ１，ＩＶ２とを有
し、インバータＩＶ１，ＩＶ２の電源端子と接地端子Ｇ
ＮＤ間には、図１に示したキャパシタＣが接続される。
このキャパシタＣは、図１０に示すように、サブコンタ
クト領域２内のポリシリコン層６をPMOSトランジスタ列
４上の電源層８に接続することにより形成される。

【００３８】フリップフロップは、クロックに応じて出
力レベルが周期的に変化し、それに応じてフリップフロ
ップを構成するトランジスタ内にダイナミックな電流が
流れる。ところが、図９，１０のようなキャパシタＣを
形成すれば、フリップフロップ内を流れるダイナミック
な電流をキャパシタＣにより供給でき、電源線に流れる
電流量の変化を抑制できるので電磁放射ノイズを抑制す
ることができる。

【００３９】なお、図１０において、ポリシリコン層６
をNMOSトランジスタ列３上の接地層１３に接続してもよ
い。

【００４０】〔第２の実施形態〕第２の実施形態は、ト
レンチ構造のキャパシタＣをサブコンタクト領域２に形
成するものである。

【００４１】図１１は半導体ウエハ上に形成される第２
の実施形態の半導体装置のレイアウト図である。図１１
に示すように、隣接する基本セル１の間に形成されるサ
ブコンタクト領域２内には、上層または下層と導通を取
るためのコンタクトホールを形成可能なコンタクト領域
５と、トレンチ構造のキャパシタＣが形成されるキャパ
シタ形成領域３１とが設けられる。キャパシタ形成領域
３１は、NMOSトランジスタ列３とPMOSトランジスタ列４
の各サブコンタクト領域２に２個ずつ設けられる。

【００４２】図１２はキャパシタ形成領域３１の断面構
造を示す図である。図示のように、基板に垂直な方向に
溝が形成され、この溝の内壁部分に拡散層３２が形成さ
れ、この拡散層３２の上面に絶縁層３３が形成され、こ
の絶縁層３３の上面にポリシリコン層３４が形成され
る。拡散層３２とポリシリコン層３３のいずれか一方は
電源層と接続され、他方は接地層と接続される。溝の幅
が狭くても、溝の深さを深くすることにより、電磁放射
ノイズを抑制するのに十分な容量を確保することができ
る。

【００４３】このように、第２の実施形態では、NMOSト
ランジスタ列３とPMOSトランジスタ列４の各サブコンタ
クト領域２にそれぞれトレンチ構造のキャパシタを形成
し、形成したキャパシタをトランジスタ列内の電源−接
地端子間に接続するため、キャパシタの充放電により、
第１の実施形態と同様に、電磁放射ノイズを確実に抑制
することができる。また、第１の実施形態では、隣接す
るNMOSトランジスタ列３とPMOSトランジスタ列４のいず
れか一方にしかキャパシタを形成できなかったが、第２
の実施形態では、各トランジスタ列にキャパシタを形成
でき、ノイズ低減効果が大きい。

【００４４】なお、図１１では、各トランジスタ列ごと
に２個ずつキャパシタＣを形成する例を示したが、キャ
パシタの数や形状やサイズに特に制限はない。

【００４５】また、サブコンタクト領域２に形成された
図１１のキャパシタＣすべての電極を、電源端子および
接地端子に接続する必要はなく、ノイズが多く発生する
部分のみ、電極の接続を行えばよい。

【００４６】〔第３の実施形態〕第３の実施形態は、基
本セル１の外縁にトレンチ構造のキャパシタＣを形成し
て電磁放射ノイズの抑制を図るものである。

【００４７】図１３は半導体ウエハ上に形成される第３
の実施形態の半導体装置のレイアウト図である。図１３
の半導体装置は、NMOSトランジスタとPMOSトランジスタ
を２個ずつ含む基本セル１を半導体ウエハ上に規則的に
配置したゲートアレイの基本構成を示している。

【００４８】基本セル１はそれぞれ、２個のNMOSトラン
ジスタが形成されたNMOSトランジスタ領域４１と、２個
のPMOSトランジスタが形成されたPMOSトランジスタ領域
４２とを有する。これら領域内の外縁部分にはそれぞ
れ、トレンチ構造のキャパシタＣが形成されている。

【００４９】図１３のキャパシタＣは、図１２と同様
に、基板に垂直な方向に溝を形成し、この溝の内壁部分
に拡散層を形成し、この拡散層の上面に絶縁層を形成
し、この絶縁層の上面にポリシリコン層を形成すること
により得られる。

【００５０】NMOSトランジスタ領域４１に形成されるキ
ャパシタＣのポリシリコン層は例えば接地端子と接続さ
れ、拡散層は例えば電源端子と接続される。また、PMOS
トランジスタ領域４２に形成されるキャパシタＣのポリ
シリコン層は例えば電源端子と接続され、拡散層は例え
ば接地端子と接続される。これにより、キャパシタＣの
一端には電源電圧が印加され、他端は接地される。

【００５１】このように、第３の実施形態では、基本セ
ル１内のNMOSトランジスタ領域４１やPMOSトランジスタ
領域４２の外縁部にトレンチ構造のキャパシタＣを形成
するため、場所を取らずに十分な容量のキャパシタＣを
形成でき、電磁放射ノイズの発生を確実に抑制すること
ができる。また、基本セル１の構造にはほとんど影響を
与えないため、設計変更が比較的容易であり、製造コス
トの上昇を抑えることができる。

【００５２】なお、図１３では、NMOSトランジスタとPM
OSトランジスタを取り囲むようにキャパシタＣを形成す
る例を示したが、キャパシタＣの形状に特に制限はな
く、例えば、NMOSトランジスタ領域４１やPMOSトランジ
スタ領域４２の一辺や二辺のみにキャパシタＣを形成し
てもよい。

【００５３】〔第４の実施形態〕第４の実施形態は、ス
タンダードセルにトレンチ構造のキャパシタＣを形成す
るものである。

【００５４】図１４は半導体ウエハ上に形成される第４
の実施形態の半導体装置のレイアウト図であり、複数の
NANDゲートを有するスタンダードセルのレイアウトを示
している。図１４のスタンダードセルは、直列接続され
た２つのNMOSトランジスタからなるNMOSトランジスタ領
域４１と、並列接続された２つのPMOSトランジスタから
なるPMOSトランジスタ領域４２とを有し、各トランジス
タ領域の外縁部分には、図１３と同様にトレンチ構造の
キャパシタＣが形成されている。図１４の各キャパシタ
Ｃは、図１３に示した第３の実施形態と同様に接続され
る。

【００５５】図１４のようなキャパシタＣを形成するこ
とにより、第３の実施形態と同様の効果を得ることがで
きる。特に、トレンチ構造のキャパシタＣは、従来のゲ
ート酸化膜を利用したキャパシタＣに比べて、単位面積
当たりの容量が大きいため、ノイズフィルタとして十分
な容量が得られる。また、従来のスタンダードセルの空
き領域を利用してキャパシタＣを形成できるため、セル
構造の変更が容易であり、設計変更に要するコストを抑
えることができる。

【００５６】〔第５の実施形態〕第５の実施形態は、セ
ルベースＬＳＩやゲートアレイの配線領域の下層にトレ
ンチ構造のキャパシタＣを形成するものである。

【００５７】図１５は半導体ウエハ上に形成される第５
の実施形態の半導体装置のレイアウト図であり、スタン
ダードセルの配線領域のレイアウト図を示している。図
１５に示すように、半導体ウエハ上には、複数のスタン
ダードセルからなるセル列５１が距離を隔てて配置さ
れ、これらセル列間には配線領域５２が設けられてい
る。配線領域５２は、各スタンダードセルの配線を行う
ために用いられる。

【００５８】配線領域５２の直下には、トレンチ構造の
キャパシタＣが形成されている。キャパシタＣの形成面
積に特に制限はないが、電磁放射ノイズを抑制するには
ある程度の容量が必要なため、配線パターンに沿って比
較的長くキャパシタＣを形成するか、トレンチ（溝）の
深さを深くするのが望ましい。

【００５９】キャパシタＣの一方の電極は拡散層を介し
て電源層８や接地層１３に接続され、他方の電極はアル
ミ線等を介して電源層８または接地層１３に接続され
る。例えば、配線領域５２がｐウエル領域内に形成され
る場合には、キャパシタＣの一方の電極は拡散層１３を
介して接地され、他方の電極は電源層８に接続される。
逆に、配線領域５２がｎウエル領域内に形成される場合
には、キャパシタＣの一方の電極は拡散層１３を介して
電源層８に接続され、他方の電極は接地される。なお、
電磁放射ノイズの大きさはチップ内の場所によって大き
く異なるため、上述した第１〜第５の実施形態で説明し
たキャパシタＣを形成する際には、ＣＡＤツール等を用
いて、電磁放射ノイズを最も効果的に抑制できる場所を
特定するのが望ましい。

【００６０】ここで、トレンチの構造に特に制限はな
く、例えば、配線領域５２の一部の配線のみに対応して
トレンチを形成してもよく、あるいは、配線領域５２内
の全配線に対応してトレンチを形成してもよい。

【００６１】

【発明の効果】以上詳細に説明したように、本発明によ
れば、隣接する基本セル間の空き領域にポリシリコン層
を用いてキャパシタを形成するため、基本セルを流れる
ダイナミックな電流をキャパシタから供給できるように
なる。したがって、電源線の電圧変動が小さくなり、電
源線から放射される電磁放射ノイズを確実に抑制するこ
とができる。

【００６２】また、基本セルの外縁部にトレンチ構造の
キャパシタを形成すれば、狭い面積で大容量のキャパシ
タが得られるため、セルサイズを変更することなく、電
磁放射ノイズ対策を行うことができる。

【図面の簡単な説明】

【図１】半導体ウエハ上に形成される第１の実施形態の
半導体装置のレイアウト図。

【図２】ポリシリコン層をPMOSトランジスタ列上の電源
層に接続した例を示す図。

【図３】ポリシリコン層をNMOSトランジスタ列上の接地
層に接続した例を示す図。

【図４】ポリシリコン層を交互に電源層と接地層に接続
した例を示す図。

【図５】図２の一部の拡大図。

【図６】図５のＸ−Ｘ線断面図。

【図７】図３の一部の拡大図。

【図８】図７のＸ−Ｘ線断面図。

【図９】図１の基本セル２個で形成したフリップフロッ
プの内部構成を示す回路図。

【図１０】図９のフリップフロップのレイアウト図。

【図１１】半導体ウエハ上に形成される第２の実施形態
の半導体装置のレイアウト図。

【図１２】キャパシタ形成領域の断面構造を示す図。

【図１３】半導体ウエハ上に形成される第３の実施形態
の半導体装置のレイアウト図。

【図１４】半導体ウエハ上に形成される第４の実施形態
の半導体装置のレイアウト図。

【図１５】半導体ウエハ上に形成される第５の実施形態
の半導体装置のレイアウト図。

【図１６】ゲートアレイの基本セル構造を示すレイアウ
ト図。

【図１７】NAND構成のスタンダードセルを有するスタン
ダードセルのレイアウト図。

【図１８】ＲＣフィルタ回路の一例を示す図。

【図１９】ゲートアレイとDRAMを混載したチップの一例
を示す概略レイアウト図。

【図２０】セル列、配線領域、DRAMを混載したチップの
一例を示す概略レイアウト図。

【図２１】トレンチプロセスにより形成したキャパシタ
の断面図。

【符号の説明】

１基本セル２サブコンタクト領域３ NMOSトランジスタ列４ PMOSトランジスタ列５コンタクト形成領域６ポリシリコン層７，１２コンタクトホール８電源層９絶縁層１０，１１拡散層１３接地層２１，２２クロックドバッファ４１ NMOSトランジスタ領域４２ PMOSトランジスタ領域５１セル列５２配線領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者山田正昭神奈川県川崎市幸区堀川町580番１号株式会社東芝半導体システム技術センター内

Claims

【特許請求の範囲】

【請求項１】NMOSトランジスタとPMOSトランジスタとを
複数個ずつ含む基本セルが複数形成された半導体装置に
おいて、隣接する前記基本セル間には、上層あるいは下層と導通を取るためのコンタクト領域
と、キャパシタの電極となるポリシリコン層と、が形成さ
れ、前記ポリシリコン層の下面には絶縁層が形成され、前記絶縁層の下面には拡散層が形成され、前記ポリシリコン層、前記絶縁層および前記拡散層がキ
ャパシタとして作用するように、前記拡散層および前記
ポリシリコン層の一方を電源端子と導通させ、他方を接
地端子と導通させたことを特徴とする半導体装置。
【請求項２】前記基本セルは、２個の前記NMOSトランジ
スタを一列に形成したNMOSトランジスタ領域と、２個の
前記PMOSトランジスタを一列に形成したPMOSトランジス
タ領域と、を有し、前記NMOSトランジスタ領域に前記キャパシタを形成する
場合には、前記ポリシリコン層を前記PMOSトランジスタ
領域内の電源層と導通させ、前記PMOSトランジスタ領域に前記キャパシタを形成する
場合には、前記ポリシリコン層を前記NMOSトランジスタ
領域内の接地層と導通させることを特徴とする請求項１
に記載の半導体装置。
【請求項３】前記ポリシリコン層、前記絶縁層および前
記拡散層により形成されるキャパシタは、スタック型の
構造であることを特徴とする請求項１または２に記載の
半導体装置。
【請求項４】前記ポリシリコン層、前記絶縁層および前
記拡散層により形成されるキャパシタは、トレンチ型の
構造であることを特徴とする請求項１または２に記載の
半導体装置。
【請求項５】NMOSトランジスタとPMOSトランジスタとを
複数個ずつ含む基本セルが複数形成された半導体装置に
おいて、前記基本セルは、２個の前記NMOSトランジスタを一列に
形成したNMOSトランジスタ領域と、２個の前記PMOSトラ
ンジスタを一列に形成したPMOSトランジスタ領域と、を
有し、前記NMOSトランジスタ領域および前記PMOSトランジスタ
領域のそれぞれについて、各領域内の外縁に沿ってトレ
ンチ構造のキャパシタを形成したことを特徴とする半導
体装置。
【請求項６】NMOSトランジスタとPMOSトランジスタとを
複数個ずつ含む基本セルが複数形成された半導体装置に
おいて、隣接する前記基本セルの間に形成され前記基本セルの配
線を行う配線層の下層に、トレンチ構造のキャパシタを
形成したことを特徴とする半導体装置。