JPS6224660A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 多層配線とキャパシタとを同時に形成する半導体装置の
製造方法であって、多層配線の層間に被着する絶縁膜の
うち、２回目に被着する絶縁膜のみをキャパシタの誘電
体膜とする。

［産業上の利用分野］ 本発明は半導体装置の製造方法のうち、特にＭＩ　Ｍ　
（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャ
パシタの形成方法に関する。

半導体集積回路（ＩＣ）にはトランジスタの他に、キャ
パシタや抵抗が多数設けられており、それらの素子はト
ランジスタの形成工程と同時に形成されている。例えば
、抵抗はトランジスタのベース領域と同時に形成される
ことが多く、また、キャパシタは配線層とその間に介在
する絶縁膜を′利用して、通常、多層配線と一緒に形成
されることが多い。

しかし、キャパシタや抵抗などの受動素子もトランジス
タと同じく、精度が良くバラツキの少ない特性が形成さ
れるように配慮されなければならない。

［従来の技術と発明が解決しようとする問題点］第２図
は従来のキャパシタと多層配線との断面を示しており、
１はシリコン基板、２は二酸化シリコン（Ｓｉ０２　）
膜、３はキャパシタの下部電極。

４は燐シリケートガラス（ＰＳＧ）膜からなる誘電体膜
（絶縁膜）、５はキャパシタの上部電極。

６は多層配線の第１層配線、７は層間絶縁のｐｓＧ膜、
８は第２層配線、９は配線の接続電極である。

このようなキャパシタと多層配線との形成方法において
、キャパシタの下部電極３と第１層配線６は同時に形成
され、ＰＳＧ膜４．７は共通に形成され、また、上部電
極５と第２層配線８も同時に形成されている。

しかし、そのために、キャパシタの容量Ｃが小さくなっ
て、しかも、バラツキが大きいと云う問題がある。

第３図（ａ）〜（ｅ）はそれを説明するためのキャパシ
タ部分の形成工程順断面図を示している。まず、第３図
（ａｌに示すように、シリコン基板１上に生成した５ｉ
０２膜２の上に、スパッタ法でアルミニウムを被着し、
パターンニングして下部電極３を形成し、その上に、化
学気相成長（ＣＶＤ）法で第１層のＰＳＧ膜４１を被着
する。この時、図示していないが、下部電極３と多層配
線の第１層配線６は同時に形成され、ＰＳＧ膜４１は多
層配線部分に共通に形成される。

次いで、第３図（ｂｌに示すように、レジスト膜１０を
塗布して、表面を平坦化した後、同図（Ｃ）に示すよう
に、全面をイオンエツチングし、そのエツチング量をコ
ントロールして、ＰＳＧ膜４１の表面を平坦化する。こ
れは、多層配線を平坦面に形成して、その断線や短絡の
事故を防止し、配線層の信頬性を高めるためで、このよ
うな平坦化法は従来から採られている方法である。従っ
て、図示していない多層配線部分も同様に処理され、平
坦化される。

次いで、第３図（ｄ）に示すように、ＣＶＤ法で第２層
のＰＳＧ膜４２を被着し、次いで、同図（８１に示すよ
うに、その上にスパッタ法でアルミニウムを被着し、パ
ターンニングして下部電極５を形成する。この時、同時
に、多層配線部分の第２層配線８が形成される。

上記がキャパシタの形成方法であるが、このように、第
１層のＰＳＧ膜を被着し、それをエツチングし、更に、
第２層のＰＳＧ膜を被着する方法は、ＰＳＧ膜の膜厚が
厚くなって、キャパシタの容量が小さくなる欠点があり
、しかも、２回の被着とコントロールエッチが行なわれ
ると、それらの許容誤差が合算されて、ＰＳＧ膜の膜厚
のバラツキが大変大きなものとなる。例えば、その絶縁
膜厚のバラツキは１．２±０．４μｍ程度のものとなる
。

本発明は、このような欠点を除去して、高品質なキャパ
シタを形成するための製造方法を提案するものである。

［問題点を解決するための手段］ その目的は、多層配線の第１層配線とキャパシタの下部
電極とを同時に形成する工程、次いで、′該第１層配線
と下部電極との上に第１の絶縁膜を被着し、前記キャパ
シタの下部電極上の該第１の絶縁膜をエツチング除去す
る工程、次いで、第２の絶縁膜を被着し、該第２の絶縁
膜上に上部電極を形成し、同時に、多層配線の第２Ｎ配
線を形成する工程が含まれる半導体装置の製造方法によ
って達成される。

［作用］ 即ち、多層配線とキャパシタとを同時に形成する際、多
層配線を平坦化するための、第１の絶縁膜はエツチング
除去して、第２の絶縁膜のみをキャパシタの誘電体膜と
して形成する。

そうすれば、キャパシタの誘電体膜は薄くなって、且つ
、そのバラツキも小さくなる。

［実施例コ 以下、図面を参照して実施例によって詳細に説明する。

第１図（ａ）〜＜８１は本発明にかかる形成工程順断面
図を示しており、且つ、本断面図はキャパシタ部分と多
層電極部分との両方を図示している。

最初、第１図（ａ）に示すように、シリコン基板１上に
設けた５ｉ０２膜２の上に、スパッタ法で膜厚１μｍの
アルミニウムを被着し、パターンニングしてキャパシタ
の下部電極３と多層配線の第１層配線６を形成し、その
上に、ＣＶＤ法により膜厚１μｍ以上の第１層のＰＳＧ
膜４１（第１の絶縁膜）を被着する。

次いで、第１図（ｂ）に示すように、レジスト膜１０を
塗布して表面を平坦化し、次に、フォトプロセスを用い
て、そのレジスト膜１０をパターンニングし、下部電極
３の上のレジスト膜１０のみを除去する。

次いで、第１図（Ｃ）に示すように、全面をイオンエツ
チングし、そのエツチング量をコントロールして、ＰＳ
Ｇ膜４１の表面を平坦化すると共に、下部電極３上のＰ
ＳＧ膜４１をイオンエツチングによって除去する。この
時、平坦化のための全面のコントロールエッチと、下部
電極３上のＰＳＧ膜４１のエツチング除去とは、レジス
ト膜１０の膜厚を調整すれば、同時に行なうことができ
る。しかし、その調整が困難な場合は、別途にフォトプ
ロセスを適用して下部電極３上のＰＳＧ膜４１のみを除
去しても良い。

次いで、第１図（ｄ）に示すように、ＣＶＤ法で膜厚１
μｍ前後の第２層のＰＳＧ膜４２（第２の絶縁膜）を被
着する。次いで、同図（ｅ）に示すように、その上にス
パッタ法で膜厚１μｍのアルミニウムを被着し、パター
ンニングして下部電極５と第２層配線８を形成する。

上記のような形成方法によれば、キャパシタの誘電体膜
は第２層のＰＳＧ膜４２によってのみ形成され、そのバ
ラツキが±１０％程度になる。且つ、膜厚も１μｍ程度
に薄くなって、容量値の大きい均質なキャパシタを形成
することができる。

且つ、このように、キャパシタの誘電体膜を薄く形成で
きるから、キャパシタの面積を小さくして、ＩＣの高密
度化を図ることもできる。

なお、上記例においては誘電体膜をＰＳＧとしたが、そ
の他の誘電体膜、例えば、５ｉ０２膜や窒化シリコン膜
を用いても良い。

［発明の効果コ 以上の説明から明らかなように、本発明によればキャパ
シタを必要とするＩＣの特性コントロールが容易になっ
て、ＩＣの品質が向上する効果がある。

また、大きな容量のキャパシタが得られるから、キャパ
シタ面積を小さくして、ＩＣを高集積化することもでき
る。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明にかかる形成工程順断面
図、第２図は従来のキャパシタと多層配線との断面図、
第３図（ａ）〜＋８１は従来の形成工程順断面図である
。 図において、 １はシリコン基板、　　２は５ｉ０２膜、３はキャパシ
タの下部電極、 ４は誘電体膜（絶縁膜）、 ５はキャパシタの上部電極、 ６は多層配線の第１層配線、 ７は層間絶縁のＰＳＧ膜、 ８は多層配線の第２層配線、 １０はレジスト膜、 ４１は第１層のＰＳＧ膜、４２は第２層のＰＳＧ膜を示
している。 不発明にか・＞３形政丁握償断面図 第１囚

Claims (1)

1. 【特許請求の範囲】 多層配線の第１層配線とキャパシタの下部電極とを同時
   に形成する工程、 次いで、該第１層配線と下部電極との上に第１の絶縁膜
   を被着し、前記キャパシタの下部電極上の該第１の絶縁
   膜をエッチング除去する工程、次いで、第２の絶縁膜を
   被着し、該第２の絶縁膜上に上部電極を形成し、同時に
   、多層配線の第２層配線を形成する工程が含まれてなる
   ことを特徴とする半導体装置の製造方法。