JPH01166554A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に係り、特に基板主面より上部
に形成されたＭＯＳトランジス、夕を含むフリップフロ
ップ回路から成るソフトエラーに対する耐性が高くしか
も高集積化に好適な半導体記憶装置に関する。

〔従来の技術〕

従来の完全ＣＭｏ８型のスタティック・ランダムアクセ
スメモリセルは第１７図の等価回路図に示すように２個
のｎチャネル駆動ＭＯＳトランジスタ（Ｔｌｌ　Ｔｔ）
と２個のｎチャネル負荷ＭＯＳトランジスタ（ＴＩＳ、
　Ｔ４）からなるインバータ回路をそれぞれ交差接続し
て成るフリップフロップ回路と、このフリップフロップ
回路の２つの記憶ノードＮ１＊　ＮＺに接続されている
ｎチャネルの転送ＭＯＳトランジスタ（Ｔ　３　、　Ｔ
　ｅ　）で構成されており、フリップフロップ回路には
電源電圧Ｖｃｃと接地電位が給供されており、転送ＭＯ
８）−ランジスタのドレインにはデータ線３０．３０’
　が接続されており、共通ゲートはワード線３０となっ
ている。このようなスタティック型ランダムアクセスメ
モリセルの動作はよく知られているように、ワード線を
立ち上げ、転送ＭＯＳトランジスタを介してデータ線か
ら”Ｈｉｇｈ″または“Ｌｏ％、ｊｔの情報を記憶ノー
ドに記憶させたり、逆に記憶ノードの状態を読み出すこ
とによりスタテック記憶装置として機能している。なお
このようなＣＭＯ８回路を有するスタティック型ランダ
ムアクセスメモリセルは待期時はＭｏ８）−ランジスタ
のリーク電流がメモリセルに流れるだけできわめて消費
電力が低いという特徴を有している。

第１８図は上記したようなスタティック型うンダ１１ア
クセスメモリセルでより高密度のメモリを得るために改
良を行なったもので例えばアイ・イー・イー・イー、ト
ランザクション　オン　エレクトロン　デバイシーズ、
ボリューム　イー・デイ−３２，ナンバー２．（１９８
５年）第２５８頁から第２８１頁（’［ＥＥＥ、Ｔｒａ
ｎｓ、ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ、ｖｏｌ、Ｆ：
Ｄ−３２，Ｎｎ２．１９８５．　ｐｐ２５８−２８１）
に記載されているようにフリップフロップ回路のｎチャ
ネルの負荷ＭＯＳトランジスタをｎチャネルの駆動ＭＯ
Ｓトランジスタ上のポリシリコン膜に形成したものであ
る。この種の装置の平面図および断面図はそれぞれ第１
８図および第１９図のようになっている。すなわち第１
９図は第１８図のＡ−Ａ’線における断面図であるが、
シリコン基板内に形成されたｎチャネルの駆動ＭＯＳト
ランジスタのゲート電極３ｂの上部および側面は少なく
とも薄い絶縁膜１４で覆われており、さらにその上部お
よび側面にはポリシリコン膜が設けられており、上記ポ
リシリコン膜中にｎチャネルの負荷ＭＯＳトランジスタ
のソース５ｃ、ドレイン５ｂ、チャネル部５ｄが形成さ
れている。さらに上記ｎチャネルの負荷ＭＯＳトランジ
スタのゲート電極は、チャネル部５ｄの直下にあるｎチ
ャンネルの駆動ＭＯＳトランジスタのゲート電極３ｂと
共通であり、上記チャネル部５ｄはゲート電極３ｂ上に
形成されており、薄い絶縁膜１４はＰチャネルＭＯＳラ
ンジスタのゲート絶縁膜となっている。さらに第１８図
を用いて従来技術を説明すると、まずフリップ・フロッ
プ回路の駆動ＭＯＳトランジスタは共通ソースを形成し
ているｎ型不純物領域１ｅとドレインを形成しているｎ
型不純物領域１ｃ、ｌｄおよびゲート電極３ｂ、３ｃに
より構成されている。また、それぞれのゲート絶縁膜３
ｂ、３ｃは接続孔２ｂ。

２ａを通して互いのドレイン側の不純物領域に交差接続
されている。さらに、それぞれの駆動ＭＯＳトランジス
タのドレインを形成しているｎ型不純物領域Ｌｃ、Ｌｄ
は、フリップフロップ回路に接続されるｎチャネルの転
送ＭＯＳトランジスタのソースと共通で、フリップフロ
ップ回路の記憶ノードを構成しており、上記転送ＭＯＳ
トランジスタは上記ソース不純物領域と共通ゲート電極
３８およびドレインを形成しているｎ型不純物領域Ｌａ
、ｌｂにより構成されている。また、上記ｎ型不純物領
域１ａ、ｌｂには接続孔８ａ、８ｂを介してアルミニウ
ム電極９ａ、９ｂに接続されている。なお、共通ゲート
電Ｈ３ａはメモリ内のワード線を構成し、アルミニウム
電極９ａ、９ｂはデータ線をそれぞれ構成している。ま
た、ｎチャネルの負荷ＭＯＳトランジスタのドレインを
形成しているｐ型不純物力魂゛Ｇ濃度に添加された低抵
抗ポリシリコン膜５ａ、５ｂおよび駆動ＭＯＳトランジ
スタのゲート電ＦＡ３ｂ、３ｃ上にはそれぞれの領域が
共通に露出されるような接続孔８ｅ。

８ｆが開孔されており、アルミニウム電極９ｃ。

９ｄによりポリシリコン膜５ａとゲート電極３ｂおよび
ポリシリコン膜５ｂとゲート電極３０がそれぞれ接続さ
れている。さらにＰチャネルの負荷ＭＯ８）−ランジス
タのソースはｐ型の不純物が高２１！度に添加された共
通の低抵抗ポリシリコン膜５ｏから成っており、ｆＩ！
源電圧Ｖｃｃが２つのｎチャネルの負荷ＭＯＳトランジ
スタのソースに供給されている。また上記ｎチャネルＭ
ＯＳトランジスタのチャネル部５ｃ、５ｄは駆！Ｐｌ］
ＭＯＳトランジスタのゲート電極３ｃ、３ｄ上にそれぞ
れ配置されている。

〔発明が解決しようとする問題点〕

上記従来技術はシリコン基板内に形成されているｎチャ
ネルの駆動ＭＯＳトランジスタのゲート電極と積層化さ
れているｎチャネルの負荷ＭＯＳトランジスタのゲート
電極は共有されているために、ｎチャネルの負荷ＭＯＳ
トランジスタのチャネル部は必ず駆動ＭＯＳトランジス
タのゲート電極上に配置しなければならない、従ってメ
モリセルをレイアウトする場合の自由度が小さくなるた
めに効率的にメモリセル面積を縮小することができない
ことが問題であった。さらに、駆動ＭＯＳトランジスタ
のゲート電極上に薄い絶縁膜を形成するためにはゲート
電極の材料が限定される場合があり、メモリの動作速度
を速くするために必要なタングステンやモリブデンなど
の高融点金属やそれらのシリサイドなどの表面に薄い絶
縁膜を形成することは困難であり現実的にこれらの低抵
抗材料を使用できないという問題もあった。また。

積層化されたｎチャネルＭＯＳトランジスタの駆動能力
はシリコン基板内に作成したｎチャネルＭＯＳトランジ
スタに比べて小さいことがこれまで報告されており、例
えばポリシリコンを用いたｎチャネルＭＯＳトランジス
タ内のホールの易動度は１０．−Ｊ／Ｖ−８程度である
。このような駆動能力の低い負荷ＭＯＳトランジスタを
有するスタテックメモリでは以下のような問題があった
。すなわち、メモリチップの封止に用いるレジン等の材
料やアルミニウム等の配線材料の中に微量に含まれてい
るウラニウム（ＴＪ　）やトリウム（Ｔｈ）が崩壊する
ときに発生するα線がメモリセル内の“Ｈｉｇｈ”状態
にある記憶ノード部ＮｌまたはＮｚに入射すると、α線
の飛程に沿って電子−正孔対が発生し、空乏層の電界に
より引き寄せられ記憶ノードＮ１またはＮ２の電位を変
動させ、この結果電位変動がフリップフロップの反転に
十分な値であればメモリの情報が破壊される。これがソ
フトエラーと呼ばれる現象であり、すべてのＭＯＳトラ
ンジスタがシリコン基板・内に形成されている従来の完
全ＣＭＯ８型のスタティックメモリセルではｎチャネル
負荷ＭＯＳトランジスタの駆動能力を示すホールの易動
度は２００ｄ／ＶＳ以上あり。

記憶ノードＮ１またはＮＺの電位変動に追従して記憶ノ
ードＮｌまたはＮ２に電流を供給することができた。と
ころが積層化されたｎチャネルＭＯＳトランジスタを用
いたスタティックメモリセルでは前記のように電流駆動
能力が小さく、記憶ノードＮ１またはＮ２の電位変動に
対して十分な電流を記憶ノードに供給できない６また、
記憶ノード部ＮｌまたはＮＺには駆動ＭＯＳトランジス
タのドレイン部に形成されているＰ−Ｎ接合や、ゲート
容量によりある程度の電荷が蓄えられており、記憶ノー
ドＮｌまたはＮ２の電位変動をこの電荷の補給により回
復できれば問題ないが、高集積化されたメモリセルでは
セル面積が小さく、十分な電荷が補給できず、この結果
、メモリセルの情報が破壊されてしまうという問題があ
る。

本発明の目的は、上記従来技術の問題点を解決し、所要
面積が小さく、しかもソフトエラー耐性が高く安定なメ
モリセル動作が可能なスタティック型ランダムアクセス
記憶装置を提供することにある。

〔問題点を解決するための手段〕

上記目的は、積層化されたｎチャネルＭＯＳトランジス
タを有するフリップフロップ回路から成るスタテックラ
ンダムアクセスメモリセル群を含む半導体記憶装置にお
いて、Ｍ層化されている２つの負荷ＭＯＳトランジスタ
の一方のゲート電極を他方のＭＯＳトランジスタのソー
ス、またはドレイン上にまで延在させる、すなわち記憶
ノードに接続されている導電膜または電源電圧配線部の
導電膜の上部または下部まで上記ゲート電極の一部を延
在させ、上記導電膜と上記ゲート電極とそれらの間の絶
縁膜により形成され、しかも記憶ノードに接続された容
量素子を設けることにより達成される。

〔作用〕

上記フリップフロップの回路の記憶ノード部に接続され
た容量素子は、α線が記憶ノードに照射され記憶ノード
の電位が変動した時に電荷を補給する。それによりフリ
ップフロップ回路の状態が反転し、情報が破壊されてし
まうことを防止でき。

高集積でしかもメモリ動作の安定なスタティック型ラン
ダムアクセスメモリセルを提供することができる。

〔実施例〕

以下、実施例を用い本発明をより詳しく説明する。

実施例１ 第１図（Ａ）、（Ｂ）および第２図はそれぞれ本発明に
よるスタティック型ランダムアクセスメモリの平面図と
断面図を示している。さらに、詳しく述べると第１図（
Ａ）は駆動ＭＯＳトランジスタおよび転送ＭＯＳトラン
ジスタおよびワード線とデータ線と接地配線の部分を示
す平面図であり、同図（Ｂ）は負荷ＭＯＳトランジスタ
および容易素子の部分を示す平面図である。また、第２
図は第１図（Ａ）、（Ｂ）のＡ−Ａ’線における断面構
造を示す図である。駆動ＭＯＳトランジスタおよび転送
ＭＯＳトランジスタについては従来と同様な構造である
。すなわち、第１図および第２図において、ｎチャネル
の駆動ＭＯＳトランジスタおよび転送ＭＯＳトランジス
タはｎ型シリコン基板１０内に形成されたＰ型不純物の
島領域（Ｐウェル）１１内に形成されており、それぞれ
のゲート電極３ａ、３ｂ、３ｃはいずれも第１層目の導
電膜である。また、駆動ＭＯ５）−ランジスタのゲート
電極３ｂ、３Ｑは接続孔２ｃ、２ｂを介してそれぞれの
ドレイン領域１ｇ、ｌｄに交差接続されている。ここで
ゲート電極の材料としてはｎ型またはｐ型の不純物が高
濃度に添加されたポリシリコンやタングステン等高融点
全屈、または高融点金属とシリコンの化合物（シリサイ
ド）やポリシリコンとシリサイドの複合膜（ポリサイド
膜）など公知の材料であればいずれでもよい。

さらに駆動ＭＯＳトランジスタのソース領域１ｅ。

１ｆはそれぞれ接続孔２ｄ、２ｅを介してゲートｆｆ電
極と同層の第１層目の導電膜３ｄに接続されており、第
１層目の導電膜３ｄはメモリ内の接地配線として用いら
れており、すべてのメモリセルに接地電位を供給してい
る。

またｐチャネルの負荷ＭＯＳトランジスタは上記の駆動
ＭＯＳトランジスタや転送ＭＯｓトランジスタ上のシリ
コン酸化膜（ＳｉＯ２膜）などの絶縁膜１４上の第２層
目の導電膜により形成されている。すなわち、第１図（
Ａ）　、　　（１’３）において、フリップフロップ回
路の一方の記憶ノニドである駆！ＰＩＩＭＯＳトランジ
スタのドレイン領域１ｇは接続孔２ａ、２ｃを介し転送
ＭＯＳトランジスタの不純物領域１ｃに接続されている
が、不純物領域１ｃ上の絶縁膜１４には接続孔４ａが開
孔されており、さらに第２層目の導電膜のポリシリコン
膜５ａが接続されている。同様にフリップフロップ回路
の他方の記憶ノードである駆動ＭＯＳトランジスタのド
レイン領域１ｄ上の絶縁膜１４には接続孔４ｂが開孔さ
れており、第２層目の導電膜のポリシリコン膜５ｂが接
続されている。なお、第２層目の導電膜には上記負荷Ｍ
ＯＳトランジスタのドレイン領域の他にチャネル部５ｃ
、５ｄおよび低抵抗ポリシリコン膜５ｅによる共通ソー
ス領域が形成されており、低抵抗ポリシリコン膜５ｅに
は電源電圧Ｖｃｃが印加されており、２個の負荷ＭＯＳ
トランジスタに共通の電源電圧を供給している。さらに
、負荷ＭＯ８）−ランジスタのゲート電極は厚さ５〜５
０ｎｍの薄い絶ａｌＳ上の第３層目のｎ型またはｐ型の
不純物が高濃度に添加されたポリシリコン膜７ａ、７ｂ
により形成されている。さらに絶縁膜１５は負荷ＭＯＳ
トランジスタのゲート絶縁膜であり５ｉＯｚ膜やＳｉＯ
２膜と５ｉｓＮａ膜の複合膜や高比誘電率を有する絶縁
膜などが用いられている。また、上記２個の負荷ＭＯＳ
トランジスタのゲート電極である低抵抗ポリシリコン膜
７ａ、７ｂはそれぞれフリップフロップ回路の記憶ノー
ドである駆動ＭＯ８）−ランジスタのドレイン領域１ｄ
、Ｉｇに接続孔６ａ。

６ｂを介して交叉接続されている。

また、上記２個の負荷ＭＯＳトランジスタのゲート電極
である低抵抗ポリシリコン膜７ａ、７ｂは、互いに他方
の負荷ＭＯＳトランジスタのドレイン領域である低抵抗
ポリシリコン膜５ａ、５ｂ上、ならびにソース領域であ
る低抵抗ポリシリコン５ｅ上まで延在されており、低抵
抗ポリシリコン膜５ａ、５ｂ、５ｅおよび絶縁膜１５お
よび低抵抗ポリシリコン膜７ａ、７ｂにより容量素子が
形成されており、しかもこれらの容量素子は接続孔４ａ
、４ｂ並びに６ａ、６ｂを通して第３図の等価回路に示
すようにそれぞれの記憶ノードにＣｔｙ　Ｃｗｔ　Ｃａ
、　Ｃａとして接続されている。

ここで容量素子Ｃｉ、ｃ、はそれぞれ低抵抗ポリシリコ
ン５ａと７ａ、５ｂと７ｂの間に形成されるものであり
、２個の記憶ノードにそれぞれ並列に接続されている。

また、容量素子ＣＢ、Ｃ４はそれぞれ低抵抗ポリシリコ
ン５ｅと７ａ、５ｅと７ｂの間に形成されるものであり
、それぞれ記憶ノードと電源配線の間に接続されている
。

また、スタティックメモリセル内の２本のデータ線は、
転送ＭＯＳトランジスタのドレイン不純物領域１ａ、ｌ
ｂに接続孔８ａ、８ｂを介してアルミニウム電極９ａ、
９ｂが接続され、形成されている。

なお、第４図に示すように第３層目の導電膜であるポリ
シリコン膜７ａは第２層目の導電膜のポリシリコン膜５
ｂ上に接続孔６ｂを開孔して接続してもよく、このよう
にすることによりメモリセルの面積がさらに微小なスタ
ティック型半導体記憶装置を提供することができる。

次に第５図を用いて本実施例の製造工程について説明す
る。同図（Ａ）〜（Ｆ）は本実施例によるスタティック
ＭＯＳメモリセルの各製造工程における断面図であり、
第１図のＡ−Ａ′線の断面を表わしている。本実施例で
はメモリセル内に用いられているＭＯＳトランジスタは
全てＰウェル内のｎチャネルＭＯＳトランジスタであり
、メモリ周辺回路にはダブルウェルを用いた相補形ＭＯ
３（ＣＭＯ８）回路を用いているが、ＰウェルまたはＮ
ウェルの単一ウェル構造でもよい。またシリコン基板の
導電型についてもｎ型でもｎ型でもよい。また、本実施
例ではメモリセル部の製造工程について述べるが、周辺
の０Ｍ０８回路の製造工程については公知の技術を用い
ることができる。

まず比抵抗１０Ω・■程度のｎ型のシリコン基板１０内
にボロンのイオン打込み法と熱拡散法により不純物濃度
１０１６〜１０エフ（！１１−２．深さ１〜１０μｍの
ｎ型ウェル１１を形成した後１選択酸化法によりｎ型の
チャネルストッパ層１７と、素子分離用の厚さ１００〜
１１０００ｎのシリコン酸化膜（フィールド酸）１２を
形成し、続いてＭＯＳトランジスタの能動領域となる部
分に厚さ１０ｎｍ〜１１００ｎのゲート酸化膜１３を形
成する〔第５図（Ａ）〕。次に、ゲート酸化膜１３の一
部にＨＦ系のウェットエツチングにより接続孔２ｂを形
成しリンが添加されたポリシリコンなどの導電膜をホト
リソグラフィとドライエツチングにより加工し、ゲート
電極３　ａ　ｓ　３　ｃを形成し、これらのゲート電極
をイオン打込みのマスクに用いヒ素等のイオン打込みと
所定のアニールにより深さ０．１〜０．３μｍのｎ型不
純物領域１ｂ。

１ｄを形成する〔第５図（Ｂ）〕。次にシリコン酸化膜
（ＳｉＯ２膜）１４を減圧化学気相成長法（ＬＰＧＶＤ
）により５０〜１０００　ｎ　ｍの厚さに堆積し、接続
孔４ｂを開孔し、続いてポリシリコン膜５をＬ　Ｐ　に
　Ｖ　Ｄ法により１０〜５００ｎｍの厚さに堆積し、ホ
トリソグラフィとドライエツチングによりパターニング
する〔第５図（Ｃ）〕。

次に厚さ５〜５０ｎｍの５ｉＯｚ膜等の絶縁膜１５をＬ
ＰＧＶＤ法により堆積し、ホトレジスト膜１８をイオン
打込みのマスクにしてボリシリコン膜５にボロン等のＰ
型不純物のイオン打込みを打込みエネルギ１０〜５０Ｋ
ｅＶ、打込み量１×１０１番〜Ｉ　Ｘ　１０　”ｒｎ−
”にて行ない、所定のアニールを行なうことにより積層
化したｐチャネルＭＯＳトランジスタのソース・ドレイ
ン領域を低抵抗ポリシリコン膜５ｂ、５ｅに形成する。

なお、絶縁膜１５はポリシリコン膜５の表面を熱酸化し
て形成してもよく、また、５ｉｓＮａ膜と５ｉ０２膜と
の複合膜でもよい。〔第５図（Ｄ）〕。次に不純物領域
１ｄ上に接続孔６ｂをホトリソグラフィとドライエツチ
ングを用いて開孔した後、ＬＰＣＶＤ法を用いて絶縁膜
１５上にポリシリコン膜を堆積し、ボロン等のｐ型不純
物をイオン打込み法等により添加し、ホトリソグラフィ
とドライエツチングにより上記ｐチャネルＭＯＳトラン
ジスタのゲート電極および容量素子の電極となる低抵抗
ポリシリコン膜７　ａ、７　ｂを形成する。〔第５図（
Ｅ）〕。なお、ポリシリコンゲート電極７ｂをイオン打
込みのマスクにボロンイオン１９を再度打込み量１０１
４〜１０”ａｍ−”でイオン打込みして第６図のように
ゲート電極７ｂと自己整合的に積層ＰＭＯＳトランジス
タのソース領域５ｅを形成してもよい。この場合、メモ
リセルの等価回路は第７図に示すようになり、それぞれ
の記憶ノードＮ！、Ｎｘに容量素子Ｃｘ、Ｃｚが接続さ
れる。このような形成プロセスを経ない時はゲート電極
７ｂはボロンの高濃度添加領域５ｂ、５ｅに重なるよう
に形成する６次に１ｏＯ〜１１０００ｎの例えばリンを
含んだシリコン酸化膜１６をＣＶＤ法により堆積し、接
続孔８ｂをホトリソグラフィどドライエツチングを用い
て開孔し、アルミニウム電極９ｂを堆積し、データ線の
パターニングを行なう〔第５図（Ｆ’））。

実施例２ 本実施例は実施例１におけるスタティック型ランダムア
クセスメモリセルで、データ線を第２層目のアルミニウ
ムにより形成したものである。第８図は実施例によるス
タティック型ランダムアクセスメモリセルの断面図であ
る。同図で転送ＭＯＳトランジスタの不純物領域１ｂに
は第１層目のアルミニウム電極９ｂが接続孔８ｂを介し
て接続されている。さらにデータ線を半成している第２
層目のアルミニウム電極２２が平坦化された層間絶縁膜
２０上に形成されており、接続孔２１を介して第１層目
のアルミニウム電極９ｂと接続されている。

本実施例によれば、データ線を形成している第２層目の
アルミニウム電極と下層のその他の導電膜との間の絶縁
膜の厚さを厚くすることができるため、メモリセル内の
データ線に寄生的に生じている容量成分が小さくなり、
メモリの書き込みや読み出しの動作速度を速くすること
ができる。

実施例３ 本実施例は実施例１におけるスタティック型ランダムア
クセスメモリセルで、積層化したｐチャネルＭＯＳトラ
ンジスタのゲート電極や容量素子の電極として用いてい
る第３層目の導電膜をデータ線の自己整合接続部に用い
たものである。第９図および第１０図はそれぞれ本実施
例によるスタティックメモリセルの平面図および断面図
を示すものであり、第９図（Ａ）は第１図（Ａ）と同様
駆動ＭＯＳトランジスタおよび転送ＭＯ８）−ランジス
タおよびワード線とデータ線と接地配線の部分を示して
おり、同図（Ｂ）は積層ｐチャネルＭＯＳトランジスタ
とデータ線の自己整合接続部分を示しており、第１０図
は第９図のＡ−Ａ’線の断面を示している。第９図およ
び第１０図において、転送ＭＯＳトランジスタのドレイ
ン不純物領域１ａ、ｌｂ上には接続孔２３ａ、２３ｂが
開孔され第３層目のポリシリコン膜７ｃ、７ｄが接続さ
れている。なお上記接続孔２３ａ、２３ｂにおいてはゲ
ート電極３ａ、３ａ’の表面にはシリコン酸化膜２４が
形成されているために接続孔２３ａ、２３ｂを形成した
ためにゲート電極表面が露出することはない。またゲー
ト電極３ａ。

３ａ’の側壁は接続孔２３ａ、２３ｂのエツチングで形
成された絶縁ｒＩＪ、１４によるサイドウオールスペー
サで電気的に絶縁されている。したがって接続孔２３ａ
、２３ｂはゲート電極３　ａ　ｐ　３　ａ　’上に位置
しても、これらのゲート電極とポリシリコン膜７ｃ、７
ｄは短絡することはない。一方、上記ポリシリコン膜７
ｃ、７ｄは上記ゲート電極３ａ、３ａ’の上部にまで延
在されており、アルミニウム電極９ａ、９ｂの接続孔８
ｃ、８ｄを介してゲート電極３８上で上記ポリシリコン
膜７ｃ。

７ｄに接続されている。

本実施例によれば、データ線を形成しているアルミニウ
ム電極９ａ、９ｂの接続孔８ｃ、８ｄとゲート電極３ａ
、３ａ’　とのレイアウト余裕をとる必要がなく、メモ
リセルの面積を低減することができる。

実施例４ 本実施例は実施例１におけるスタテック型ランダムアク
セスメモリセルで、積層化されたｐチャネルＭＯＳラン
ジスタのソースおよびドレイン領域上までゲート電極を
延在させてなる容量素子の構造を自己整合的に形成した
ものである。第１１図は本実施例によるスタティックメ
モリの平面図であり、第６図と同様、ｐチャネルＭＯＳ
トランジスタと容量素子の部分を示している。同図では
、ゲート電極７ａ、７ｂをパターニングした後、これら
をイオン打込みのマスクにして、ボロン等のＰ型不純物
のイオン打込みを実施例１と同様な方法で行ない、さら
に８５０〜９５０℃のアニールを１０分〜１００分間行
なうことによりポリシリコン中に打込んだボロンを横方
向に拡散させることにより、ソース、およびドレイン領
域とゲート電極の間にオーバーラツプ容量を形成せしめ
る。

本実施例によれば、積層化されたｐチャネルＭＯ８）−
ランジスタのソース・ドレイン領域および容量素子の電
極の形成はゲート電極をイオン打込みのマスクに用いる
ことによりゲート電極に対して自己整合的に形成できる
ので、製造工程が簡略化できる。

実施例５ 本実施例は実施例１のスタティック型ランダムアクセス
メモリセルの積層化されたｐチャネルＭＯＳトランジス
タのソース・ドレインおよび容量素子の電極の形成を自
己整合的に行なったものである。第１２図は本実施例に
よるスタティックメモリの平面図であり実施例４と同様
、ｐチャネルＭＯ５）−ランジスタと容量素子の部分を
示している。同図において、不純物拡散領域２５ａ。

２５ｂは接続孔４ａ、４ｂを通して下層のｎチャネルＭ
ＯＳトランジスタのｎ型不純物領域と接触し、ているた
め、８５０℃〜９５０℃の温度で１０分〜１００分程度
のアニールを行なうことによりｎ型不純物がポリシリコ
ン膜５ａ、５ｂ中に拡散し、ｎ型の低抵抗層を形成して
いる。なお、ソース領域に関しては実施例５と同様にゲ
ート電極に対して自己整合的に形成できる。

このようにドレイン領域がｎ型のｐチャネルＭＯＳトラ
ンジスタではＭＯＳトランジスタがカットオフした時で
もキャリアがドレインから流れ込み、リーク電流の原因
となるが、チャネル部５ｃ、５ｄのポリシリコンの抵抗
値が十分大きいのでメモリセルの消費電力は増大するこ
とはない。

本実施例によれば、容量素子の下層電極は自己整合的に
形成できるので製造工程が簡略化できる。

実施例６ 本実施例は実施例１のスタティック型ランダムアクセス
メモリセルで積層化されたｐチャネルＭＯＳトランジス
タのゲートを第２層目の厚い導電膜に形成し、ソース、
ドレイン領域を第３層目の薄い導電膜に形成するもので
ある。第１３図は本実施例によるスタティックメモリセ
ルの断面図であり、同図において、第２図層目の導電膜
の厚いポリシリコン膜２６ａ、２６ｂは積層化されたｐ
チャネルＭＯＳトランジスタのゲート電極であり、第３
層目の導電膜は薄いポリシリコン膜２７ｂ。

２７ｅにより形成されているソース、ドレイン。

およびチャネル部２７ｄから成っている。容量素子はポ
リシリコン膜２６ｂと２７ｂおよび絶縁膜１５により形
成されている。

本実施例によれば、積層化されたｐチャネルＭＯＳトラ
ンジスタのチャネル部は薄いため、カットオフ時のリー
ク電流を小さくすることができ、しかも上記チャネル部
を形成しているポリシリコン膜は、高段差上でもドライ
エツチングによる微細加工が容易になる。

実施例７ 本実施例は実施例１におけるスタティック型ランダムア
クセスメモリセルで、接地配線の構造に関するもである
。第１４図は本実施例によるスタティックメモリセルの
平面図を示すものであり、第１５図は第１４図のＡ−Ａ
’線の断面構造を示す図である。第１４図および第１５
図において、２個の駆動ＭＯＳトランジスタのソース不
純物領域１ｅ、ｉｆ上のＳ　ｉ　Ｏｔ膜１４に開孔され
た接続孔３４ａ、３４ｂを介して上記不純物領域１ｅ１
ｆと第２層目のポリシリコン膜３０が接続されており、
さらにこの第２層目のポリシリコン膜３０は接地配線と
なっており、メモリ内の各メモリセルに接地電位を与え
ている。また、第３層目のポリシリコン膜３２ａ、３２
ｂは積層化されたｐチャネル負荷ＭＯＳトランジスタの
ドレイン領域であり、また第３層目のポリシリコン膜３
２θは共通ソースであり上記ｐチャネルＭＯＳトランジ
スタのチャネル部３２ｃ、３２ｄ上には薄い絶縁膜１５
を介して上記ｐチャネル負荷ＭＯＳトランジスタのゲー
ト電極となる第４Ｍ４目ポリシリコン膜３３ａ、３３ｂ
が形成されている。なお、本実施例は接地配線の方法に
関するものであるから、実施例２から実施例６にも同様
に適用できる。また、本実施例で述べられている第２層
目のポリシリコンはタングステンなどの高融点金属とシ
リコンの化合物（シリサイド）およびシリサイドとポリ
シリコンの複合膜などの低抵抗の導電膜でもよい。

本実施例によれば、メモリセルへの接地配線の抵抗値を
低くでき、メモリセルを高速動作しても安定な動作が可
能であり、しかもメモリセル面積を縮小することができ
、高集積に最適でしかも高速動作で誤動作のない半導体
記憶装置を提供することができる。

実施例８ 本実施例は実施例１のスタティック型ランダムアクセス
メモリセルで、さらに容量素子の容量値を増やしたもの
である。第１６図において積層化されたｐチャネルＭＯ
Ｓトランジスタのゲート電極を形成しているポリシリコ
ン膜７ａ、７ｂ上に　。

は絶縁膜２８を介して第４層目の導電膜であるポリシリ
コン膜２９が形成され、このポリシリコン膜２９を接地
電位またはその他の電位に固定することによりさらに容
量素子を形成したものである。

なお、絶縁膜としては５ｉＯｚ膜やＳ　ｊ、　０２膜と
Ｓ　１ａＮａ膜の複合膜などを用いることができる。

本実施例によれば、蓄積ノードに接続される容量素子の
容量値が増えるためα線によるソフトエラー耐性がさら
に高くなり、信頼性の高いスタティック型ランダムアク
セスメモリセルを提供することができる。

〔発明の効果〕

本発明によれば、積層化されたｐチンネルＭＯＳトラン
ジスタを有する完全０ＭＯ５型のスタティック型ランダ
ムアクセスメモリセルにおいて、容量素子を形成するこ
とにより蓄積ノードの容量を増加することができるため
、微小なセル面積で、しかもα線によるソフトエラー耐
性の高い半導体記憶装置を提供することができる。

【図面の簡単な説明】

第１図、第６図、第９図、第１１図、第１２図。 第１４図は本発明の一実施例の平面図、第２図。 第４図、第５図、第８図、第１０図、第１３図。 第１５図、第１６図は本発明の一実施例の断面図、第３
図、第７図は本発明の一実施例の等価回路図、第１７図
は本発明の一実施例の等価回路図、第１８図は従来技術
の平面図、第１９図は従来技術の断面図である。 ｌａ、ｌｂ、ｌｃ、ｌｃ’　、ｌｄ、ｌｅ、ｉｆ。 １　ｇ　−ｎ型不純物領域、２ａ、２ｂ、２ｃ、２ｄ。 ２ｅ、４ａ、４ｂ、６ａ、６ｂ、８ａ、８ｂ。 ８ｃ、８ｄ、８ｅ、８ｆ、２１，２３ａ、２３ｂ。 ３４ａ、３４ｂ、３５ａ、３５ｂ、３６ａ、３６ｂ　　
　　”・・・接続孔、３ａ、３ａ’　、３ｂ、３ｃ、３
ｃｌ−ゲート電極、５ａ、５ｂ、５ｅ、２６ａ、２６ｂ
。 ３９・・・第２層目ポリシリコン膜、５ｃ、５ｄ。 ３２ｃ、３２ｄ・・・積層ｐチャネルＭＯＳトランジス
タのチャネル部、’ｔａ、７ｂ、２７ｄ、２７ｅ。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板表面に形成された第一導電型のＭＯＳト
   ランジスタと、該ＭＯＳトランジスタ上の第１の絶縁膜
   上に形成された第１および第２の導電膜、および第２の
   絶縁膜から成る第２導電型のＭＯＳトランジスタにより
   構成されている完全ＣＭＯＳ型のフリップフロップ回路
   を有するスタティックランダムアクセスメモリセルにお
   いて、上記第１および第２の導電膜とその間に存在する
   絶縁膜により複数個の容量素子が形成されており、該容
   量素子の一方の電極は前記フリップフロップ型メモリセ
   ルの一方の記憶ノードに、また該容量素子の他方の電極
   は前記フリップフロップ型メモリセルの他方の記憶ノー
   ドにそれぞれ接続されていることを特徴とする半導体記
   憶装置。 ２、前記容量素子の少なくとも１個は電源電圧の給電用
   配線とフリップフロップ回路の記憶ノードとの間に形成
   されていることを特徴とする特許請求の範囲第１項記載
   の半導体記憶装置。 ３、前記第２導電型のＭＯＳトランジスタは第１のポリ
   シリコン膜でチャネル部が形成され、その上層に形成さ
   れた第２のポリシリコン膜によりゲート電極が形成され
   、第２の絶縁膜でゲート絶縁膜が形成されてなること特
   徴とする特許請求の範囲第１項記載の半導体記憶装置。 ４、前記第２導電型のＭＯＳトランジスタは第１のポリ
   シリコン膜でゲート電極が形成され、その上層に形成さ
   れた第２のポリシリコンによりチャネル部が形成され、
   第２の絶縁膜でゲート絶縁膜が形成されてなることを特
   徴とする特許請求の範囲第１項記載の半導体記憶装置。