CN111863817A - 半导体装置 - Google Patents

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张朝渊
陈瑞麟
林建隆
张峰铭
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Abstract

本公开实施例提供一种半导体装置。静态随机存取存储器元件包括一导通闸晶体管、一下拉晶体管与一上拉晶体管。导通闸晶体管的一第一栅极线以及下拉晶体管以及上拉晶体管的一第二栅极线是沿着一第一方向延伸。导通闸晶体管、下拉晶体管及上拉晶体管的一共用源极/漏极区夹设于第一栅极线与第二栅极线之间。第一接点是从共用源极/漏极区延伸。第二接点是从导通闸晶体管的另一源极/漏极区延伸。一第三接点设置在第二接点之上，并具有在第一方向的一第一宽度且在一第二方向的一第一长度的形状。第二方向垂直于第一方向。第一长度大于第一宽度。

Description

半导体装置
技术领域
本发明涉及一种半导体装置，且特别涉及一种半导体装置的形成方法。
背景技术
电子产业经历对于较小又较快，且同时支持较大量的日渐复杂及高科技功能的电子装置的需求增加。因此，半导体产业中持续的趋势为制作低成本、高效能及低功率的集成电路(Integrated Circuit，IC)。至此，通过半导体集成电路的尺寸(例如最小特征尺寸)缩小，所述目标的大部分已实现，借此最佳化生产效率和减少相关成本。然而，上述尺寸缩小工艺也导致半导体工艺的复杂度会增加。因此，在半导体集成电路及装置的持续进化下理解到，对半导体工艺及科技应要求类似的进步。
静态随机存取存储器(SRAM)单元已经成为高速通信、高密度存储、影像处理和系统上芯片(SOC)产品的受欢迎的存储单元。在某些应用中，除其他要求外，SRAM元件的设计重点是最佳化单元尺寸和改善单元操作电压。然而，最佳化SRAM性能和/或设计要求一直具有挑战性。仅作为一个例子，降低SRAM单元的缩放可能导致接触阻抗的增加，从而影响元件性能。因此，现有技术尚未在所有方面证明是完全令人满意的。
发明内容
本发明实施例提供一种半导体装置。一静态随机存取存储器元件包括一导通闸晶体管(pass-gate transistor)、一下拉晶体管以及一上拉晶体管。导通闸晶体管的一第一栅极线以及下拉晶体管以及上拉晶体管的一第二栅极线是沿着一第一方向延伸。导通闸晶体管、下拉晶体管及上拉晶体管的一共用源极/漏极区夹设于第一栅极线与第二栅极线之间。第一接点是从共用源极/漏极区延伸，且第二接点是从另一源极/漏极区延伸。一第三接点，设置在第二接点之上。第三接点具有在第一方向上具有一第一宽度且在一第二方向上具有一第一长度的形状。第二方向是垂直于第一方向，且第一长度大于第一宽度。
附图说明
图1是显示根据本公开一些实施例所述的SRAM单元的示例性电路图，其可实现为SRAM阵列的存储器单元。
图2是显示根据本公开一些实施例所述的SRAM单元的示例性平面或布局图。
图3A是显示根据本公开一些实施例所述的图2中沿着大体上平行于AA’部分所定义的平面的SRAM元件的剖面图。
图3B是显示根据本公开一些实施例所述的图2中沿着大体上平行于BB’部分所定义的平面的SRAM元件的剖面图。
图3C是显示根据本公开一些实施例所述的图2中沿着大体上平行于CC’部分所定义的平面的SRAM元件的剖面图。
图4是显示根据本公开一些实施例所述的另一SRAM单元的示例性平面或布局图。
图5A是显示根据本公开一些实施例所述的图4中沿着大体上平行于DD’部分所定义的平面的SRAM元件的剖面图。
图5B是显示根据本公开一些实施例所述的图4中沿着大体上平行于EE’部分所定义的平面的SRAM元件的剖面图。
图6是显示根据本公开一些实施例所述的制造包括SRAM元件的半导体装置的方法。
附图标记说明：
100,200：SRAM单元
110,120：反相器
202：SRAM单位单元
204,206,208：掺杂型区域
218,220,222,224：栅极线
226,228,230,234,236,238：通道区
242,246：漏极接点
240,244,248,250,252,254：源极接点
256,258,260,262,264,266,280,282：接点
268,270,272,274,276,278：金属线
284,286：导通孔图样
400：方法
402,404：导通孔
602,604,606,608,610,612,614,616,618：方框
BL：位元线
BLB：互补位元线
ILD0,ILD1,ILD2,ILD3：层间介电层
PG-1,PG-2：导通闸晶体管
PD-1,PD-2：下拉晶体管
PU-1,PU-2：上拉晶体管
SN,SNB：存储节点
Vdd,Vss：供应电压
WL：字元线
具体实施方式
以下公开内容提供许多不同实施例或示范例，以便实施所提供标的的不同特征。下文描述元件及排列的特定示范例以简化本公开。当然，这些仅为示范例且并不意欲为限制性。例如，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。另外，本公开可在各示范例中重复元件符号及/或字母。此重复是出于简便性及清晰的目的，且本身并不指示所论述的各个实施例及/或配置之间的关系。
另外，为了便于描述，本文可使用空间相对性术语(例如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述图示中所显示的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了图示所描绘的定向外，空间相对性术语意欲包含使用或操作中元件的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且由此可类似解读本文所使用的空间相对性描述词。此外，本文使用的“约”或“近似”等，除非另有说明，否则该术语旨在涵盖所述数量的±10％范围内的数字。例如，术语“约5nm”包含4.5nm至5.5nm的尺寸范围。
值得注意的是，本公开可包括以多栅极晶体管或鳍式多栅极晶体管(在本文中称为FinFET元件)的形式来呈现实施例。元件可以包括P型金属氧化物半导体FinFET元件或N型金属氧化物半导体FinFET元件。FinFET元件可以是双栅极元件、三栅极元件、块状元件、绝缘体上硅(SOI)元件和/或其他的配置。受益于本公开的各方面，本领域普通技术者可以认识到半导体元件的其他实施例。例如，本文中描述的一些实施例也可以应用于环绕式栅极(gate-all-around，GAA)元件、欧米茄栅极(Ω栅极)元件或Pi栅极(Π栅极)元件。
本公开大体上关于半导体装置及其形成方法。特别地，本公开的实施例提供了用于SRAM元件的工艺和/或结构。在一些实施例中，根据本公开的某些方面的SRAM元件可降低接触阻抗。
对于SRAM单元，技术世代的减少会导致互连点之间的阻抗会增加。本公开的实施例提供了相对于现有技术的优点，尽管应当理解，其他实施例可以提供不同的优点，在本文中不必讨论所有优点，以及所有实施例都不需要特定的优点。例如，本文讨论的实施例包括用于SRAM单元的布局的结构和方法，其包括接点元件的最佳化以降低阻抗。通常，本文公开的各种实施例提供了对连接至源极/漏极接点的接点的修改。下面讨论附加的实施例和优点和/或对于拥有本公开的本领域技术人员而言是显而易见的。
通常，SRAM单元以阵列形式互连并且连接到形成在同一基板上的逻辑元件，而逻辑元件是用于控制或以其他方式与存储器阵列相互作用。在各种实施例中，逻辑元件可以包括反相器、与门(及闸，AND)、与非门(反及闸，NAND)、或门(或闸，OR)或或非门(反或闸，NOR)、触发器、扫描逻辑或组合逻辑。在一些示范例中，这样的逻辑元件可以被互连以形成包括多个逻辑元件的电路。逻辑元件可以包括多个CMOS元件，例如平面或鳍式N型FET或P型FET。
现在参考图1，图1是显示根据本公开一些实施例所述的SRAM单元100的示例性电路图，其可实现为SRAM阵列的存储器单元。图1是显示单端SRAM单元，但将理解可在多端SRAM单元(例如双端SRAM单元)中实现各种公开的实施例，而不脱离本公开的范围。为了清楚起见，图1已简化，以更好地理解本公开的发明构思。可以在SRAM单元100中添加其他功能，且在SRAM单元100的其他实施例中可以替换、修改或消除以下描述的某些功能。
SRAM单元100包括六个晶体管：导通闸晶体管PG-1、导通闸晶体管PG-2、上拉晶体管PU-1、上拉晶体管PU-2、下拉晶体管PD-1和下拉晶体管PD-2。因此，在一些示范例中，SRAM单元100可以被称为6T SRAM单元。在操作中，导通闸晶体管PG-1和导通闸晶体管PG-2提供对SRAM单元100的存储部分进行存取，而存储部分包括一对交叉耦合的反相器，即反相器110和反相器120。反相器110包括上拉晶体管PU-1和下拉晶体管PD-1，而反相器120包括上拉晶体管PU-2和下拉晶体管PD-2。在一些实施例中，上拉晶体管PU-1、PU-2被配置为P型FET，而下拉晶体管PD-1、PD-2被配置为N型FET。在一些实施例中，导通闸晶体管PG-1、PG-2也被配置为N型FET。FET可以是平面型FET、鳍式FET(或FinFET)或其他配置的晶体管。
上拉晶体管PU-1的栅极夹设于一源极(电性耦合于供应电压(Vdd))和第一共用漏极(CD1)之间，而下拉晶体管PD-1的栅极夹设于一源极(电性耦接于供应电压(VSS))和第一共用漏极之间。上拉晶体管PU-2的栅极夹设于一源极(电性耦接于供应电压(Vdd))和第二共用漏极(CD2)之间，而下拉晶体管PD-2的栅极夹设于一源极(电性耦接于供应电压(VSS))和第二共用漏极之间。在一些实施例中，第一共用漏极(CD1)是以真实形式存储数据的存储节点(SN)，而第二共用漏极(CD2)是以互补形式存储数据的存储节点(SNB)。上拉晶体管PU-1的栅极和下拉晶体管PD-1的栅极耦接于第二共用漏极，而上拉晶体管PU-2的栅极和下拉晶体管PD-2的栅极耦接于第一用漏极。导通闸晶体管PG-1的栅极夹设于一源极(电性耦接于位元线BL)和漏极之间，而该漏极是电性耦接于第一共用漏极。导通闸晶体管PG-2的栅极夹设于一源极(电性耦接于互补位元线BLB)和一漏极之间，而该漏极是电性耦接于第二共用漏极。导通闸晶体管PG-1、PG-2的栅极是电性耦接于字元线WL。在一些实施例中，导通闸晶体管PG-1、PG-2在读取操作和/或写入操作期间对存储节点SN、SNB进行存取。例如，相应于经由字元线WL而施加到导通闸晶体管PG-1、PG-2的栅极的电压，导通闸晶体管PG-1、PG-2分别将存储节点SN、SNB耦接至位元线BL、BLB。
鉴于以上关于图1的讨论，本公开的各种实施例将描述于下。图2和图4是显示根据本公开一些实施例所述的SRAM单元的示例性平面图。在一些实施例中，SRAM元件可以提供相似于图1与存储器单元100所讨论的基本上的电路功能。图3A、图3B和图3C是分别显示图2中沿着大体上平行于AA’、BB’或CC’部分所定义的平面的SRAM元件的剖面图。相似地，图5A和图5B分别显示图4中沿着大体上平行于DD’或EE’部分所定义的平面的SRAM元件的剖面图。应当理解，各种图示以及给出的任何随附描述仅是示范，并不用以限制所附权利要求中具体记载的内容。另外，为了清楚起见，已经简化了显示和描述的各种图示，以更好地理解本公开的发明构思，并且可以在不脱离本公开的范围的情况下增加、替换、修改或消除各种特征。
现在参考图2、图3A-图3C，在一些实施例中，半导体装置(例如在基板上)可包括多个SRAM元件，而SRAM元件包括SRAM元件200(例如在半导体装置的存储器部分内)。SRAM元件200也可以被称为存储器单元或SRAM单元。在一实施例中，SRAM元件200是SRAM单元100的布局平面图。
特别地，SRAM元件200具有X间距“X”(例如沿着栅极布线方向)和大体上垂直于“X”方向的Y间距“Y”(例如沿着主动区布线方向，在一些实施例中，是鳍区)。在一些实施例中，SRAM元件200可包括，例如，布置成多个列和行的多个SRAM单位单元202(例如以提供存储器阵列)。在某些情况下，SRAM单位单元202可包括设置在两个其他掺杂型区域206、208(例如P型井区)之间的第一掺杂型区域204(例如N型井区)。在一些实施例中，区域206包括第一导通闸晶体管PG-1和第一下拉晶体管PD-1，而区域208包括第二导通闸晶体管PG-2和第二下拉晶体管PD-2。区域204可包括第一上拉晶体管PU-1和第二上拉晶体管PU-2。在一些示范例中，一或多个这些晶体管是FinFET晶体管，而主动区是设置在在半导体基底上方延伸的鳍上。
SRAM元件200的每一晶体管PG-1、PG-2、PD-1、PD-2、PU-1和PU-2包括栅极结构。例如，第一导通闸晶体管PG-1包括栅极线218，其垂直跨越相邻于栅极的主动区的通道区234。第二导通闸晶体管PG-2包括栅极线220，其垂直跨越相邻于栅极的主动区的通道区226。第一下拉晶体管PD-1和第一上拉晶体管PU-1包括栅极线222，其垂直跨越相邻于栅极的主动区的通道区228和通道区230。第二下拉晶体管PD-2和第二上拉晶体管PU-2包括栅极线224，其垂直跨越相邻于栅极的主动区的通道区236和通道区238。在一些实施例中，一或多个或全部主动区是在半导体基底上方延伸的鳍片元件。在一些实施例中，主动区是半导体基底的掺杂部分。在一些实施例中，主动区大体上是矩形，其中长轴大体上平行于第一方向(y方向)。然而，主动区的其他形状也是可能的。
因此，栅极线218、220、222、224会形成栅极结构，该栅极结构包括形成在其上设置各种栅极的主动区(例如鳍)的各个通道区上方的介电层(例如包括界面层和高K介电层)，以及一或多层金属层形成在介电层上。例如，参考图3A、图3B和图3C，形成第一下拉晶体管PD-1和第一上拉晶体管PU-1的栅极结构的栅极线222可包括形成在主动区的通道区228上方和主动区的通道区230上方的介电层以及形成在介电层上的金属层。第一下拉晶体管PD-1和第一上拉晶体管PU-1的栅极结构的金属层可以不同，以提供不同的功函数。SRAM元件200还包括可在主动区之间的各种隔离区。在一些实施例中，所公开的基底材料可以选自包括以下各项的群组：块体硅、SiP、SiGe、SiC、SiPC、Ge、SOI-Si、SOI-SiGe、III-VI材料、其组合或如上所述的其他材料。
在各个实施例中，SRAM元件200的每一晶体管PG-1、PG-2、PD-1、PD-2、PU-1和PU-2包括源极/漏极区，其在部分的各自主动区(例如：鳍)上并相邻且在其各自栅极的侧面上，因此相邻于并在其各自的通道区(例如通道区226、228、230、234、236和238等)的侧面上。源极/漏极特征可以是半导体基底中的布植区域、外延生长的特征和/或形成晶体管的源极/漏极的其他合适特征。在一些实施例中，N型掺杂源极/漏极区的材料包括外延轮廓，且该外延材料可以选自包括SiP、SiC、SiPC、SiAs、Si或其组合的群组。在一些情况下，P型掺杂源极/漏极区的材料包括外延轮廓，并且该外延材料可以选自包括SiGe、SiGeC、Ge或其组合的群组。在一些示范例中，多个接点可以直接(物理地)与SRAM元件200的源极/漏极区相接。这些接点可以称为“MD”或金属扩散接点。在一些实施例中，MD接点包括源极/漏极区的硅化物部分和上覆的垂直延伸的导电层。参考图2的例子，第一导通闸晶体管PG-1可包括分别连接至第一导通闸晶体管PG-1的源极/漏极区的源极接点240(例如至位元线节点BL)和漏极接点242(例如至第一共用漏极)。第二导通闸晶体管PG-2可包括分别连接至第二导通闸晶体管PG-2的源极/漏极区的源极接点244(例如至位元线节点BLB)和漏极接点246(例如至第二共用漏极)。第一下拉晶体管PD-1可包括分别连接到第一下拉晶体管PD-1的源极/漏极区的源极接点248(例如到Vss节点)和漏极接点242(例如到第一共用漏极)。第二下拉晶体管PD-2可包括分别连接到第二下拉晶体管PD-2的源极/漏极区的源极接点250(例如到Vss节点)和漏极接点246(例如到第二共用漏极)。第一上拉晶体管PU-1可包括分别连接到第一上拉晶体管PU-1的源极/漏极区的源极接点252(例如到Vdd节点)和漏极接点242(例如到第一共用漏极)。第二上拉晶体管PU-2可包括连接至第二上拉晶体管PU-2的个别源极/漏极区的源极接点254(例如至Vdd节点)和漏极接点246(例如至第二共用漏极)。
接点图样240-254(例如MD)在对应的主动区上形成大体上为矩形的形状，其中每一接点图样240-254的长轴大体上平行于第二方向(X方向)。在一些实施例中，接点图样240-254具有除了基本矩形之外的形状。接点图样240-254被制造为导电元件并且提供特征之间的电性连接，如先前所描述。为此，每一接点图样240-254可以彼此共平面，而接点图样240-254在底表面上与主动区(例如源极/漏极)相接，如先前所描述。每一接点图样240-254在各接点图样240-254的顶表面上与各自的接点元件256、258、260、264、266相接(讨论如下)。
在一些实施例中，接点图样(240、248、250、254、246、242、248、252、244)(例如那些直接与源极/漏极区相接并接触的区域)可形成为包括多种金属材料，其可以选自包括Ti、TiN、TaN、Co、W、Al、Ru、Cu、硅化物或其组合的群组。在一实施例中，接点图样240-254形成硅化物层和上覆的钨层。
形成以提供栅极线218、220、222和/或224的栅极结构可以是高K/金属栅极堆叠，然而其他组成也是可能的。在各种实施例中，栅极介电质包括界面层(interfacial layer，IL)和形成在界面层上的高K栅极介电层。如本文所使用和描述的，高K栅极介电质包括具有高介电常数的介电材料，例如，其介电常数大于热氧化硅的介电常数(～3.9)。在一些实施例中，界面层可包括介电材料，例如氧化硅(SiO2)、硅酸铪(HfSiO)或氮氧化硅(SiON)。高K栅极介电层可包括高K介电层，例如氧化铪(HfO2)。替代地，高K栅极介电层可以包括其他高K介电质，例如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氧氮化物(SiON)、其组合或其他合适的材料。
再者，栅极的结构(例如栅极线218、220、222、224)可包括形成栅极电极的多种材料。在一些实施例中，栅极电极可包括单层或多层结构，例如金属层与所选功函数以增强元件性能的各种组合(功函数金属层)、衬里层(liner layer)、润湿层(wetting layer)、粘着层(adhesion layer)、金属合金或金属硅化物。举例来说，栅极电极的金属层可包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合适的金属材料或其组合。此外，栅极电极可以分别用于N-FET和P-FET晶体管，其可使用不同成分的金属层。在至少一些实施例中，栅极电极层是多晶硅。
SRAM元件200还包括多个接点256、258、260、262、264和266。接点256、258、260、262、264和266也可以称为VDR(或VD轨)接点。在一实施例中，VDR接点可包括具有长度和宽度的接点结构，其中长度是宽度的大约2至3倍。在一实施例中，VDR接点的长度是宽度的2.5倍或更大。接点256-266在接点图样240-254(MD接点)上形成大体上矩形的形状。接点256-266具有大体上平行于第一方向(y轴)的长轴。接点256、258、260、262、264和266形成在接点图样240-254上方。在一些实施例中，接点256、258、260、262、264和266不延伸去相接源极/漏极区、栅极区域或基底。而是，接点256、258、260、262、264和266相接于从源极/漏极延伸的MD接点或从闸极延伸的接点VG。接点256-266是表示连接个别的MD接点图案240-254和金属线的导电层的部分。
接点256、258、260、262、264和266的大体上矩形形状的特征在于，在一个方向上具有与相反的另一方向更长的轴(长度)。为了清楚起见，图2与图4的平面图所示的矩形形状是为了容易理解。例如在掩模上定义这些特征或是制造特征至功能性半导体装置的基底上，用语“大体上矩形”包括可以圆形的那些特征(例如椭圆形，这可能是由于制造该器件时的微影工艺所致)或为大体上矩形的形状，对其应用了微影辅助功能(例如光学邻近校正(OPC)功能、转角圆形等)。
VDR接点256-266可以形成在包括例如Ti、TiN、TaN、Co、W、Al、Ru、Cu、硅化物或其组合的一或多种导电材料的基板上。在一实施例中，VDR接点256-266会包括钨。
一或多个VDR接点256-266具有在第一方向上延伸的长度Y和在第二方向上延伸的宽度X。长度Y可以被定义为长轴，因为它定义了大体上为矩形的长边的长度，而宽度X可以被称为短轴。关于VDR接点262在图2中被标注，然而，尺寸可能同样适用于任意或全部其他VDR接点256-266。在一实施例中，Y是在大约2*X和大约3*X之间。在一实施例中，Y比X大至少2.5倍。示例性尺寸包括X在大约10nm至大约20nm之间。在另一实施例中，Y是在大约30nm至50nm之间。可以基于要为其形成元件200的技术世代、制造工艺控制以及相对于其他元件的间距考虑而来选择和/或确定这些尺寸。例如，在一实施例中，可以为布局确定尺寸x1、尺寸x2和/或尺寸y1。在一些实施例中，尺寸x1，x2和y1是要为SRAM元件200的布局实施的设计规则。在一实施例中，尺寸x1是相邻的VDR元件(例如280和262)之间的最小间隔。在一实施例中，尺寸x2是VDR元件与金属层(例如M0)(例如280和274)之间的最小间隔。在一实施例中，y1可以是VDR接点和源极/漏极接点(MD)之间的最小间隔而不需要互连(例如258和242)。x1的示例性尺寸在大约10nm与大约20nm之间。x2的示例性尺寸在大约10nm与大约20nm之间。y1的示例性尺寸在大约20nm至大约60nm之间。然而，这些尺寸仅是示例性的，并非用以限制下面的权利要求。
如图3A所示，VDR接点元件258的终止边缘是在栅极线218上方。例如，导电接点或线之类的特征的终止边缘是指与相邻特征(例如介电层)相接的导电特征的末端)。终止边缘可以垂直覆盖特征而不需接触。
SRAM元件200还包括接点280和282。接点280和282也可以被称为附加的VDR接点图样。在一实施例中，接点280和282与接点240-254共平面。然而，不同于VDR接点模式256-266，接点280和282用于将MD接点和接点VG(延伸到栅极结构)互连。接点280和282形成为大体上矩形形状，并且包括大体上平行于第一方向(y轴)的长轴。接点280是表示用以将对应于接点242的部分与栅极224连接的导电元件。接点282是表示用以将对应于接点246的部分与栅极222连接的导电元件。接点280和282可以由导电材料制成，其包括铜、钨和/或硅化物。在一实施例中，接点280和282是钨。
导通孔图样284和286分别在对应的栅极线224和222上形成为大体上正方形。导通孔图样284和286代表导电特征。导通孔图样284和286可以形成为与栅极结构相接的导电特征。导通孔图样284和286可以分别将栅极线224和222与附加的VDR接点280和282电性连接，而这些接点就连接到MD接点。导通孔图样284和286可以形成为包括例如铜、钨和/或硅化物的导电材料。在一实施例中，导通孔图样284和286的形成包括钨。在一实施例中，导通孔图样284和/或286可以具有大约X的尺寸(如上所述)。
SRAM元件200还包括多个金属线268、270、272、274、276和278。这些金属线可以彼此共平面，并且形成在上面讨论的接点上。在一实施例中，金属线268、270、272、274、276和278是多层互连(multi-layer interconnection，MLI)的第一层金属，其包括多个金属线层与垂直延伸的导通孔互连，而该导通孔将多个层互连。金属线268、270、272、274、276和278可以包括铜、铝或其他合适的导电材料。在一实施例中，金属线268、270、272、274、276和278可以包括多层，其包括阻挡层、衬里层、粘着层和/或其他合适的层。金属线268、270、272、274、276和278包括的示例性材料可以是钛、氮化钛、钽、氮化钽、其组合和/或合适的材料。
在示范例中，多层互连可包括例如导通孔或接点(例如284、286、280、282等)之类的垂直互连以及例如金属线(例如268、270、272、274、276和278)之类的水平互连。各种互连特征可以采用各种导电材料，包括铜、钨和/或硅化物。在一实施例中，金属镶嵌和/或双金属镶嵌工艺是用于形成铜相关的多层互连结构。
图3A、图3B和图3C是显示形成在半导体基底上的布局200的截面图。图2的特征通常被介电材料所包围，例如层间介电质或层间介电(inter-layer dielectric，ILD)材料。值得注意的是，图3A、图3B和图3C是显示ILD材料的多个层，而每一层顺序地形成。在一些实施例中，ILD0、ILD1、ILD2和ILD3层中的一或多层包括相同的成分。在一些实施例中，ILD0、ILD1、ILD2和ILD3层中的一或多层彼此包括不同的成分。值得注意的是，为简单起见，未显示附加层，例如除了ILD层(例如插入的ILD层)之外还可以存在的蚀刻停止层。
现在参考图4、图5A和图5B，SRAM元件400的布局是显示在图4，而制造在半导体基底上的SRAM元件400的剖面图是显示在图5A和图5B。半导体装置(例如在给定的基底上)可包括多个包括SRAM元件400的SRAM装置(例如在半导体装置的存储部分内)。SRAM元件400也可以被称为存储单元或SRAM单元。在一实施例中，SRAM元件400实现了SRAM100的电路，并且与SRAM单元200的电路大体上相似，其中在此指出了差异。为此，图3A、图3B和图3C的剖面图可应用于SRAM元件400。
SRAM元件400和SRAM元件200之间的差异是提供导通孔402和404来取代大体上矩形形状的接点元件260和262(参考图2)。导通孔402和404可以是大体上正方形的形状，其在每一侧具有大体上相等的长度。在一实施例中，该长度表示为X5。在一实施例中，长度X5大体上等于先前所描述的SRAM元件200的尺寸X。在一实施例中，包括导通孔402和404的SRAM元件200继续保持矩形形状的VDR接点256、258、266和264，如先前所述。导通孔402和/或404可被制造以包括钨或其他合适的导电材料。导通孔402和/或404提供垂直布线来连接上述金属(M0)274和下面个别的MD接点254或252。
SRAM元件400的实现与SRAM元件200的实现之间的确定可取决于集成电路所需的设计性能(例如阻抗)、工艺公差和/或其他因素。例如，对SRAM元件400和SRAM元件200的比较说明了可以通过使用SRAM元件400来减轻图2的限制x1。在一些实施例中，限制x1的减轻具有增加接点阻抗的权衡。
参考图6，图6是显示制造半导体装置的示例性通用方法600(例如根据一或多个实施例，在半导体基底上实现一或多个元件100、200或400)。应当理解，方法600的一部分和/或由此制造的半导体装置可以通过已知的CMOS技术工艺流程来制造，因此这里仅简要描述一些工艺。
方法600从方框602开始。在方框602中，提供基底(例如硅基底)。在一些示范例中，基底可包括多种材料和/或构造。基底的提供可包括提供具有鳍式结构的基底，且可执行适当的井区和通道掺杂。在一些实施例中，所公开的元件的基底材料可以选自包括以下各项的群组：块体硅、SiP、SiGe、SiC、SiPC、Ge、SOI-Si、SOI-SiGe、III-VI材料、其组合或如上所述的其他材料。接着，方法600进行到方框604。在方框604中，形成多个栅极结构。举例来说，栅极结构可包括上述的一或多个栅极线(例如包括栅极介电层和在栅极介电层上方的金属层)。可替代地，可以先将栅极结构形成为伪栅极结构，然后在形成与该伪栅极结构对准的一或多个特征(例如源极/漏极)之后，将伪栅极结构替换为栅极介电质和金属层。
方法600然后进行到方框606。在方框606中，形成元件的源极/漏极区，例如先前所描述的源极/漏极区。在一些实施例中，通过在基底的暴露的半导体材料上外延生长半导体材料层，例如，在基底上方延伸的鳍式元件中或上方。源极/漏极区可以被适当地掺杂。
方法600然后进行到方框608。在方框608中，一或多个介电层形成在栅极结构和源极/漏极特征上。可以形成一或多个介电层，例如接点蚀刻停止层(contact etch stoplayer，CESL)和/或层间介电(ILD)层。在一些实施例中，接点蚀刻停止层是在形成ILD层之前形成在基底上方。在一些示范例中，接点蚀刻停止层包括氮化硅层、氧化硅层、氮氧化硅层和/或本领域已知的其他材料。可以通过等离子体增强化学气相沉积(plasma-enhancedchemical vapor deposition，PECVD)工艺和/或其他合适的沉积或氧化工艺来形成接点蚀刻停止层。在一些实施例中，ILD层包括例如正硅酸四乙酯(TEOS)的氧化物、未掺杂硅酸盐玻璃、或掺杂硅氧化物，例如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅玻璃(BSG)和/或其他合适的介电材料。可以通过等离子体增强化学气相沉积工艺或其他合适的沉积技术来沉积ILD层。
在一些实施例中，方法600然后进行到方框610。在方框610中，方框602的栅极结构被去除并且在通过移除替换栅极而提供的区域中形成替换栅极(例如栅极介电质和金属栅极电极)。在方框610中形成的栅极可以是用于多闸元件(例如环绕式栅极(GAA)元件、平面晶体管、FinFET或其他合适的元件)的栅极。在其他实施例中，方框610可以被省略。
接着，方法600进行到方框612。在方框612中，形成第一位准的接点至元件的一或多个特征。在一个实施例中，沉积附加的介电材料，例如附加的ILD层(例如ILD1)，其覆盖在方框608的ILD层(例如ILD0)上。ILD1层可包括氧化硅(SiO2)、原硅酸四乙酯(TEOS)、高密度等离子体(HDP)、未掺杂的硅酸盐玻璃(USG)、各种低k介电质成分。可以通过采用旋涂法、化学气相沉积(CVD)法或其他合适的方法来形成附加ILD层(ILD1)。如先前所描述的ILD0，还可以形成附加的介电层，其包括例如形成在ILD1的顶表面上方的蚀刻停止层(ESL)。在一实施例中，ILD1是基于氧化物的材料，而ESL是氮化物材料。在方框612中形成的第一位准的接点可以延伸通过ILD0和/或ILD1，以达到晶体管特征，例如源极/漏极或栅极。
因此，作为方框610的示范例，在一实施例中，形成第一位准的接点特征至接点栅极结构。这样做时，可以形成ILD层的开口，以提供垂直延伸的开口或沟槽以暴露出栅极结构的顶表面。在一实施例中，可以形成例如284、286的栅极接点。这些栅极接点可包括例如钨。
在一些实施例中，方框612包括形成以互连到装置的一或多个源极/漏极特征。这样做时，可以形成方框608的ILD层和/或附加的ILD层中的开口，以提供垂直延伸的开口/沟槽以暴露出源极/漏极结构的顶表面。然后，ILD层中的开口/沟槽可以被导电材料填充。在一实施例中，使由沟槽暴露的一部分的源极/漏极区被硅化。在一实施例中，可以形成例如218、222、224、220的源极/漏极接点。源极/漏极接点可包括钨和/或硅化物。可同时形成接点至栅极结构和接点至源极/漏极结构，其可分别进行图样化，以在方框608的ILD层中提供两组开口，然后用导电材料填充这两组开口，或可以分别形成。值得注意的是，由该第一位准形成的接点可包括共平面的顶表面。
接着，方法600进行到方框614。在方框614中，形成第二位准的接点(高于方框612)。在一些实施例中，这被称为VDR级接点。在一些实施例中，在先前沉积的ILD层(例如ILD0、ILD1)之上形成附加的ILD层(例如ILD2)。附加的ILD层(例如ILD2)可包括与下层的介电层(例如ILD1)相同或不同的组成。例如，ILD2层可包括氧化硅(SiO2)、原硅酸四乙酯(TEOS)、高密度等离子体(HDP)、未掺杂的硅酸盐玻璃(USG)、各种低k介电质组合物。可以通过采用旋涂法、化学气相沉积(CVD)法或其他合适的方法来形成附加的ILD2层。如上所述，还可以形成附加的介电层，包括例如形成在ILD2的顶表面上方的蚀刻停止层(ESL)。在一实施例中，ILD2是基于氧化物的材料，并且在其上形成的蚀刻停止层是氮化物材料。形成附加ILD层、ILD2层中的开口，并用导电材料填充以形成由方框614所提供的接点位准。开口可以形成为大体上矩形的开口，或者形成为具有长轴和短轴的其他形状，如图2和图4所显示。示例性导电材料包括但不限于钨。在一些实施例中，可以如在方框614中讨论，形成例如256、258、260、262、264、368的VDR接点。就是说，VDR接点可以形成在接点-源极/漏极接点和栅极接点的第一位准之上。例如，VDR位准接点可以分别接触源极/漏极接点或栅极接点的顶表面，并在该界面上方延伸。
接着，方法600进行到方框616。在方框616中，形成第一金属层。第一金属层可包括互连层，其提供例如到上面的方框612和614中讨论的接点和从接点接收的信号的水平布线。在一实施例中，第一金属层可以被称为metal-0(M0)。金属层的形成可以通过沉积附加的ILD层(例如ILD3)、在ILD层(例如ILD3)中形成开口或沟槽的图样并在所述开口中沉积导电材料以形成第一金属层。在一实施例中，形成包括268、270、272、274、276、278的金属层。金属层可以包括铜。在一些实施例中，还可在金属层中提供各种层，例如粘着层，胶粘层或衬里层。
接着，方法600进行到方框618。在方框618中，形成多层互连的附加层，其包括将第一金属层与上面的金属层(例如metal-1或M1)连接的导通孔。可以使用任何数量的金属层，例如，通常多于5个金属层。
于是，所描述的各种实施例提供了超过现有技术的若干优点。将理解的是，在本文中并非必须讨论所有优点，对于所有实施例不需要特定的优点，并且其他实施例可以提供不同的优点。例如，在一些实施例中，由于例如图2和图4所示的布局，可以降低元件的阻抗。在一实施例中，VDR接点(具有矩形形状)与上述金属层之间的界面(interface)是用于降低互连处的阻抗。对于具有本公开内容的本领域技术人员而言，其他的实施方式和优点将是显而易见的。
本发明实施例提供一种半导体装置。一静态随机存取存储器元件包括一导通闸晶体管、一下拉晶体管以及一上拉晶体管。导通闸晶体管的一第一栅极线以及下拉晶体管以及上拉晶体管的一第二栅极线是沿着一第一方向延伸。导通闸晶体管、下拉晶体管及上拉晶体管的一共用源极/漏极区夹设于第一栅极线与第二栅极线之间。第一接点是从共用源极/漏极区延伸，且第二接点是从导通闸晶体管的另一源极/漏极区延伸。一第三接点，设置在第二接点之上。第三接点具有在第一方向上具有一第一宽度且在一第二方向上具有一第一长度的形状。第二方向是垂直于第一方向，且第一长度大于第一宽度。
在一些实施例中，第三接点是直接相接于第二接点和上面的金属层。
在一些实施例中，第一长度大约是第一宽度的2至3倍。
在一些实施例中，第一接点的第二长度是大于第一接点的第二宽度，以及第二接点的第三长度是大于第二接点的第三宽度。第二长度和第三长度是沿着第一方向延伸。
在一些实施例中，第四接点是设置在第一接点上方，而第四接点在平面图中具有大体上矩形的形状。
在一些实施例中，半导体装置还包括一导通孔，而导通孔是从第四接点延伸至静态随机存取存储器元件的第三栅极线。
在一些实施例中，第三栅极线与静态随机存取存储器元件的另一个上拉晶体管和另一个下拉晶体管相关。
在一些实施例中，半导体装置还包括下拉晶体管的一第三源极/漏极区、一第四接点与一第五接点。第二栅极线夹设于共用源极/漏极区和第三源极/漏极区之间。第四接点是从第三源极/漏极区延伸。第四接点的形状大体上是矩形的，并在第一方向上具有长轴。第五接点在第四接点上方连接至第一金属线，其中第五接点的形状大体上是矩形，并在第二方向上具有长轴。
在一些实施例中，第三接点的终止边缘与从第一接点的最近边缘延伸的平面相距一第一距离。
在一些实施例中，终止边缘在第一栅极线上方。
在一些实施例中，第一接点、第二接点和第三接点各包括钨。
在一些实施例中，第一接点的顶表面和第二接点的顶表面是共平面。
本发明实施例提供一种半导体存储器装置。半导体存储器装置包括一导通闸晶体管、一第一接点元件、一第二接点元件以及一金属层。导通闸晶体管包括一第一栅极和一第一源极/漏极区。第一接点元件是从第一源极/漏极区延伸。第一接点元件是大体上矩形的形状，并具有在第一方向上的第一长度和在第二方向上的第一宽度。第二方向大体上垂直于第一方向，且第一长度大于第一宽度。第二接点元件延伸在第一接点元件上方。第二接点元件为大体上矩形的形状，并具有在第二方向上的第二长度和在第一方向上的第二宽度。第二长度大于第二宽度。金属层位于第二接点元件上方。
在一些实施例中，第二长度大约是第二宽度的2至3倍。
在一些实施例中，第一栅极沿着第一方向延伸。
在一些实施例中，第二接点元件的顶表面相接于金属层。
在一些实施例中，第二接点元件的底表面相接于第一接点元件。
在一些实施例中，第二接点元件在第一栅极上方延伸，而层间介电材料夹设于第二接点元件和第一栅极之间。
本发明实施例提供一种制造半导体装置的方法，包括形成第一栅极结构和第一源极/漏极区。形成第一接点相接于第一源极/漏极区。在形成第一接点之后，在第一接点上方沉积层间介电质。在层间介电质中蚀刻大体上矩形的开口。在大体上矩形的开口中形成与第一接点相接的第二接点。在第二接点上方形成第一金属层。
在一些实施例中，第一金属层是直接形成在第二触点上，并沿着第二接点的长轴而延伸。
虽然本发明已以优选实施例发明如上，然其并非用以限定本发明，任何所属技术领域中包括通常知识者，在不脱离本发明的构思和范围内，当可作些许的变动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (1)

1.一种半导体装置，包括：
一静态随机存取存储器元件，包括一导通闸晶体管、一下拉晶体管以及一上拉晶体管；
上述导通闸晶体管的一第一栅极线以及上述下拉晶体管以及上述上拉晶体管的一第二栅极线，其中上述第一栅极线与上述第二栅极线是沿着一第一方向延伸；
上述导通闸晶体管、上述下拉晶体管及上述上拉晶体管的一共用源极/漏极区，夹设于上述第一栅极线与上述第二栅极线之间；
上述导通闸晶体管的另一源极/漏极区；
一第一接点与一第二接点，其中上述第一接点是从上述共用源极/漏极区延伸，且上述第二接点是从上述另一源极/漏极区延伸；以及
一第三接点，设置在上述第二接点之上，其中上述第三接点具有在上述第一方向上具有一第一宽度且在一第二方向上具有一第一长度的形状，其中上述第二方向是垂直于上述第一方向，且上述第一长度大于上述第一宽度。
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