CN220858819U

CN220858819U - 半导体装置

Info

Publication number: CN220858819U
Application number: CN202322219230.4U
Authority: CN
Inventors: 陈瑞麟; 林建隆; 张峰铭; 丁一峰; 苏信文; 洪连嵘; 王屏薇
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2022-08-18
Filing date: 2023-08-17
Publication date: 2024-04-26
Anticipated expiration: 2033-08-17
Also published as: US20240064950A1

Abstract

半导体装置包括在基板的正面上的第一源极/漏极特征。半导体装置包括在第一源极/漏极特征下方并且沿着第一方向纵向延伸的第一背面金属线。半导体装置包括设置在第一源极/漏极特征和第一背面金属线之间的第一背面通孔。第一背面金属线是第一静态随机存取存储器(SRAM)单元的第一位元线，并且通过第一背面通孔连接至第一源极/漏极特征。第一背面金属线包括各自沿着垂直于第一方向的第二方向横向延伸的第一部分和第二部分，第一部分比第二部分宽，并且第一部分部分地落在第一背面通孔上。第一部分和第二部分沿着第一方向在一侧上大抵对齐。

Description

半导体装置

技术领域

本实用新型是关于一种半导体装置，特别是具有凸出偏移的位元线和互补位元线的半导体装置。

背景技术

在深次微集成电路技术(deep sub-micron integrated circuit technology)中，嵌入式静态随机存取存储器(static random access memory；SRAM)装置已经成为高速通讯、图像处理和系统单芯片(system-on-chip；SOC)产品的流行存储单元。微处理器和SOC中的嵌入式SRAM的数量不断增加，以满足每一新技术世代的效能要求。随着硅技术不断从一世代扩展到下一世代，寄生效应可能对SRAM装置效能的影响越来越大。举例来说，随着半导体特征尺寸继续缩小，寄生电阻和寄生电容可能成为更大的因素。这些寄生效应可能会降低最小工作电压(Vmin)和SRAM单元的速度，从而可能导致SRAM效能低于标准甚至装置故障。

因此，尽管现有SRAM装置通常已足以满足其预期目的，但它们并非在各个方面都令人满意。

实用新型内容

本公开提供一种半导体装置。半导体装置包括第一源极/漏极特征、第一背面金属线、以及第一背面通孔。第一源极/漏极特征在基板的正面上。第一背面金属线在第一源极/漏极特征下方，并且沿着第一方向纵向延伸。第一背面通孔设置在第一源极/漏极特征和第一背面金属线之间。第一背面金属线是第一静态随机存取存储器(SRAM)单元的第一位元线，并且通过第一背面通孔连接至第一源极/漏极特征。第一背面金属线包括第一部分和第二部分，第一部分和第二部分各自沿着垂直于第一方向的第二方向横向延伸，第一部分比第二部分宽，并且第一部分部分地落在第一背面通孔上。第一部分和第二部分沿着第一方向在一侧上大抵对齐。

优选地，所述半导体装置更包括多个栅极结构，接合上述第一静态随机存取存储器单元的多个晶体管通道，并且沿着上述第二方向延伸，上述晶体管通道的每一者具有沿着上述第二方向的一通道宽度，其中上述第一部分和上述第二部分之间在宽度上的一差异在上述通道宽度的0.2倍至0.5倍之间的范围内。

优选地，沿着上述第一方向，上述第二部分的一长度大于上述第一部分的一长度。

优选地，所述半导体装置更包括：一第二源极/漏极特征，在上述基板的上述正面上，上述第二源极/漏极特征是与上述第一静态随机存取存储器单元相邻的一第二静态随机存取存储器单元的一部分；一第二背面金属线，在上述第二源极/漏极特征下方，并且沿着上述第一方向纵向延伸；以及一第二背面通孔，设置在上述第二源极/漏极特征和上述第二背面金属线之间；其中上述第二背面金属线是上述第二静态随机存取存储器单元的一第二位元线，并且通过上述第二背面通孔连接至上述第二源极/漏极特征；其中上述第二背面金属线包括一第三部分和一第四部分，上述第三部分和上述第四部分各自沿着上述第二方向横向延伸，上述第三部分比上述第四部分宽，并且上述第三部分部分地落在上述第二背面通孔上；其中上述第三部分和上述第四部分沿着上述第一方向在一侧上大抵对齐。

优选地，上述第二部分和上述第四部分之间的一第一距离大于上述第一部分和上述第三部分之间的一第二距离。

本公开提供一种半导体装置。半导体装置包括多个主动区、多个栅极结构、多个背面金属线、两个第一背面通孔、以及两个第二背面通孔。主动区在基板的正面沿着第一方向纵向延伸，主动区包括第一主动区和第二主动区，第一主动区和第二主动区是至少两个相邻静态随机存取存储器(SRAM)单元的一部分。栅极结构接合主动区的多个通道区，并且沿着垂直于第一方向的第二方向延伸，通道区的每一者具有沿着第二方向的通道宽度。背面金属线在主动区下方，并且沿着第一方向纵向延伸，背面金属线具有多个位元线和多个互补位元线，位元线包括第一位元线和第二位元线。第一位元线通过第一背面通孔连接至第一主动区，并且第二位元线通过第二背面通孔连接至第二主动区。第一位元线包括两个第一部分和一个第二部分，两个第一部分和第二部分各自沿着第二方向横向延伸，两个第一部分的每一者比第二部分宽，并且两个第一部分个别部分地落在两个第一背面通孔上。第二位元线包括两个第三部分和一个第四部分，两个第三部分和第四部分各自沿着第二方向横向延伸，两个第三部分的每一者比第四部分宽，并且两个第三部分个别部分地落在两个第二背面通孔上。两个第一部分个别与两个第三部分直接相对。第二部分和第四部分之间的第一距离大于两个第一部分的每一者和相应相对的两个第三部分之间的第二距离。

优选地，上述第二距离约等于上述第一主动区和上述第二主动区之间的一距离加上述通道宽度。

优选地，上述第一距离小于上述第二距离加上述通道宽度。

优选地，上述两个第一部分和上述第二部分沿着上述第一方向在一侧上大抵对齐，上述两个第一部分的每一者沿着上述第二方向延伸超过第二部分一凸出偏移，并且上述凸出偏移在上述通道宽度的0.2倍至0.5倍之间的范围内。

本公开提供一种半导体装置。半导体装置包括第一静态随机存取存储器(SRAM)单元、第二SRAM单元、层间介电(ILD)层、多个切割金属栅极特征、多个正面金属线、以及多个背面金属线。第一SRAM单元和第二SRAM单元彼此相邻。第一SRAM单元和第二SRAM单元的每一者包括栅极结构、源极/漏极(S/D)特征、以及背面通孔。栅极结构接合半导体通道，栅极结构沿着第一方向延伸，并且晶体管通道具有沿着第一方向的通道宽度。背面通孔接触S/D特征。ILD层围绕第一SRAM单元和第二SRAM单元的S/D特征，并且将S/D特征彼此隔离。切割金属栅极特征嵌入在ILD层中，并且将第一SRAM单元和第二SRAM单元的栅极结构与第一SRAM单元和第二SRAM单元的其他栅极结构分开。正面金属线在ILD层的正面上方。背面金属线在ILD层的背面下方，背面金属线包括连接至第一SRAM单元的背面通孔的第一位元线和连接至第二SRAM单元的背面通孔的第二位元线，第一位元线和第二位元线的每一者沿着垂直于第一方向的第二方向纵向延伸。第一位元线包括第一部分和第二部分，第一部分和第二部分各自沿着第一方向横向延伸，并且第一部分比第二部分宽。第二位元线包括第三部分和第四部分，上述第三部分和第四部分各自沿着第一方向横向延伸，并且第三部分比第四部分宽。第一位元线和第二位元线的每一者直接在第一背面通孔和第二背面通孔的一者的上方，并且直接在切割金属栅极特征的一者的上方。

附图说明

本公开实施例可通过阅读以下的详细说明以及范例并配合相应的图式以更详细地了解。需要注意的是，依照业界的标准操作，各种特征部件并未依照比例绘制。事实上，为了清楚论述，各种特征部件的尺寸可以任意地增加或减少。还需要注意的是，图式仅显示了本公开的典型实施例，因此不应被视为限制范围，因为本公开可同样适用于其他实施例。

图1根据本公开的实施例显示了具有SRAM阵列的半导体装置的电路图。

图2根据本公开的实施例显示了图1中的半导体装置的俯视图装置布局。

图3根据本公开的实施例显示了图1中的半导体装置的正面金属线的俯视图装置布局。

图4根据本公开的实施例显示了图1中的半导体装置的背面金属线的俯视图装置布局。

图5根据本公开的实施例显示了图1中的半导体装置的背面金属线的过滤的俯视图装置布局。

图6根据本公开的实施例显示了图1中的半导体装置的背面金属线的又一俯视图装置布局。

图7显示了沿着线段A-A’切割的具有SRAM阵列的半导体装置的俯视图和剖面图。

图8显示了沿着线段A-A’切割的具有SRAM阵列的半导体装置的俯视图和剖面图。

图9根据本公开的实施例显示了半导体装置的背面互连的剖面图。

其中，附图标记说明如下：

100：半导体装置、静态随机存取存储器装置

102：静态随机存取存储器阵列

104a，104a’，104b，104b’：静态随机存取存储器单元

PU1，PU2，PU3，PU4：上拉晶体管、晶体管

PD1，PD2，PD3，PD4：下拉晶体管、晶体管

PG1，PG2，PG3，PG4：传输闸晶体管、晶体管

VDD：高电压、节点

VSS：低电源电压、节点、接地电压节点

BL1：第一位元线、节点、金属线

BLB1：第一互补位元线、节点、金属线

WL_A：第一字元线、节点

WL_B：第二字元线、节点

BL2：第二位元线、节点、金属线

BLB2：第二互补位元线、节点、金属线

202：俯视图装置布局、装置布局

106：主动区

108：栅极

110：源极/漏极点

112：正面通孔

113：背面通孔

114：栅极到漏极接点、对接接点

118：背面金属线

VL：长度

C1：通道宽度

W3：宽度

W2：宽度

J1：凸出偏移

X1：距离

X2：距离

X3：距离

J2：凸出长度

P：节距

A-A’：线段

B-B’：线段

602：俯视图装置布局、装置布局

706：源极/漏极外延特征

707：硅化物特征

708：源极/漏极外延特征

713：背面通孔

714：绝缘层

715：接点蚀刻停止层

717：介电衬垫

718：背面金属线

719：金属填充层

720：阻挡层

722：背面介电层

724：层间介电层

730：导电特征

732：共享导电特征

740：切割金属栅极特征

750：背面互连

具体实施方式

本公开提供许多不同的实施例或范例以实施本案的不同特征。以下的公开内容叙述各个构件及其排列方式的特定实施例，以简化说明。当然，这些特定的范例并非用以限定。举例来说，若是本公开叙述了一第一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。另外，以下本公开不同实施例可能重复使用相同的参考符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。

此外，其与空间相关用词。例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，是为了便于描述图示中一个元件或特征与另一个(些)元件或特征之间的关系。除了在图式中绘示的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。除此之外，设备可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。

此外，当数字或数字范围以“约”、“近似”等描述时，该术语旨在涵盖包括所述数量的合理范围内的数量，例如+/-10％内的数值或本技术领域中具有通常知识者理解的其他数值。举例来说，术语“约5nm”包括4.5nm至5.5nm的尺寸范围。

本公开涉及具有优化的金属线绕线(metal line routing)的半导体装置。具体来说，本公开针对具有静态随机存取存储器(SRAM)单元的半导体装置，其中SRAM单元具有带有凸出偏移(jog offset)和部分地落在(land on)背面通孔上的背面信号线。SRAM单元(或装置)是一种半导体存储器，其使用双稳态锁存电路(例如：正反器(flip-flop))来存储二进位位元(binary bit)的信息。半导体装置可以包括SRAM阵列，SRAM阵列具包括多个SRAM单元，每一个单元具有多个金属绕线，金属绕线包括信号线，例如位元线和互补位元线(bitline bar)(其与位元线逻辑相反)。然而，随着装置占位面积(footprint)持续微缩，金属线之间的间距变得受限，从而不利影响装置效能。举例来说，如果位元线的金属线彼此太靠近，增加的寄生电容将降低装置的速度。如果减小金属线的尺寸以降低电容，则将会增加电阻，这也会降低装置的操作。本公开提出了一种新的金属线绕线方案以缓解上面所述的间距和金属线尺寸问题。具体来说，位元线和互补位元线被移动到半导体装置的背面。这些信号线具有金属着陆偏移(metal landing offset)和凸出偏移，其增加相邻金属线之间的间距，而保持足够的金属体积。这些信号线可以是相邻SRAM单元之间的相邻位元线或互补位元线。这意味着耦合电容减小，而电阻不会受到不利影响，从而增加SRAM的速度和效能。

本公开的实施例可以用平面晶体管、鳍式场效晶体管(FinFET)或环绕式栅极(gate-all-around；GAA)晶体管来实现。GAA晶体管是指具有围绕晶体管通道的栅极堆叠(栅极电极和栅极介电层)的晶体管，例如垂直堆叠的环绕式栅极水平纳米线或纳米片MOSFET装置。本技术领域中具有通常知识者应该理解它们可以容易地使用本公开作为设计或修改其他结构的基础，以实现与此处介绍的实施例相同的目的及/或实现相同的优点。

图1根据本公开的实施例显示了具有SRAM阵列102的半导体装置100的电路图。SRAM阵列102包括四个SRAM单元104a、104a’、104b和104b’。四个SRAM单元的每一者由六个晶体管(两个下拉晶体管、两个上拉晶体管和两个传输闸晶体管)形成。每一个SRAM单元通过下拉和上拉晶体管存储一位元的记忆(a bit of memory)，并且SRAM单元通过传输闸晶体管借由字元线和位元线寻址(address)。

SRAM单元104a包括上拉晶体管PU1和PU2、下拉晶体管PD1和PD2、以及传输闸晶体管PG1和PG2。上拉晶体管PU1和PU2的源极耦接在一起并且连接至高电压Vdd。下拉晶体管PD1和PD2的源极耦接在一起并且连接至低电源电压Vss或地。上拉晶体管PU1和下拉晶体管PD1的栅极耦接在一起并且连接至上拉晶体管PU2、下拉晶体管PD2和传输闸晶体管PG2的公共漏极。上拉晶体管PU2和下拉晶体管PD2的栅极耦接在一起并且连接至上拉晶体管PU1、下拉晶体管PD1和传输闸晶体管PG1的公共漏极。上拉晶体管PU1、上拉晶体管PU2、下拉晶体管PD1和下拉晶体管PD2形成第一组交叉耦合反相器以存储数据位元。传输闸晶体管PG1的源极连接至第一位元线BL1，并且传输闸晶体管PG2的源极连接至第一互补位元线BLB1。传输闸晶体管PG1和PG2的栅极连接至第一字元线WL_A。

SRAM单元104b包括上拉晶体管PU3和PU4、下拉晶体管PD3和PD4、以及传输闸晶体管PG3和PG4。上拉晶体管PU3和PU4的源极耦接在一起并且连接至高电压Vdd。下拉晶体管PD3和PD4的源极耦接在一起并且连接至低电源电压Vss或地。上拉晶体管PU3和下拉晶体管PD3的栅极耦接在一起并且连接至上拉晶体管PU4、下拉晶体管PD4和传输闸晶体管PG4的公共漏极。上拉晶体管PU4和下拉晶体管PD4的栅极耦接在一起并且连接至上拉晶体管PU3、下拉晶体管PD3和传输闸晶体管PG3的公共漏极。上拉晶体管PU3、上拉晶体管PU4、下拉晶体管PD3和下拉晶体管PD4形成第二组交叉耦合反相器以存储一个数据位元。传输闸晶体管PG3的源极连接至相同的第一位元线BL1，并且传输闸晶体管PG4的源极连接至相同的第一互补位元线BLB1。传输闸晶体管PG3和PG4的栅极连接至第二字元线WL_B。

SRAM单元104a’和104b’的配置相似于相应的SRAM单元104a和104b。SRAM单元104a’包括上拉晶体管PU1’和PU2’、下拉晶体管PD1’和PD2’以及传输闸晶体管PG1’和PG2’。SRAM单元104b’包括上拉晶体管PU3’和PU4’、下拉晶体管PD3’和PD4’以及传输闸晶体管PG3’和PG4’。为了简洁起见，将不再重复描述相似的配置和连接。SRAM单元104a’和104b’包括第三组和第四组交叉耦合反相器，每一个反相器存储一个数据位元。传输闸晶体管PG1’和PG3’的源极连接至第二位元线BL2。传输闸电晶PG2’和PG4’的源极连接至第二互补位元线BLB2。SRAM单元104a’与SRAM单元104a共享相同的第一字元线WL_A，并且SRAM单元104b’与SRAM单元104b共享相同的第二字元线WL_B。也就是说，传输闸晶体管PG1’和PG2’的栅极也连接至第一字元线WL_A，传输闸晶体管PG3’和PG4’的栅极也连接至第二字元线WL_B。

图2根据本公开的实施例显示了SRAM阵列102的俯视图装置布局202。装置布局202包括由虚线单元边界定义的SRAM单元104a、104a’、104b和104b’。SRAM单元104a和104a’在x方向上彼此相邻，并且跨越它们之间的垂直单元边界彼此镜像。SRAM单元104b和104b’在x方向上彼此相邻，并且跨越它们之间的垂直单元边界彼此镜像。SRAM单元104a和104b在y方向上彼此相邻，并且跨越它们之间的水平单元边界彼此镜像。SRAM单元104a’和104b’在y方向上彼此相邻，并且跨越它们之间的水平单元边界彼此镜像。

图2显示了晶体管PU1、PU1’、PU2、PU2’、PU3、PU3’、PU4、PU4’、PD1、PD1’、PD2、PD2’、PD3、PD3’、PD4、PD4’、PG1、PG1’、PG2、PG2’、PG3、PG3’、PG4以及PG4’的每一者的位置(标记在每一个晶体管的栅极上)。每一个晶体管如何相互连接已经关于图1进行了描述，并且为了简洁起见将不再重复描述。

装置布局202包括在基板的正面上在y方向上延伸的多个主动区106。主动区106可以被配置为平面、鳍式或环绕式栅极半导体结构。一些主动区106可以纵向延伸跨越水平单元边界，使得相同的主动区被跨越的SRAM单元共享。多个栅极108设置在主动区106上方。栅极108在x方向上纵向延伸。一些栅极108可以延伸跨过垂直单元边界以跨越不同SRAM单元的主动区。多个源极/漏极(source/drain；S/D)接点110设置在主动区106的S/D区上方，其中的一些可以将不同晶体管的S/D区耦接在一起。单独或共同地取决于上下文，S/D区可以指源极或漏极。多个正面通孔112和背面通孔113各自耦接至栅极108、主动区106或S/D接点110中的一者。这些正面通孔112和背面通孔113允许栅极108、主动区106或S/D接点110电性耦接至在z方向上的较高或较低材料层。在图2中，每一个正面通孔112和背面通孔113都标记有节点的名称，相应的通孔是其一部分。举例来说，作为第一字元线WL_A的一部分的正面通孔112在其侧面标记有“WL_A”。在一个实施例中，作为WL_A、WL_B、VSS和VDD的一部分的正面通孔112位于半导体装置100的正面，并且作为BL1、BL2、BLB1和BLB2的一部分的背面通孔113位于半导体装置100的背面。

还有八个栅极到漏极接点114，其将栅极108耦接至S/D接点110。栅极到漏极接点114也称为对接接点。在一个实施例中，漏极(或源极)到栅极之间的互连是借由局部互连(local interconnect；LI)技术实现的。举例来说，局部互连使用栅极电极材料形成，例如多晶硅、金属或栅极电极中使用的其他导电材料。在这种情况下，多晶硅(金属或其他导电材料)不仅用于形成栅极电极，还用于形成互连。更具体来说，栅极电极延伸至目标漏极(或源极)区，并且直接落在目标漏极(或源极)区上。在另一示例中，对接接点114是在y方向上定向的细长接点，并且在包括介电质沉积、图案化和金属沉积的相同过程中与其他接点(例如长接点)同时形成。

仍参照图2，由于通道调节(channel tuning consideration)的考量，一些主动区106可以具有与其他主动区106不同的尺寸(例如：沿着x方向或宽度方向)。通道(或晶体管通道)是指在栅极108正下方的主动区的一部分。可以不同地调节不同晶体管的通道宽度以优化与单元稳定性、吸收电流(sink current)和存取速度相关的操作。举例来说，如所示，下拉晶体管和传输闸晶体管的主动区106沿着x方向可以比上拉晶体管的主动区宽。在其他实施例(未显示)中，代替更宽的主动区，彼此相邻放置的多个主动区可以用于单一晶体管。

图3显示了图2的装置布局202的进一步结构。举例来说，图3根据本公开实施例额外显示了多个正面金属线116。正面金属线116在正z方向上设置在图2所示的结构上方，特别是在正面通孔112上方。这些包括用于节点WL_A、WL_B、VSS和VDD的金属线，它们中的每一者耦接至参照图2讨论的对应的正面通孔112。如所示，一些正面金属线116可以跨越连接至相同节点(例如：金属线VDD)的多个正面通孔112。

图4显示了图2的装置布局202的进一步结构。举例来说，图4根据本公开实施例额外显示了多个背面金属线118。背面金属线118在负z方向上设置在装置布局202下方。这些包括用于节点BLB1、BL1、BL2和BLB2的金属线，它们中的每一者耦接至参照图2讨论的对应的背面通孔113。如所示，一些背面金属线118可以跨越连接至相同节点(例如：金属线BL1和BL2)的多个背面通孔113。

图5根据本公开的实施例还显示了装置布局202，除了为了便于描述用于节点BLB1、BL1、BL2和BLB2的金属线的相关特征而省略了某些特征。此外，为了便于描述，用于节点BLB1、BL1、BL2、BLB2的金属线118个别称为BLB1金属线、BL1金属线、BL2金属线、BLB2金属线，并且用于节点BLB1、BL1、BL2和BLB2的背面通孔113个别称为BLB1通孔、BL1通孔、BL2通孔和BLB2通孔。如所示，BL1金属线和BLB1金属线是SRAM单元104a和104b的位元线和互补位元线。而BL2金属线和BLB2金属线是SRAM单元104a’和104b’的位元线和互补位元线。BL1、BL2、BLB1和BLB2金属线部分地落在它们相应的背面通孔113上。意即，BL1、BL2、BLB1和BLB2通孔中的每一者仅部分地重叠它们相应的金属线，并且直接接触它们相应的金属线。在一个实施例中，背面通孔113和背面金属线118之间的重叠区可以具有长度VL，其中长度VL是相应的背面通孔113在x方向上的总长度的约一半。背面通孔113未被金属线覆盖的部分可以被介电材料覆盖，例如具有二氧化硅的材料。此外，BL1、BL2、BLB1和BLB2金属线具有导致金属线具有较宽部分和较窄部分的凸出偏移(jog offset)。较宽部分落在背面通孔113上。

图5显示了跨越垂直单元边界的两个相邻BL1和BL2金属线之间的间距，该垂直单元边界将SRAM单元104a和104b与SRAM单元104a’和104b’分开。与BL1和BL2金属线相关的尺寸和间距可以参照通道宽度C1来描述。通道宽度C1是指在栅极108(虚线框表示)下方的通道区沿着x方向的尺寸。在此实施例中，通道区是指下拉和传输闸晶体管的主动区106的在栅极108下方的通道区。在一些实施例中，背面通孔113可以沿着x方向跨越约等于通道宽度C1的尺寸。

BL1和BL2金属线中的每一者具有两个较宽部分和一个较窄部分。两个较宽部分中的每一者落在相应的背面通孔113上。较宽部分沿着x方向具有宽度W3，并且较窄部分沿着x方向具有宽度W2。宽度W3在通道宽度C1的0.4倍至1.1倍之间的范围内。宽度W2在通道宽度C1的0.2倍至0.6倍之间的范围内。BL2金属线的较宽部分和较窄部分沿着y方向在一侧(“对齐侧”)上对齐或大抵对齐。在另一侧(“未对齐侧”)，较宽部分和较窄部分沿着y方向未对齐，使得较宽的部分延伸超过较窄部分一个凸出偏移J1。较宽部分和较窄部分之间在宽度上的差异对应凸出偏移J1。相似地，BL1、BLB1和BLB2金属线中的每一者具有对齐侧和未对齐侧。具体来说，BL1金属线具有与BL2金属线相似的结构，并且关于垂直单元边界与BL2金属线约为镜像。凸出偏移J1在通道宽度C1的0.2倍至0.5倍之间的范围内。如果凸出偏移J1太小，则相邻位元线的较窄部分之间的电容减小效应将无法实现。如果凸出偏移J1太大而宽度W3保持不变，则信号线的电阻可能由于具有更小的金属位元线而受到不利影响。如果凸出偏移J1太大并且宽度W3增加以适应(accommodate)金属体积，则相同SRAM单元内的信号线(例如：BL2和BLB2)之间可能存在不利的电容耦合。如此一来，宽度W2与凸出偏移J1的比率在0.4至3之间的范围内，并且宽度W3与凸出偏移J1的比率在0.8至5.5之间的范围内。这些比率允许减少不同SRAM单元的相邻信号线之间的电容耦合，而不会对其他装置效能参数产生不利影响。

仍参照图5，BL1和BL2金属线的未对齐侧彼此面对。BL1和BL2金属线可以形成描绘左中括弧(opening bracket)和右中括弧(closing bracket)的形状。此外，BL1和BL2金属线的对齐侧个别面对BLB1和BLB2金属线的对齐侧。

仍然参照图5，沿着x方向，BL1和BL2金属线的较窄部分之间的距离X3大于BL1和BL2金属线的较宽部分之间的距离X2。距离X2约等于距离X1加通道宽度C1，其中距离X1是(沿着x方向)跨越SRAM单元之间的垂直单元边界的相邻主动区106之间的距离。距离X3约等于距离X2加两倍的凸出偏移J1。因此，距离X3和X2之间的差异约等于凸出偏移J1的两倍。凸出偏移J1允许BL1和BL2金属线的较窄部分之间有更大的间距(与BL1和BL2金属线的较宽部分之间的间距相比)。这种更大的间距减少了电容耦合并且是可用的，因为BL1和BL2金属线的较窄部分没有落在背面通孔113上。距离X2也很重要，因为它大于相邻主动区106之间的间距，允许进一步减少电容耦合。这是因为BL1和BL2金属线中的每一者仅部分地落在它们相应的背面通孔113上。举例来说，这些金属线仅落在背面通孔113的一半上，这使得额外间距等于通道宽度C1。

仍参照图5，沿着y方向，BL1和BL2金属线的较窄部分的每一者的长度大于BL1和BL2金属线的较宽部分的每一者的长度。每一个较宽部分的长度由凸出长度(jog length)J2定义。凸出长度J2约等于一个节距(pitch)P的一半到一个节距P之间的范围内，其中节距P是栅极108之间在y方向上的节距。凸出长度J2的范围允许最大化较窄部分以减少耦合电容，并且同时在考虑着陆余量(landing margin)时确保正确着陆到背面通孔113上。

图6显示了图1中的SRAM阵列102的另一个俯视图装置布局602，除了单元位置被重新排列。在这方面，当与图5中的装置布局202比较时，SRAM单元104a和104b的位置与SRAM单元104a’和104b’的位置交换。代替跨越垂直单元边界设置的两个相邻的BL1和BL2金属线，装置布局602显示了跨越垂直单元边界设置的两个相邻的BLB2和BLB1金属线。与图5相似，与BLB2和BLB1金属线相关的尺寸和间距可以参照通道宽度C1来描述。通道宽度C1是指在栅极108(虚线框表示)下方的通道区沿着x方向的尺寸。在此实施例中，通道区是指下拉和传输闸晶体管的主动区106的在栅极108下方的通道区。BLB2和BLB1金属线中的每一者具有两个较窄部分和一个较宽部分。较宽部分中的每一者落在相应的背面通孔113上。较宽部分沿着x方向具有宽度W3，并且较窄部分沿着x方向具有宽度W2。宽度W3在通道宽度C1的0.4倍至1.1倍之间的范围内。宽度W2在通道宽度C1的0.2倍至0.6倍之间的范围内。BLB1金属线的较宽部分和较窄部分沿着y方向在一侧(“对齐侧”)上对齐或大抵对齐。在另一侧(“未对齐侧”)，较宽部分和较窄部分沿着y方向未对齐，使得较宽的部分延伸超过较窄部分一个凸出偏移J1。较宽部分和较窄部分之间在宽度上的差异对应凸出偏移J1。相似地，BL1、BL2和BLB2金属线中的每一者具有对齐侧和未对齐侧。具体来说，BLB2金属线具有与BLB1金属线相似的结构，并且关于垂直单元边界与BLB1金属线约为镜像。出于与图5中的装置布局202相似的原因，凸出偏移J1在通道宽度C1的0.2倍至0.5倍之间的范围内。如此一来，宽度W2与凸出偏移J1的比率在0.4至3之间的范围内，并且宽度W3与凸出偏移J1的比率在0.8至5.5之间的范围内。

仍参照图6，BLB1和BLB2金属线的未对齐侧彼此面对。BLB1和BLB2金属线可以在其之间的空间中形成描绘成沙漏的形状，中间窄并且两端宽。此外，BLB1和BLB2金属线的对齐侧个别面对BL1和BL2金属线的对齐侧。

仍参照图6，沿着x方向，BLB2和BLB1金属线的较窄部分之间的距离X3大于BLB2和BLB1金属线的较宽部分之间的距离X2。距离X2约等于距离X1加通道宽度C1，其中距离X1是(沿着x方向)跨越SRAM单元之间的垂直单元边界的相邻主动区106之间的距离。距离X3约等于距离X2加两倍的凸出偏移J1。因此，距离X3和X2之间的差异约等于凸出偏移J1的两倍。凸出偏移J1允许BLB1和BLB2金属线的较窄部分之间有更大的间距(与BLB1和BLB2金属线的较宽部分之间的间距相比)。这种更大的间距减少了电容耦合并且是可用的，因为BLB1和BLB2金属线的较窄部分没有落在背面通孔113上。距离X2也很重要，因为它大于相邻主动区106之间的间距，允许进一步减少电容耦合。这是因为BLB1和BLB2金属线中的每一者仅部分地落在它们相应的背面通孔113上。举例来说，这些金属线仅落在背面通孔113的一半上，这使得额外间距等于通道宽度C1。

仍参照图6，沿着y方向，BLB2和BLB1金属线的较窄部分的每一者的长度大于BLB2和BLB1金属线的较宽部分的每一者的长度。每一个较宽部分的长度由凸出长度J2定义。凸出长度J2约等于一个节距(pitch)P的一半到一个节距P之间的范围内，其中节距P是栅极108之间在y方向上的节距。

图7显示了装置布局202的半导体装置100的并排视图(side-by-side view)(顶部)和沿着线段A-A’切割的剖面图(底部)。线段A-A’切过BL1和BL2金属线的较宽部分并且切过它们对应的背面通孔113。线段A-A’还沿着BLB1和BLB2金属线的较窄部分切割。在此图中，BLB1、BL1、BL2和BLB2金属线中的每一者的宽度对应并且大抵等于背面金属线718中的每一者的宽度，如垂直虚线所示。

在一个实施例中，背面金属线718可以包括阻挡层720和在阻挡层720上方的金属填充层719。阻挡层720可以包括钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)或导电氮化物，例如氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钨(WN)、氮化钽(TaN)或其组合，并且可以由CVD、PVD、ALD及/或其他合适制程形成。金属填充层719可以包括铜(Cu)、钨(W)、钴(Co)、钼(Mo)、钌(Ru)或其他金属，并且可以借由CVD、PVD、ALD、电镀或其他合适制程形成。在一些实施例中，在背面金属线718中省略了阻挡层720。

如所示，BL1和BL2金属线的较宽部分之间的距离是X2，并且BL1和BL2金属线的较宽部分中的每一者部分地落在背面通孔713上。背面通孔713可以对应装置布局202中的背面通孔113。如所示，距离X2大于相邻的背面通孔713之间的距离。背面通孔713的多个部分未被背面金属线718覆盖，并且替代被背面介电层722覆盖。背面金属线718通常在z方向上比正面金属线116(未明确显示)厚。举例来说，背面金属线718(或118)可以是正面金属线116的两倍厚，使得背面金属线718的增加的厚度可以补偿由于与背面通孔713的减少的表面接触面积所引起的任何不利电阻效应。背面通孔713进一步耦接至源极/漏极(S/D)外延特征706，其接着可以耦接至半导体装置100的正面上的导电特征730。在一个实施例中，S/D外延特征706被掺杂有用于N型晶体管的N型掺杂物。在一些实施例中，S/D外延特征706包括硅，并且可以被掺杂有碳、磷、砷、其他N型掺杂物或其组合(例如：形成硅：碳(Si：C)外延源极/漏极特征、硅：磷(Si：P)外延源极/漏极特征或硅：碳：磷(Si：C：P)外延源极/漏极特征)。此外，在一些实施例中，可以存在设置在S/D外延特征706上方和下方的硅化物特征707。举例来说，硅化物特征707可以设置在S/D外延特征706和背面通孔713之间。硅化物特征707也可以设置在S/D外延特征706和导电特征730之间。硅化物特征707可以包括硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)或其他合适的化合物。

如所示，半导体装置100还包括S/D外延特征708。在一个实施例中，S/D外延特征708被掺杂有用于P型晶体管的P型掺杂物。在一些实施例中，对于P型晶体管，S/D外延特征708包括硅锗或锗，并且可以掺杂有硼、其他P型掺杂物或其组合(例如：形成硅：锗：硼(Si：Ge：B)外延源极/漏极特征)。在一个实施例中，S/D外延特征708不耦接至背面通孔713，并且仅耦接至半导体装置100的正面上的导电特征730。硅化物特征707也可以设置在S/D外延特征708和导电特征730之间。如所示，由于下方的主动区106的尺寸，S/D外延特征708可以小于外延特征706。S/D外延特征706和708借由层间介电(interlayer dielectric；ILD)层724彼此隔离。在一些实施例中，ILD层724可以在ILD层的底部(未显示)嵌入浅沟槽隔离(shallow trench isolation；STI)层。

仍参照图7，BLB1和BLB2金属线的较窄部分的每一者没有落在背面通孔713上。替代地，它们落在接点蚀刻停止层(contact etch stop layer；CESL)715上。CESL 715包括不同于背面介电层722，并且不同于ILD层724的材料。CESL 715可以包括La₂O₃、Al₂O₃、SiOCN、SiOC、SiCN、SiO₂、SiC、ZnO、ZrN、Zr₂Al₃O₉、TiO₂、TaO₂、ZrO₂、HfO₂、Si₃N₄、Y₂O₃、AlON、TaCN、ZrSi或其他合适的材料；并且可以借由CVD、PVD、ALD或其他合适方法形成。背面介电层722和ILD层724可以包括由四乙氧基硅烷(tetraethylorthosilicate)、未掺杂的硅酸盐玻璃或掺杂的氧化硅形成的氧化物，例如硼磷硅酸盐玻璃(borophosphosilicate glass；BPSG)、氟化物掺杂的石英玻璃(；FSG)、磷硅酸盐玻璃(fluoride-doped silica glass；PSG)，硼掺杂硅玻璃(boron doped silicon glass；BSG)、低k介电材料、其他合适介电材料或其组合。对于不耦接至到背面通孔713的S/D外延特征706和S/D外延特征708，绝缘层714设置在它们上方，其接着接触CESL 715。绝缘层714可以包括与背面介电层722相似的材料。在一些实施例中，可以存在介电衬垫717，其衬垫在背面通孔713和绝缘层714的侧壁上。在一些实施例中，切割金属栅极特征740可以设置在ILD层724内。切割金属栅极特征740可以分开和隔离半导体装置100中的栅极结构。切割金属栅极特征740可以借由切割金属栅极制程形成。此制程可以包括沿着y方向切割栅极结构以形成沟槽，并且接着用介电材料填充沟槽。每一个分开的栅极结构用作不同晶体管的金属栅极。在一些实施例中，切割金属栅极特征的多个部分直接在BL1和BL2金属线下方，并且它们跨越ILD层724的垂直距离。

图8显示了装置布局202的半导体装置100的并排视图(side-by-side view)(顶部)和沿着线段B-B’切割的剖面图(底部)。线段B-B’切过BL1和BL2金属线的较窄部分并且切过BLB1和BLB2金属线的较宽部分。在此图中，BLB1、BL1、BL2和BLB2金属线中的每一者的宽度对应并且大抵等于背面金属线718中的每一者的宽度，如垂直虚线所示。图8中标记的特征与图7中所示的特征相同。关于图8，为了简洁起见省略了对这些特征中的一些的描述。

如所示，BL1和BL2金属线的较窄部分之间的距离是X3。较窄部分的每一者不会落在任何背面通孔713上。因为背面金属线718(或118)在z方向上通常比正面金属线116(未明确显示)厚，在背面金属线718的较窄部分中具有较小的宽度通常是可以接受的，因为与较宽但较薄的金属线(例如正面金属线116)相比，它不会增加电阻。举例来说，背面金属线718可以是正面金属线116的两倍厚，使得背面金属线718的增加的厚度可以补偿由于宽度显小所引起的任何不利电阻效应。此外，由于背面金属线718的较窄部分不接触背面通孔713，因此与接触背面通孔713的背面金属线718的较宽部分相比，它们可以具有减小的宽度。在此剖面图中，在BL1和BL2金属线的较窄部分下方的S/D外延特征706耦接至共享导电特征732，其可对应接地电压节点VSS(参见图3)。在一个实施例中，BL1和BL2金属线的较窄部分之间的距离X3大于共享导电特征730的宽度。BLB1和BLB2金属线的较宽部分被配置与图7所示的BL1和BL2金属线的较宽部分相似。

图9根据本公开的实施例显示了SRAM装置100的背面互连750的剖面图。如所示，装置100可以进一步包括背面金属线718和背面介电层722中的一或多者上方的背面互连750。尽管图9中未显示，但背面互连750包括嵌入一或多个介电层中的导线和通孔。使背面金属线718连接至背面互连750有益地增加了装置100中可用于直接连接到源极/漏极接点和通孔的金属轨道的数量。与没有背面金属连接的其他结构相比，它还增加了栅极密度，以实现更高的装置整合。

尽管不是限制性的，但本公开为具有嵌入式SRAM的半导体装置提供了优点。一个示例优点是背面位元线的某些部分的宽度可以减小而不会不利地影响电阻。这是因为背面金属线可以比如果它们在正面具有更大的厚度。减小的宽度可以允许相邻位元线或互补位元线之间的更最佳化的间距，这有利地减小了寄生电容。另一个示例优点是相邻位元线或互补位元线部分地落在背面通孔上。这允许相邻位元线或互补位元线之间有更多空间。另一个示例优点是具有允许相邻金属线之间的进一步间隔的凸出偏移。这些间隔和尺寸特征允许借由减少SRAM单元之间的相邻位元线和互补位元线之间的耦合电容来提高SRAM速度。

本公开的一个方面涉及一种半导体装置。装置包括在基板正面的第一源极/漏极特征。装置包括在第一源极/漏极特征下方，并且沿着第一方向纵向延伸的第一背面金属线。装置包括设置在第一源极/漏极特征和第一背面金属线之间的第一背面通孔。第一背面金属线是第一静态随机存取存储器(SRAM)单元的第一位元线，并且通过第一背面通孔连接至第一源极/漏极特征。第一背面金属线包括第一部分和第二部分，第一部分和第二部分各自沿着垂直于第一方向的第二方向横向延伸，第一部分比第二部分宽，并且第一部分部分地落在第一背面通孔上。第一部分和第二部分沿着第一方向在一侧上大抵对齐。

在半导体装置的一个实施例中，第一背面通孔的底表面直接接触一介电层，并且底表面被介电层部分地覆盖。在另一个实施例中，半导体装置进一步包括接合第一SRAM单元的多个晶体管通道，并且沿着第二方向延伸的多个栅极结构，晶体管通道之每一者具有沿着第二方向的通道宽度。并且第一部分和第二部分之间宽度上的差异在通道宽度的0.2倍至0.5倍之间的范围内。

在半导体装置的一个实施例中，沿着第一方向，第二部分的长度大于第一部分的长度。在半导体装置的另一实施例中，栅极结构具有沿着第一方向的第一节距，并且第一部分的长度在第一节距的一半和第一节距之间的范围内。

在一个实施例中，半导体装置进一步包括在基板的正面上的第二源极/漏极特征，第二源极/漏极特征是与第一SRAM单元相邻的第二SRAM单元的一部分。装置包括在第二源极/漏极特征下方，并且沿着第一方向纵向延伸的第二背面金属线。并且装置包括设置在第二源极/漏极特征和第二背面金属线之间的第二背面通孔。第二背面金属线是第二SRAM单元的第二位元线，并且通过第二背面通孔连接至第二源极/漏极特征。第二背面金属线包括第三部分和第四部分，第三部分和第四部分各自沿着第二方向横向延伸，第三部分比第四部分宽，并且第三部分部分地落在第二背面通孔上。并且第三部分和第四部分沿着第一方向在一侧上大抵对齐。

在半导体装置的一个实施例中，第二部分和第四部分之间的第一距离大于第一部分和第三部分之间的第二距离。在半导体装置的另一个实施例中，第二距离约等于第一主动区和第二主动区之间沿着第二方向的距离加通道宽度。在半导体装置的又一实施例中，第一距离小于第二距离加通道宽度。

本公开的另一方面涉及一种半导体装置。装置包括在基板的正面沿着第一方向纵向延伸的多个主动区。主动区包括第一主动区和第二主动区，第一主动区和第二主动区是至少两个相邻静态随机存取存储器(SRAM)单元的一部分。装置包括接合主动区的多个通道区，并且沿着垂直于第一方向的第二方向延伸的多个栅极结构，通道区的每一者具有沿着第二方向的通道宽度。装置包括在主动区下方，并且沿着第一方向纵向延伸的多个背面金属线，背面金属线具有多个位元线和多个互补位元线，位元线包括第一位元线和第二位元线。装置包括两个第一背面通孔和两个第二背面通孔，其中第一位元线通过第一背面通孔连接至第一主动区，并且第二位元线通过第二背面通孔连接至第二主动区。第一位元线包括两个第一部分和一个第二部分，两个第一部分和第二部分各自沿着第二方向横向延伸，两个第一部分的每一者比第二部分宽，并且两个第一部分个别部分地落在两个第一背面通孔上。第二位元线包括两个第三部分和一个第四部分，两个第三部分和第四部分各自沿着第二方向横向延伸，两个第三部分的每一者比第四部分宽，并且两个第三部分个别部分地落在两个第二背面通孔上。两个第一部分个别与两个第三部分直接相对。第二部分和第四部分之间的第一距离大于两个第一部分的每一者和相应相对的两个第三部分之间的第二距离。

在半导体装置的一个实施例中，第一背面通孔和第二背面通孔的每一者的多个底表面部分地被介电层覆盖。在半导体装置的另一个实施例中，第二距离约等于第一主动区和第二主动区之间的距离加通道宽度。

在半导体装置的一个实施例中，第一距离小于第二距离加通道宽度。在半导体装置的另一个实施例中，两个第一部分和第二部分沿着第一方向在一侧上大抵对齐，两个第一部分的每一者沿着第二方向延伸超过第二部分一个凸出偏移，并且凸出偏移在通道宽度的0.2倍至0.5倍之间的范围内。

在半导体装置的一个实施例中，第二部分和第四部分各自具有在通道宽度的0.2倍至0.6倍之间的范围内的宽度。在半导体装置的另一个实施例中，两个第一部分和两个第三部分各自具有在通道宽度的0.4倍到1.1倍之间的范围内的宽度。

本公开的另一方面涉及一种半导体装置。装置包括彼此相邻的第一静态随机存取存储器(SRAM)单元和第二SRAM单元，第一SRAM单元和第二SRAM单元的每一者具有：接合半导体通道的栅极结构，栅极结构沿着第一方向延伸，并且晶体管通道具有沿着第一方向的通道宽度；源极/漏极(S/D)特征；以及接触S/D特征的背面通孔。装置包括围绕第一SRAM单元和第二SRAM单元的S/D特征，并且将S/D特征彼此隔离的层间介电(ILD)层。装置包括嵌入在ILD层中，并且将第一SRAM单元和第二SRAM单元的栅极结构与第一SRAM单元和第二SRAM单元的其他栅极结构分开的多个切割金属栅极特征。装置包括在ILD层的正面上方的多个正面金属线。装置包括在ILD层的背面下方的多个背面金属线，背面金属线包括连接至第一SRAM单元的背面通孔的第一位元线和连接至第二SRAM单元的背面通孔的第二位元线，第一位元线和第二位元线的每一者沿着垂直于第一方向的第二方向纵向延伸。第一位元线包括第一部分和第二部分，第一部分和第二部分各自沿着第一方向横向延伸，并且第一部分比上述第二部分宽。第二位元线包括第三部分和第四部分，第三部分和第四部分各自沿着第一方向横向延伸，并且第三部分比上述第四部分宽。第一位元线和第二位元线的每一者直接在第一背面通孔和第二背面通孔的一者的上方，并且直接在切割金属栅极特征的一者的上方。

在半导体装置的一个实施例中，沿着第二方向，第一部分延伸超过第二部分一个凸出偏移，并且第三部分延伸超过第四部分一个凸出偏移，其中上述凸出偏移在通道宽度的0.2倍至0.5倍之间的范围内。在半导体装置的另一个实施例中，第一部分的宽度与凸出偏移和第三部分的宽度与凸出偏移的比率在0.8至5.5之间的范围内。在半导体装置的又一个实施例中，第二部分的宽度与凸出偏移和第四部分的宽度与凸出偏移的比率在0.4至3之间的范围内。

前述内文概述了许多实施例的特征，使本技术领域中具有通常知识者可以从各个方面更佳地了解本公开。本技术领域中具有通常知识者应可理解，且可轻易地以本公开为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中具有通常知识者也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围的前提下，可对本公开进行各种改变、置换或修改。

Claims

1.一种半导体装置，其特征在于，包括：

一第一源极/漏极特征，在一基板的一正面上；

一第一背面金属线，在上述第一源极/漏极特征下方，并且沿着一第一方向纵向延伸；以及

一第一背面通孔，设置在上述第一源极/漏极特征和上述第一背面金属线之间，

其中上述第一背面金属线是一第一静态随机存取存储器(SRAM)单元的一第一位元线，并且通过上述第一背面通孔连接至上述第一源极/漏极特征，

其中上述第一背面金属线包括一第一部分和一第二部分，上述第一部分和上述第二部分各自沿着垂直于上述第一方向的一第二方向横向延伸，上述第一部分比上述第二部分宽，并且上述第一部分部分地落在上述第一背面通孔上，

其中上述第一部分和上述第二部分沿着上述第一方向在一侧上大抵对齐。

2.如权利要求1所述的半导体装置，其特征在于，更包括：

多个栅极结构，接合上述第一静态随机存取存储器单元的多个晶体管通道，并且沿着上述第二方向延伸，上述晶体管通道的每一者具有沿着上述第二方向的一通道宽度，

其中上述第一部分和上述第二部分之间在宽度上的一差异在上述通道宽度的0.2倍至0.5倍之间的范围内。

3.如权利要求2所述的半导体装置，其特征在于，沿着上述第一方向，上述第二部分的一长度大于上述第一部分的一长度。

4.如权利要求2所述的半导体装置，其特征在于，更包括：

一第二源极/漏极特征，在上述基板的上述正面上，上述第二源极/漏极特征是与上述第一静态随机存取存储器单元相邻的一第二静态随机存取存储器单元的一部分；

一第二背面金属线，在上述第二源极/漏极特征下方，并且沿着上述第一方向纵向延伸；以及

一第二背面通孔，设置在上述第二源极/漏极特征和上述第二背面金属线之间，

其中上述第二背面金属线是上述第二静态随机存取存储器单元的一第二位元线，并且通过上述第二背面通孔连接至上述第二源极/漏极特征，

其中上述第二背面金属线包括一第三部分和一第四部分，上述第三部分和上述第四部分各自沿着上述第二方向横向延伸，上述第三部分比上述第四部分宽，并且上述第三部分部分地落在上述第二背面通孔上，

其中上述第三部分和上述第四部分沿着上述第一方向在一侧上大抵对齐。

5.如权利要求4所述的半导体装置，其特征在于，上述第二部分和上述第四部分之间的一第一距离大于上述第一部分和上述第三部分之间的一第二距离。

6.一种半导体装置，其特征在于，包括：

多个主动区，在一基板的一正面沿着一第一方向纵向延伸，上述主动区包括一第一主动区和一第二主动区，上述第一主动区和上述第二主动区是至少两个相邻静态随机存取存储器(SRAM)单元的一部分；

多个栅极结构，接合上述主动区的多个通道区，并且沿着垂直于上述第一方向的一第二方向延伸，上述通道区的每一者具有沿着上述第二方向的一通道宽度；

多个背面金属线，在上述主动区下方，并且沿着上述第一方向纵向延伸，上述背面金属线具有多个位元线和多个互补位元线，上述位元线包括一第一位元线和一第二位元线；

两个第一背面通孔；以及

两个第二背面通孔，

其中上述第一位元线通过上述第一背面通孔连接至上述第一主动区，并且上述第二位元线通过上述第二背面通孔连接至上述第二主动区，

其中上述第一位元线包括两个第一部分和一第二部分，上述两个第一部分和上述第二部分各自沿着上述第二方向横向延伸，上述两个第一部分的每一者比上述第二部分宽，并且上述两个第一部分个别部分地落在上述两个第一背面通孔上，

其中上述第二位元线包括两个第三部分和一第四部分，上述两个第三部分和上述第四部分各自沿着上述第二方向横向延伸，上述两个第三部分的每一者比上述第四部分宽，并且上述两个第三部分个别部分地落在上述两个第二背面通孔上，

其中上述两个第一部分个别与上述两个第三部分直接相对，

其中上述第二部分和上述第四部分之间的一第一距离大于上述两个第一部分的每一者和相应相对的上述两个第三部分之间的一第二距离。

7.如权利要求6所述的半导体装置，其特征在于，上述第二距离约等于上述第一主动区和上述第二主动区之间的一距离加上述通道宽度。

8.如权利要求7所述的半导体装置，其特征在于，上述第一距离小于上述第二距离加上述通道宽度。

9.如权利要求8所述的半导体装置，其特征在于，上述两个第一部分和上述第二部分沿着上述第一方向在一侧上大抵对齐，上述两个第一部分的每一者沿着上述第二方向延伸超过第二部分一凸出偏移，并且上述凸出偏移在上述通道宽度的0.2倍至0.5倍之间的范围内。

10.一种半导体装置，其特征在于，包括：

一第一静态随机存取存储器(SRAM)单元和一第二静态随机存取存储器单元，上述第一静态随机存取存储器单元和上述第二静态随机存取存储器单元彼此相邻，其中上述第一静态随机存取存储器单元和上述第二静态随机存取存储器单元的每一者包括：

一栅极结构，接合一半导体通道，上述栅极结构沿着一第一方向延伸，并且晶体管通道具有沿着上述第一方向的一通道宽度；

一源极/漏极(S/D)特征；以及

一背面通孔，接触上述源极/漏极特征；

一层间介电(ILD)层，围绕上述第一静态随机存取存储器单元和上述第二静态随机存取存储器单元的上述源极/漏极特征，并且将上述源极/漏极特征彼此隔离；

多个切割金属栅极特征，嵌入在上述层间介电层中，并且将上述第一静态随机存取存储器单元和上述第二静态随机存取存储器单元的上述栅极结构与上述第一静态随机存取存储器单元和上述第二静态随机存取存储器单元的其他上述栅极结构分开；

多个正面金属线，在上述层间介电层的一正面上方；以及

多个背面金属线，在上述层间介电层的一背面下方，上述背面金属线包括连接至上述第一静态随机存取存储器单元的上述背面通孔的一第一位元线和连接至上述第二静态随机存取存储器单元的上述背面通孔的一第二位元线，上述第一位元线和上述第二位元线的每一者沿着垂直于上述第一方向的一第二方向纵向延伸，

其中上述第一位元线包括一第一部分和一第二部分，上述第一部分和上述第二部分各自沿着上述第一方向横向延伸，并且上述第一部分比上述第二部分宽，

其中上述第二位元线包括一第三部分和一第四部分，上述第三部分和上述第四部分各自沿着上述第一方向横向延伸，并且上述第三部分比上述第四部分宽，

其中上述第一位元线和上述第二位元线的每一者直接在上述背面通孔的一者的上方，并且直接在上述切割金属栅极特征的一者的上方。