KR20190058369A - 표준 셀 구조물들을 위한 집적 회로 및 레이아웃 방법 - Google Patents

표준 셀 구조물들을 위한 집적 회로 및 레이아웃 방법 Download PDF

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KR20190058369A
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Abstract

본 개시물에 설명된 배치 방법들은 자동 배치 및 배선(APR, automatic placement and routing) 방법을 구현하는 시스템이 핀들에 수직하지만 셀 높이에 평행한 수직 방향으로 표준 셀 구조물들을 배열하는 배치 및 배선 규칙들을 제공한다. 본 개시물에서 설명된 레이아웃 방법들은 또한 표준 셀 구조물들에 수직 전력 공급 라인들을 통합함으로써 디바이스 밀도를 향상시키고 셀 높이를 더 감소시킨다. 핀 연결부들은 전력 공급 라인들을 표준 셀 구조물들에 전기적으로 연결하는데 사용되고, 따라서 디바이스 밀도 및 성능을 향상시킨다. APR 프로세스는 또한 디바이스 레이아웃을 최적화시키기 위해 표준 셀들을 회전시키도록 구성된다.

Description

표준 셀 구조물들을 위한 집적 회로 및 레이아웃 방법{INTEGRATED CIRCUIT AND LAYOUT METHOD FOR STANDARD CELL STRUCTURES}
이 출원은 "Integrated Circuit and Layout Method for Standard Cell Structures"라는 제목으로 2017년 11월 21일자로 출원된 미국 가특허출원 제62/589,470호의 우선권을 청구하며, 이로써 이 가특허출원은 전체가 참조로서 본 명세서에 통합된다.
반도체 집적 회로(IC, integrated circuit) 산업은 기하급수적인 성장을 경험하였다. 반도체 IC 설계에 있어서, 표준 셀 방법론들은 대개 칩 상의 반도체 디바이스들의 설계에 사용된다. 표준 셀 방법론들은 표준 셀들을 특정 기능들의 추상 표현으로 사용하여 수백만 개의 디바이스들을 단일 칩에 집적한다. IC들이 지속적으로 소형화됨에 따라, 점점 더 많은 디바이스들이 단일 칩에 집적되고 있다. 이러한 스케일링 다운 프로세스는 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점들을 제공한다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 예시 및 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 몇몇 실시예들에 따른 1-핀 표준 셀 레이아웃 설계들 및 2-핀 표준 셀 레이아웃 설계들을 통합하는 예시적인 표준 셀 레이아웃 도면의 예시이다.
도 2 및 도 3은 몇몇 실시예들에 따른 1-핀 및 2-핀 표준 셀 레이아웃 설계와 연관된 예시적인 배치 법칙들의 예시들이다.
도 4는 몇몇 실시예들에 따른, 수직 전력 공급 라인들을 통합함으로써 최적화된 1-핀 표준 셀 구조물의 예시적인 레이아웃 도면들의 예시이다.
도 5는 몇몇 실시예들에 따른, 수직 전력 공급 라인들을 통합하는 예시적인 1-핀 표준 셀 인버터 설계의 레이아웃 도면이다.
도 6은 몇몇 실시예들에 따른, 수직 전력 공급 라인들을 통합하는 예시적인 2-핀 표준 셀 인버터 설계의 레이아웃 도면이다.
도 7는 몇몇 실시예들에 따른, 전력 공급 핀들을 통합하는 예시적인 1-핀 표준 셀 인버터 설계의 레이아웃 도면이다.
도 8은 몇몇 실시예들에 따른, 전력 공급 핀들을 통합하는 예시적인 표준 셀 인버터 설계들의 레이아웃 도면이다.
도 9는 몇몇 실시예들에 따른, 전력 공급 핀들을 통합하고단축된 금속 연결부들에 최적화된 예시적인 표준 셀 설계들의 레이아웃 도면이다.
도 10은 몇몇 실시예들에 따른, 표준 셀 배치 흐름을 위한 방법의 예시이다.
도 11은 몇몇 실시예들에 따른, 본 개시물의 다양한 실시예들을 구현하기 위한 예시적인 컴퓨터 시스템의 예시이다.
도 12는 몇몇 실시예들에 따른, 그래픽 데이터베이스 시스템(GDS, graphic database system) 파일에 기반하여 표준 셀 구조물들을 형성하기 위한 프로세스의 예시이다.
아래의 개시내용은 제공된 주제의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 간략히 하기 위해 컴포넌트들 및 배열(arrangement)들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에 형성될 수 있는 실시예들을 포함할 수도 있다. 본 명세서에 사용되는 바와 같이, 제2 피처 상에 제1 피처의 형성은 제1 피처가 제2 피처와 직접 접촉하여 형성됨을 의미한다.
"밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시될 때 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
"일 실시예", "실시예", "예시적인 실시예", "예시적인" 등에 대한 전술한 상세한 설명에서의 언급들은 설명된 실시예가 특정 피처, 구조, 또는 특징을 포함할 수 있음을 나타내지만, 모든 실시예가 반드시 특정 피처, 구조, 또는 특징을 반드시 포함하지는 않을 수도 있다는 것에 유념한다. 또한, 그러한 구절들이 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 피처, 구조, 또는 특징이 실시예와 관련하여 설명될 때, 당업자는 명시적으로 또는 비명시적으로 설명되던 간에, 다른 실시예들과 함께 그러한 피처, 구조, 또는 특징을 달성하는 것은 당업자의 지식 내에 있을 것이다.
본 명세서의 어구 또는 용어는 본 명세서의 용어 또는 어구가 관련 분야의 당업자들에 의해 본 발명의 교시에 비추어 해석될 수 있도록, 제한이 아닌 설명을 위한 것임이 이해될 것이다.
본 명세서에 사용되는 바와 같이, 용어 "약"은 본 반도체 디바이스와 연관된 특정 기술 노드에 기초하여 변화할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 기반하여, 용어 "약"은 예를 들어, 값의 10-30 %(예를 들어, 값의 ± 10 %, ± 20 %, 또는 ± 30 %) 내에서 변화하는 주어진 양의 값을 나타낼 수 있다.
본 명세서에 사용되는 바와 같이, 용어 "실질적으로"는 주어진 양의 값이 값의 ± 1 % 내지 ± 5 %만큼 변화하는 것을 나타낸다.
본 명세서에 사용되는 바와 같이, 용어 "기판"은 후속 재료 층들이 그 위에 부가되는 재료를 설명한다. 기판 자체는 패터닝될 수 있다. 기판의 상단 상에 부가된 재료들은 패터닝될 수 있거나 또는 패터닝되지 않은 채로 남아있을 수 있다. 또한, 기판은 예를 들어, 실리콘, 게르마늄, 갈륨 비화물, 인듐 인화물 등과 같은 광범위한 반도체 재료들일 수 있다. 대안적으로, 기판은 예를 들어, 유리 또는 사파이어 웨이퍼와 같은 전기적 비도전성 재료로 만들어질 수 있다.
본 명세서에 사용되는 바와 같이, 용어 "p-타입"은 구조, 층, 및/또는 영역을 예를 들어, 붕소와 같은 p-타입 도펀트들로 도핑되는 것으로 정의한다.
본 명세서에 사용되는 바와 같이, 용어 "n-타입"은 구조, 층, 및/또는 영역을 예를 들어, 인과 같은 n-타입 도펀트들로 도핑되는 것으로 정의한다.
본 명세서에 사용되는 바와 같이, 용어 "임계 치수"는 finFET 및/또는 집적 회로의 엘리먼트의 최소 피처 사이즈(예를 들어, 선폭)를 지칭한다.
표준 셀 구조물들은 핀 전계 효과 트랜지스터(finFET)들과 같은 트랜지스터 디바이스들을 포함할 수 있다. 몇몇 실시예들에서, 표준 셀 구조물들은 하나의 p-타입 finFET 및 하나의 n-타입 finFET을 포함하는 1-핀 레이아웃을 구현할 수 있다. 2 개의 p-타입 finFET들과 2 개의 n-타입 finFET들을 포함하는 2-핀 레이아웃에 비해, 1-핀 레이아웃은 향상된 레이아웃 플렉서빌리티와 더 큰 셀 밀도를 제공하는 보다 컴팩트한 유닛이다. 표준 셀 구조물들은 대개 수평 방향으로(예를 들어, 핀들에 평행하게) 측정되는 동일한 폭들을 갖지만, 포함된 핀들의 수에 따라 수직 방향으로(예를 들어, 핀들에 수직하게) 측정되는 상이한 높이들을 갖는다. 2-핀 표준 셀 구조물들은 보다 큰 전기 구동 능력을 제공하고 충분한 전기 구동이 필요한 표준 셀 구조물들에 사용되지만, 1-핀 및 2-핀 표준 셀 구조물들 모두를 사용하는 것은 어려울 수 있는데, 이는 그들이 인접한 표준 셀 구조물들 사이에 낭비되는 공간으로 이어질 수 있는 상이한 셀 높이들을 갖기 때문이다. 상이한 셀 높이들을 사용하는 것은 자동 배치 및 배선(APR, automatic placement and routing) 툴들이 셀들을 컴팩트하게 하고 셀들을 이동시키고 반 행 빈 공간들을 활용하는데 어려움을 야기할 수 있다. 예를 들어, 배치 및 배선 방법들은 대개 표준 셀 구조물들을 수평 방향으로(예를 들어, finFET들의 핀들에 평행하지만 셀 높이에 수직인 방향으로) 시프트시킴으로써 표준 셀 구조물들을 정렬하는 수평 행 배치 규칙을 사용한다. 그러나 셀 높이 차이는 수평 방향에 수직인 수직 방향으로 있기 때문에, 수평 행 배치 규칙은 인접한 표준 셀 구조물들 사이에 낭비되는 공간을 생성할 수 있다. 표준 셀 구조물들은 또한 전력 공급 연결을 필요로하며, 혼합된 셀 높이들과 함께 사용되는 경우 APR을 위한 배치 및 배선 프로세스는 더욱 어려워질 수 있다.
본 명세서에 설명된 신규한 배치 및 배선 방법들은 APR 툴이 핀들에 수직하지만 셀 높이에 평행한 수직 방향으로 표준 셀 구조물들을 배열하는 배치 및 배선 규칙들을 제공한다. 수직 배치 및 배선 규칙은 APR 툴이 적어도 각각의 표준 셀 구조물의 셀 높이들에 기반하여 수직 방향으로 표준 셀 구조물들을 배열하는 것을 가능하게 한다. 예를 들어, 1-핀 표준 셀 구조물은 그 자신과 인접 2-핀 표준 셀 구조물 사이에 반 행 갭(half-row gap)을 가질 수 있다. APR 툴은 표준 셀 구조물들의 기능들 및 연결성들을 보존하면서, 반 행 갭을 제거하기 위해 수평 방향보다는 수직 방향으로 표준 셀 구조물들 중 하나를 위 또는 아래로 이동시킬 수 있다.
본 개시물에서 설명된 신규한 레이아웃 방법들은 또한 표준 셀 구조물들에 수직 전력 공급 라인들을 통합함으로써 디바이스 밀도를 향상시키고 셀 높이를 더 감소시킨다. VDD, VSS, 또는 접지와 같은 수직 전력 공급 라인들은 평행보다는 핀들에 수직으로 정렬될 수 있어, 셀 높이들을 추가로 감소시킬 수 있다.
본 개시물에 설명된 신규한 레이아웃 및 배치/배선 방법들은 또한 디바이스 밀도를 추가로 향상시키기 위해 표준 셀 구조물들에 전력 공급을 제공하기 위한 핀 연결들을 포함한다. 핀 연결들은 특정 표준 셀 구조물에 전력 공급을 제공하는 층간 상호연결 비아들일 수 있으며, 단독으로 또는 전력 공급 라인들과 함께 사용될 수 있다. 전력 공급 라인들의 일부 또는 전부를 핀 연결들로 대체함으로써, 전력 공급 라인들의 수를 줄일 수 있다. 또한, 공통 전력 또는 신호 소스에 연결되는 인접한 표준 셀 구조물들의 핀 연결들은, 각각의 표준 셀 구조물 내의 특정 핀 연결 위치들을 선택하는 것 또는 표준 셀 레이아웃들을 뒤집기/회전시키는 것에 의해 서로 가깝게 배치될 수 있다. 핀 연결들을 서로 가깝게 배치하는 것은 금속 연결이 짧아지는 이점을 제공할 수 있다.
또한, 개시된 표준 셀 구조물 및 배치/배선 방법들의 실시예들은 5nm 및 3nm 제조 프로세스들 및 그 이상과 같은 다양한 프로세스 기술 노드들에서 디바이스 제조에 사용될 수 있다.
도 1은 몇몇 실시예들에 따른 1-핀 표준 셀 레이아웃 설계들 및 2-핀 표준 셀 레이아웃 설계들을 통합하는 예시적인 셀 레이아웃 도면의 예시이다. 본 명세서에 예시된 셀 레이아웃들은 셀들의 라이브러리로부터 표준 셀 레이아웃 또는 맞춤 설계된 셀 레이아웃들일 수 있다. 도 1에 도시된 바와 같이, 집적 회로(100)는 표준 셀들로도 또한 지칭되는 몇 개의 사전 설계된 회로 블록들을 포함한다. 집적 회로(100)는 n-타입 활성 영역(110a-110c), p-타입 활성 영역(120a-120c), 전력 공급 라인들(130 및 140), 1-핀 표준 셀(150), 및 2-핀 표준 셀(160)을 포함할 수 있다. 몇몇 실시예들에서, 표준 셀들은 맞춤 설계된 셀들일 수 있다. 간략성 및 명확성을 목적으로, 도 1은 표준 셀들의 셀 경계들만을 예시하고, 표준 셀들의 다른 컴포넌트들은 생략된다. 집적 회로(100)는 임의의 다른 적합한 구조물들, 예를 들어 비아들, 도전성 라인들, 유전체 층들, 임의의 다른 적합한 구조물들을 더 포함할 수 있으며, 간략화를 위해 도 1에 도시되지 않았다. 표준 셀 구조물은 몇몇 실시예들에 따라, 집적 회로에서 미리 결정된 기능을 수행하기 위해 표준 셀 라이브러리로부터의 하나 이상의 표준 셀을 포함할 수 있다. 표준 셀은 AND, OR, XOR, XNOR, NAND, 인버터, 또는 다른 적합한 로직 디바이스 중 임의의 것 또는 이들 전부일 수 있다. 집적 회로(100)는 하나 이상의 트랜지스터를 형성하기 위한 n-타입 활성 영역들 및 p-타입 활성 영역들을 포함할 수 있다. 예를 들어, 도 1에 예시된 바와 같이, n-타입 활성 영역들(110a-110c) 및 p-타입 활성 영역들(120a-120c)은 서로 평행하게 배치되고, x-방향으로 연장된다. 전력 공급 라인들(130 및 140)은 하나 이상의 트랜지스터에 전력 공급을 제공하기 위해 사용된다. 예를 들어, 몇몇 실시예들에 따라, 전력 라인(130)은 공급 전압(VSS)을 제공하는 도전성 라인일 수 있고, 전력 라인(140)은 기준 전압(VDD)을 제공하는 도전성 라인일 수 있다. 전력 공급 라인들은 또한 n-타입 활성 영역 및 p-타입 활성 영역과 평행하게 배치되고, x-방향으로 연장된다.
1-핀 표준 셀은 하나의 n-타입 finFET 및 하나의 p-타입 finFET 디바이스를 통합하기 위해 n-타입 활성 영역의 부분 및 p-타입 활성 영역의 부분을 포함할 수 있다. 유사하게, 2-핀 표준 셀은 2 개의 n-타입 finFET 디바이스들 및 2 개의 p-타입 finFET 디바이스들을 형성하기 위해 2 개의 n-타입 활성 영역들의 부분들 및 2 개의 p-타입 활성 영역들의 부분들을 포함할 수 있다. 예를 들어, 1-핀 표준 셀(150)은 n-타입 활성 영역(110b)의 부분들 및 p-타입 활성 영역(120b)의 부분들을 포함할 수 있다. 2-핀 표준 셀(160)은 n-타입 활성 영역들(110b 및 110c)의 부분들 및 p-타입 활성 영역들(120a 및 120b)의 부분들을 포함할 수 있다. n-타입 활성 영역들 또는 p-타입 활성 영역들은 각각 n-타입 도펀트 또는 p-타입 도펀트로 도핑되는 finFET 핀들의 부분들일 수 있다. 셀 경계는 표준 셀들의 셀 영역들을 정의할 수 있는 가상 라인이며, 이웃하는 표준 셀들의 셀 영역들은 중첩하지 않는다. 예를 들어, 1-핀 표준 셀(150)은 자신의 셀 경계들이 중첩하지 않으면서 2-핀 표준 셀(160)에 접하게 배치된다. 몇몇 실시예들에서, 상부 또는 하부 셀 경계들은 인접한 활성 영역들 사이 및 전력 공급 라인 상에 정의될 수 있다. 본 개시물의 도면들에 보여지는 바와 같이, 1-핀 표준 셀(150)의 상부 셀 경계는 X 방향을 따라 연장되고, 전력 라인(130)의 일부분의 중앙에 정의된다. 도 1에 도시된 바와 같이, X 방향은 2-핀 표준 셀(160)의 더 긴 측면에 수직인 것으로 정의된다. 1-핀 표준 셀(150)의 하부 셀 경계는 또한 X 방향을 따라 연장되고, 전력 라인(140)의 일부분의 중앙에 정의된다. 몇몇 실시예들에서, 표준 셀들의 상부 또는 하부 셀 경계들은 인접한 활성 영역들 사이에 정의되나 전력 공급 라인 상에는 정의되지 않을 수 있다. 예를 들어, 2-핀 표준 셀(160)의 상부 셀 경계는 X 방향을 따라 연장되고, n-타입 활성 영역(110a)과 p-타입 활성 영역(120a) 사이에 정의되는 반면, 2-핀 표준 셀(160)의 하부 셀 경계는 또한 X 방향을 따라 연장되고, n-타입 활성 영역(110c)과 p-타입 활성 영역(120c) 사이에 정의된다. 2-핀 표준 셀(160)의 경계는 전력 공급 라인들(130 및 140)의 부분들을 캡슐화한다. 몇몇 실시예들에서, 표준 셀은 전력 라인 상에 정의된 상부 경계 및 하부 경계 중 하나와, 전력 라인에서 벗어나(off) 정의된 다른 하나를 가질 수 있있다. 몇몇 실시예들에서, 표준 셀은 전력 라인들 상에 또는 전력 라인으로부터 벗어나 정의된 상부 경계 및 하부 경계 모두를 가질 수 있다. 표준 셀은 Y 방향을 따라 셀 높이를 갖는다. 셀 높이는 상부 셀 경계와 하부 셀 경계 사이의 거리로 정의된다. 예를 들어, 1-핀 표준 셀(150)은 셀 높이(H1)를 갖고, 2-핀 표준 셀(160)은 그들 각각의 상부 셀 경계와 하부 셀 경계 사이에 정의되는 셀 높이(H2)를 갖는다. 몇몇 실시예들에서, 1-핀 표준 셀은 n-타입 활성 영역의 부분 및 p-타입 활성 영역의 부분을 포함하는 반면, 2-핀 표준 셀은 2 개의 n-타입 영역들의 부분들 및 2 개의 n-타입 영역들의 부분들을 포함할 수 있고, 2-핀 표준 셀의 셀 높이는 1-핀 표준 셀의 셀 높이보다 클 수 있다. 예를 들어, 2-핀 표준 셀(160)의 셀 높이(H2)는 1-핀 표준 셀(150)의 셀 높이(H1)보다 크다. 몇몇 실시예들에서, 셀 높이(H2)는 셀 높이(H1)의 사이즈의 약 2 배일 수 있다. 몇몇 실시예들에서, 높이(H2)는 셀 높이(H1)의 사이즈의 약 1.5 내지 약 2.5 배일 수 있다. 표준 셀은 X 방향을 따라 셀 폭을 가지며, 이 셀 폭은 그 좌측 셀 경계와 우측 셀 경계 사이의 거리로 정의된다. 몇몇 실시예들에서, 표준 셀들은 상이한 폭들을 가질 수 있다. 몇몇 실시예들에서, 표준 셀들은 유사한 폭들을 가질 수 있다. 예를 들어, 1-핀 표준 셀(150) 및 2-핀 표준 셀(160)은 유사한 폭들을 가질 수 있다.
도 2는 몇몇 실시예들에 따른, 수평 행 배치 규칙을 사용하여 배열되는 예시적인 셀들의 행들을 예시한다. 도 2에 예시된 셀들의 행들은 적어도 2-핀 표준 셀들(210a-210c) 및 1-핀 표준 셀들(220a-220b)을 포함하는 집적 회로(200)의 부분일 수 있다. 몇몇 실시예들에서, 표준 셀들은 셀들의 라이브러리로부터 선택될 수 있다. 몇몇 실시예들에서, 표준 셀들은 맞춤 설계된 셀들일 수 있다. 간략성 및 명확성을 목적으로, 도 2은 표준 셀들의 셀 경계들만을 예시하고, 표준 셀들 및 집적 회로들의 다른 컴포넌트들은 생략된다. 예를 들어, 집적 회로(200)는 전력 라인들, n-타입 및/또는 p-타입 활성 영역들, 비아들, 도전성 라인들, 유전체 층들, 임의의 다른 적합한 구조물들을 포함할 수 있으며, 도 2에 도시되지 않았다. 수평 행들(230a-230d)은 X 방향으로 연장되고, 레이아웃 설계 프로세스에서 표준 셀들을 배열하기 위해 APR 프로세스에 의해 사용되는 가상 제약들이다. 각각의 수평 행은 또 다른 인접한 수평 행과 평행하게 인접하여 배치된다. APR 프로세스를 구현하는 레이아웃 설계 시스템은 셀 라이브러리로부터 표준 셀 설계들을 선택하여, 그들을 다양한 설계 규칙들에 따라 수평 행들로 배열하며, 잠재적인 셀-대-셀 배열 위반들을 검사할 수 있다. 몇몇 실시예들에서, 셀은 단일 수평 행을 점유할 수 있다. 몇몇 실시예들에서, 셀은 둘 이상의 수평 행을 점유할 수 있다. APR 프로세스는 1-핀 표준 셀들 및 2-핀 표준 셀들 또는 다른 셀들과 같은 상이한 표준 셀 레이아웃들을 식별하여, 이들을 수평 배치 규칙을 사용하여 정렬할 수 있다. 예를 들어, APR 프로세스는 그들의 미리 결정된 기능들에 의해 또는 표준 셀에 포함된 핀들의 수에 의해 표준 셀들을 식별하여, 이들을 배치 규칙들에 따라 셀-대-셀 배치 규칙들을 위반하지 않고 수평 행들을 따라 X 방향으로 이동시킬 수 있다.
수평 행 배치 규칙은 상이한 높이들을 갖는 셀들에 대한 다수의 도전과제들을 제시하는데, 이는 셀 높이들 간의 차이가 수평 행들의 그들의 셀 경계들과 인접한 경계들 사이에 반 행 갭들을 형성할 수 있기 때문이다. 반 행 갭들은 바람직하지 않은 빈 디바이스 공간을 생성하고, 컴팩트한 집적 회로 설계들의 구현을 방해한다. 반 행 갭들은 또한 수평 방향을 따라 셀을 이동시키는 것이 다수의 인접한 셀들이 재배치되도록 요구할 수 있는 "파급 효과(ripple effect)"를 악화시킬 수 있다. 몇몇 실시예들에서, 수평 행들의 행 높이들은 Y 방향으로 측정되고, 1-핀 표준 셀의 셀 높이(H1)와 거의 동일할 수 있다. 몇몇 실시예들에서, 행 높이들은 셀 높이들과 상이할 수 있으며, 예를 들어, 행 높이들은 셀 높이들보다 약간 크거나 작을 수 있다. 도 2에 도시된 바와 같이, 수평 행들(230a-230d)에 대한 행 높이들은 1-핀 표준 셀들(220a-220b)의 셀 높이들과 거의 동일하다. 몇몇 실시예들에서, 2-핀 표준 셀들(210a-210c)의 셀 높이들은 1-핀 표준 셀들의 셀 높이들의 약 2 배일 수 있고, 따라서 하나 이상의 수평 행을 점유할 것이다. 예를 들어, 2-핀 표준 셀(210a)은 2 개의 수평 행들(230b 및 230c)을 점유할 수 있다. 2-핀 표준 셀은 또한 3 개의 수평 행들을 점유할 수 있으며, 그 상부 및/또는 하부 셀 경계는 수평 행들의 중간에 배치되어, 수평 행들의 셀 경계들과 그들 각각의 인접 경계들 사이에 반 행 갭들을 남긴다. 2-핀 표준 셀(210b 및 210c)은 각각 3 개의 수평 행들(230b-230d 및 230a-230c)을 점유하고, 그들의 상부/하부 셀 경계들 및 그들 각각의 인접한 수평 행들 사이에 반 행 갭들(251-254)이 형성된다. 2-핀 표준 셀(210c)과 1-핀 표준 셀(220b) 사이에 형성된 반 행 갭(254)은 APR 프로세스가 또 다른 표준 셀을 배치하기에 충분한 디바이스 공간을 제공하지 않을 수 있고, 따라서 바람직하지 않은 낭비되는 디바이스 공간을 생성할 수 있다. 몇몇 실시예들에서, APR 프로세스가 2-핀 표준 셀(210b)을 수평 배치 방향(즉, X 방향)을 따라 우측으로 이동시키도록 프로그래밍되는 경우, 재배치는 또한 2-핀 표준 셀(210c) 및 1-핀 표준 셀들(220a-220b)을 이동시키는 것을 요구하여, "파급 효과"를 야기할 것이다.
도 3은 몇몇 실시예들에 따른, 수직 행 배치 규칙을 사용하여 배열되는 예시적인 셀들의 행들을 예시한다. 수직 행 배치 규칙 하에서, APR 프로세스를 구현하는 레이아웃 설계 시스템은 셀 높이에 평행한 수직 방향(즉, Y 방향)으로 표준 셀 구조물들을 배열할 수 있다. 수직 배치 및 배선 규칙은 반 행 갭들을 감소시키거나 제거하기 위해 APR 프로세스가 적어도 각각의 표준 셀 구조물의 셀 높이들에 기반하여 수직 방향으로 표준 셀 구조물들을 배열하는 것을 가능하게 한다. 예를 들어, 1-핀 표준 셀 구조물은 그 자신과 인접 2-핀 표준 셀 구조물 사이에 반 행 갭(half-row gap)을 가질 수 있다. APR 프로세스는 표준 셀 구조물들의 기능들 및 연결성들을 보존하면서, 인접한 표준 셀들이 서로 접하고 따라서 반 행 갭을 제거하도록, 수평 방향보다는 수직 방향으로 표준 셀 구조물들 중 하나를 위 또는 아래로 이동시킬 수 있다.
도 3에 예시된 셀들의 행들은 적어도 2-핀 표준 셀들(310a-310c) 및 1-핀 표준 셀들(320a-320b)을 포함하는 집적 회로(300)의 부분일 수 있다. 몇몇 실시예들에서, 표준 셀들은 셀들의 라이브러리로부터 선택될 수 있다. 몇몇 실시예들에서, 표준 셀들은 맞춤 설계된 셀들일 수 있다. 간략성 및 명확성을 목적으로, 도 3은 표준 셀들의 셀 경계들만을 예시하고, 표준 셀들 및 집적 회로들의 다른 컴포넌트들은 생략된다. 도 2에서 상기 설명된 집적 회로와 유사하게, 집적 회로(300)는 전력 라인들, n-타입 및/또는 p-타입 활성 영역들, 비아들, 도전성 라인들, 유전체 층들, 임의의 다른 적합한 구조물들을 포함할 수 있으며, 도 3에 도시되지 않았다. 수직 행들(330a-330d)은 Y 방향으로 연장되고, 레이아웃 설계 프로세스에서 표준 셀들을 배열하기 위해 APR 프로세스에 의해 사용되는 가상 제약들이다. 각각의 수직 행은 또 다른 인접한 수직 행과 평행하게 인접하여 배치된다. 수직 행 배치 프로세스를 구현하는 레이아웃 설계 시스템은 셀 라이브러리로부터 표준 셀 설계들을 선택하여, 그들을 다양한 설계 규칙들에 따라 수직 행들로 배열하고 잠재적인 셀-대-셀 배열 위반들 또는 설계-규칙-체크(DRC, design-rule-check) 규칙들을 검사할 수 있다. APR 프로세스는 인접한 셀들 사이에 갭들의 형성을 방지하기 위해 1-핀 표준 셀들 및 2-핀 표준 셀들 또는 다른 셀들과 같은 상이한 표준 셀 레이아웃들을 식별하여, 이들을 수직 배치 규칙을 사용하여 배열할 수 있다. 예를 들어, APR 프로세스를 구현하는 레이아웃 설계 시스템은 그들의 셀 높이들과 같은 다양한 카테고리들, 미리 결정된 기능들에 의해 또는 표준 셀에 포함된 핀들의 수에 의해 표준 셀들을 식별하여, 이들을 셀-대-셀 배열 규칙들을 위반하지 않고 원하지 않는 빈 디바이스 공간들을 제거하기 위해 수직 행들 내에서 Y 방향으로 이동시킬 수 있다. 예를 들어, 상이한 셀 높이들(예를 들어, H1 및 H2)로 인해 1-핀 표준 셀(220b)과 2-핀 표준 셀(210c) 사이에 형성되는 도 2의 반 행 갭(254)은 1-핀 표준 셀(220b) 또는 2-핀 표준 셀(210c) 또는 둘 모두를 Y 방향으로 이동시킴으로써 제거될 수 있다. 1-핀 표준 셀(220b) 및 2-핀 표준 셀(210c)은 이동 후에 Y 방향으로 서로 접한다.
도 4는 몇몇 실시예에 따라, 수직 전력 공급 라인들을 구현하는 예시적인 셀 레이아웃 설계를 예시한다. 도 4는 수직 전력 라인들을 통합하는 표준 셀(402)을 포함하는 집적 회로(400)를 예시한다. n-타입 또는 p-타입 활성 영역과 평행한 수평 전력 라인들을 수직 전력 라인들로 대체함으로써, 셀 높이들은 감소되고 결국 디바이스 밀도 향상의 이익을 제공할 수 있다.
집적 회로(400)는 n-타입 활성 영역(411), p-타입 활성 영역(421), 활성 영역들에 수직인 전력 공급 라인들(431 및 441)을 포함할 수 있다. 간략성 및 명확성을 목적으로, 도 4는 표준 셀들의 셀 경계들만을 예시하고, 표준 셀들의 다른 컴포넌트들은 생략된다. 집적 회로(400)는 임의의 다른 적합한 구조물들, 예를 들어 비아들, 도전성 라인들, 유전체 층들, 임의의 다른 적합한 구조물들을 더 포함할 수 있으며, 간략화를 위해 도 4에 도시되지 않았다. n-타입 활성 영역(411) 및 p-타입 활성 영역(421)은 n-타입 또는 p-타입 finFET 디바이스들에 대한 핀들일 수 있다. 몇몇 실시예들에서, 표준 셀들은 맞춤 설계된 셀들일 수 있다. 전력 공급 라인들(130 및 140)과 유사하게, 전력 공급 라인들(431 및 441)은 하나 이상의 트랜지스터에 전력 공급을 제공하기 위해 사용된다. 예를 들어, 몇몇 실시예들에 따르면, 전력 라인(431)은 VSS 공급일 수 있고, 전력 라인(441)은 VDD 공급일 수 있다. 전력 공급 라인들(431 및 441)은 n-타입 활성 영역(411) 또는 p-타입 활성 영역(421)에 전기적으로 연결될 수 있으며, 예를 들어, 전력 공급 라인(431)은 n-타입 활성 영역(411)에 전기적으로 연결될 수 있고, 전력 공급 라인(441)은 p-타입 활성 영역(421)에 전기적으로 연결될 수 있다. 도 4의 셀 레이아웃 설계에서, 전력 공급 라인들은 n-타입 활성 영역(411) 또는 p-타입 활성 영역(421)에 수직이다. 1-핀 표준 셀(450)의 상부 및 하부 셀 경계들은 X 방향을 따라 연장되지만, 전력 라인들은 n-타입 활성 영역 또는 p-타입 활성 영역에 수직이기 때문에, 상부 또는 하부 셀 경계는 더 이상 전력 라인들의 위치들에 의해 결정될 필요가 없다. 오히려, 상부 셀 경계는 필요하다면 공칭 거리만큼 p-타입 활성 영역(421) 위에 정의될 수 있다. 공칭 거리는 셀 경계를 정의하는데 적합한 임의의 거리일 수 있다. 공칭 거리는 특정 셀 설계에 좌우될 수 있다; 예를 들어, 공칭 거리는 더 작은 셀 면적을 달성하기 위해 p-타입 활성 영역 또는 n-타입 활성 영역에 더 가깝게 정의될 수 있다. 유사하게, 하부 셀 경계는 필요하다면 공칭 거리만큼 n-타입 활성 영역(411) 아래에 정의될 수 있다. 따라서, 전력 공급 라인들의 중간에 정의된 상부 셀 경계 및 하부 셀 경계를 포함하는 1-핀 표준 셀(450)의 셀 높이(H3)는 도 1에서 설명한 바와 같은 1-핀 표준 셀(150)의 셀 높이(H1) 미만일 수 있다.
도 5는 몇몇 실시예에 따라, 수직 전력 공급 라인들을 구현하고 1-핀 표준 셀을 포함하는 예시적인 인버터 셀 레이아웃 설계를 예시한다. 집적 회로(500)는 1-핀 표준 셀(502)을 포함할 수 있다. 도 5에는 또한 n-타입 활성 영역(511), p-타입 활성 영역(521), 금속 소스/드레인(S/D) 콘택들(도 5에서 MD로 라벨링됨)(512 및 522), 활성 영역들에 수직인 전력 공급 라인들(531 및 541), VIA0 구조물들(532 및 542), 게이트 구조물(561), VIA 게이트/MD 구조물들(575-577), 및 M0 도전성 라인들(571 및 572)이 도시된다. 집적 회로(500)는 다른 구조물들, 예컨대 비아들, 도전성 라인들, 유전체 층들, 임의의 다른 적합한 구조물들을 더 포함할 수 있으며, 간략화 및 명료성을 위해 도 5에 도시되지 않았다. 도 5에 도시된 바와 같이, 수직 전력 공급 라인들(531 및 541)은 n-타입 활성 영역 및 p-타입 활성 영역에 수직이고, 1-핀 표준 셀(502)의 상부 셀 경계 및 하부 셀 경계는 전력 공급 라인들의 위치들에 좌우될 필요 없이 p-타입 영역 또는 n-타입 영역 위 또는 아래로 연장될 수 있다. 오히려, 몇몇 실시예들에서, 좌측 및/또는 우측 셀 경계들은 도 5에 도시된 바와 같은 전력 공급 라인들의 부분들을 포함할 수 있다. 몇몇 실시예들에서, 좌측 및/또는 우측 셀 경계는 전력 공급 라인들의 중간에 중첩된다. n-타입 또는 p-타입 활성 영역과 평행한 수평 전력 라인들을 수직 전력 라인들(531 및 541)로 대체함으로써, 1-핀 표준 셀(502)의 셀 높이는 감소되고 결국 디바이스 밀도 향상의 이익을 제공할 수 있다.
금속 S/D 콘택들(512 및 522)은 하나 이상의 n-타입 및/또는 p-타입 활성 영역들에 전기적 연결을 제공할 수 있다. M0 도전성 라인들(571 및 572)은 백-엔드-오브-라인(BEOL, back-end-of-line) 상호연결 구조의 금속 0 층의 금속 라인들일 수 있다. M0 도전성 라인들은 제1 상호연결 레벨을 나타내고 하나 이상의 비아를 통해 아래 놓인 반도체 디바이스에 전기적으로 연결되는 로컬 상호연결부들일 수 있다. 예를 들어, 도 5에 도시된 바와 같이, M0 도전성 라인(571)은 각각 VIA 게이트/MD 구조물들(575 및 576)을 통해 금속 S/D 콘택들(512 및 522)에 연결된다. M0 도전성 라인(572)은 VIA 게이트/MD(577)를 통해 게이트 구조물(561)에 연결된다. 몇몇 실시예들에서, 게이트 구조물(561)은 예를 들어, 핀 전계 효과 트랜지스터(FinFET)들, 평면 트랜지스터들, 및/또는 다른 적합한 트랜지스터들과 같은 트랜지스터 디바이스들의 게이트 구조물일 수 있다. 전력 공급 라인들은 VIA0 구조물들을 통해 n-타입 활성 영역 또는 p-타입 활성 영역에 전기적으로 연결될 수 있다. 예를 들어, 전력 공급 라인(531)은 VIA0(532)를 통해 n-타입 활성 영역(511)에 연결될 수 있고, 전력 공급 라인(541)은 VIA0(542)를 통해 p-타입 활성 영역(521)에 연결될 수 있다.
도 6은 몇몇 실시예에 따라, 수직 전력 공급 라인들을 구현하고 2-핀 표준 셀을 포함하는 예시적인 인버터 셀 레이아웃 설계를 예시한다. 집적 회로(600)는 2-핀 표준 셀(602)을 포함할 수 있다. 도 6에는 또한 n-타입 활성 영역들(611a-611b), p-타입 활성 영역들(621a-621b), 금속 S/D 콘택들(612 및 622), 활성 영역들에 수직인 전력 공급 라인들(631 및 641), VIA0 구조물들(632a-632b 및 642a-642b), 게이트 구조물(661), VIA 게이트/MD 구조물들(675-677), 및 M0 도전성 라인들(671 및 672)이 도시된다. 몇몇 실시예들에서, 도 6에 도시된 회로 컴포넌트들 및 구성들은 도 5에 도시된 대응 회로 컴포넌트들 및 구성들과 유사할 수 있으며, 여기서는 상세히 설명되지 않는다. 몇몇 실시예들에서, 도 5와 도 6 간의 대응 회로 컴포넌트들 및 구성들은 디바이스 설계 및 필요에 따라 상이할 수 있다. n-타입 또는 p-타입 활성 영역과 평행한 수평 전력 라인들을 수직 전력 라인들(631 및 641)로 대체함으로써, 2-핀 표준 셀(602)의 셀 높이는 감소되고 결국 디바이스 밀도 향상의 이익을 제공할 수 있다. 몇몇 실시예들에서, 수직 전력 라인 구성은 임의의 적합한 기술 노드에서 맞춤 설계된 셀들 또는 셀들에 적용될 수 있다.
도 7은 몇몇 실시예에 따라, 수직 전력 공급 라인들을 구현하는 예시적인 셀 레이아웃 설계를 예시한다. 도 7은 디바이스 밀도를 추가로 향상시키기 위해 표준 셀 구조물들에 전력 공급을 제공하기 위해 핀 연결을 통합하는 1-핀 표준 셀(702)을 포함하는 집적 회로(700)를 예시한다. 핀 연결들은 특정 표준 셀 구조물에 전력 공급을 제공하는 층간 상호연결 비아들일 수 있으며, 단독으로 또는 전력 공급 라인들과 함께 사용될 수 있다. 전력 공급 라인들의 일부 또는 전부를 핀 연결들로 대체함으로써, 전력 공급 라인들의 수를 줄일 수 있다.
집적 회로(700)는 n-타입 활성 영역(711), p-타입 활성 영역(721), 금속 S/D 콘택들(도 7에서 MD로 라벨링됨)(712 및 722), 전력 공급 핀들(734 및 744), 게이트 구조물(761), VIA 게이트/MD 구조물들(775-777), 및 M0 도전성 라인들(771 및 772)을 포함할 수 있다. 집적 회로(700)는 다른 구조물들, 예컨대 다른 비아들, 도전성 라인들, 유전체 층들, 임의의 다른 적합한 구조물들을 더 포함할 수 있으며, 간략화 및 명료성을 위해 도 7에 도시되지 않았다. 전력 공급 핀들(734 및 744)은 하나 이상의 트랜지스터에 전력 공급을 제공하기 위해 사용된다. 예를 들어, 전력 공급 핀들은 몇몇 실시예들에 따라, 하나 이상의 비아를 통해 BEOL 상호연결 구조물의 금속 층들(예를 들어, M0, M1 등) 중 하나에 형성된 전력 공급 라인들에 연결될 수 있다. 몇몇 실시예들에서, 전력 공급 핀들(734 및 744)은 BEOL 상호연결 구조물에서 VIA 게이트/MD와 동일한 레벨로 형성될 수 있다. 도 6의 셀 레이아웃 설계와 유사하게, 1-핀 표준 셀(702)에 대한 셀 레이아웃 설계는 전력 공급 라인들에 전기적으로 연결되지 않는 상부 및/또는 하부 셀 경계를 포함할 수 있다. 오히려, 상부 셀 경계는 필요하다면 공칭 거리만큼 p-타입 활성 영역(721) 위에 정의될 수 있다. 유사하게, 하부 셀 경계는 필요하다면 공칭 거리만큼 n-타입 활성 영역(711) 아래에 정의될 수 있다. 따라서, 전력 공급 라인들의 중간에 정의된 상부 셀 경계 및 하부 셀 경계를 포함하는 1-핀 표준 셀(702)의 셀 높이는 또한 도 1에서 설명한 바와 같은 1-핀 표준 셀(150)의 셀 높이 미만일 수 있다. 또한, 전력 공급 라인들의 일부 또는 전부를 핀 연결들로 대체함으로써, 전력 공급 라인들의 수는 감소되어 표준 셀들에 부가적인 회로 컴포넌트들을 통합하기 위해 더 많은 디바이스 공간을 제공하거나 또는 더 컴팩트한 표준 셀 레이아웃 설계를 제공할 수 있다. APR 프로세스를 구현하는 레이아웃 설계 툴은 전력 공급 핀들을 칩 레벨 전력 공급 계획에 배열하고 전기적으로 연결할 수 있다. 게다가, 전력 공급 핀 구성을 통합하는 표준 셀은 APR 프로세스 동안 수직 행 배치 규칙에 따라 또한 배열될 수 있다.
도 8은 몇몇 실시예들에 따른, 수직 행 배치 규칙을 사용하여 배열되고 정렬된 전력 공급 핀들을 통합하는 예시적인 셀들의 행들을 예시한다. 수직 행 배치 규칙 하에서, APR 프로세스를 구현하는 레이아웃 설계 시스템은 디바이스 레이아웃을 최적화시키기 위해 셀 높이에 평행한 수직 방향으로 표준 셀 구조물들을 배열 또는 이동시킬 수 있다. 게다가, 전력 공급 핀들은 APR 프로세스 동안 정렬되어 몇 가지 예를 들면 더 짧은 금속 연결들, 더 컴팩트한 디바이스 설계들, 제조 프로세스에서의 추가 단계들 등과 같은 이점들을 제공할 수 있다.
도 8은 셀들(810a-810b, 820 및 825)을 포함하는 집적 회로(800)를 예시한다. 표준 셀들(810a-810b)은 2-핀 표준 셀들이고, 표준 셀(820)은 1-핀 표준 셀인 반면, 표준 셀(825)은 하나의 n-타입 활성 영역 및 2 개의 p-타입 활성 영역들의 부분들을 포함하는 맞춤 설계된 셀이다. 또한, 도 8에는 n-타입 활성 영역들(811a-811d), p-타입 활성 영역들( 821a-821d), 수직 행들(830a-830b), 활성 영역들에 수직인 전력 공급 라인들(831a-831b), 가상 격자 라인들(833a-833d), 전력 공급 핀들(871a-871d, 873a-873b, 875a-875d, 877a-877c), VIA0(872a-872b, 874, 876a-876b, 878a-878b), VIA1(882a-882b), M2 도전성 라인들(881), 및 VIA1(882a-882b)이 도시된다. 도 7에 도시된 대응 회로 컴포넌트들 및 구성들과 유사할 수 있는 도 8에 도시된 회로 컴포넌트들 및 구성들은 여기서는 상세히 설명되지 않는다. 집적 회로(800)는 다른 구조물들, 예컨대 다른 비아들, 도전성 라인들, 유전체 층들, 임의의 다른 적합한 구조물들을 더 포함할 수 있으며, 간략화 및 명료성을 위해 도 8에 도시되지 않았다.
몇몇 실시예들에서, 전력 공급 핀들(871a-871d, 873a-873b, 875a-875d)은 BEOL 상호연결 구조물에서 VIA 게이트/MD와 동일한 레벨 상에 형성될 수 있다. 전력 공급 라인들(831a-831b)은 몇몇 실시예들에 따라 VSS 또는 VDD 전력 공급을 제공하는 도전성 라인들일 수 있다. 전력 공급 라인들(831a-831b)은 VIA0 구조물들을 통해 표준 셀들(810a-810b, 820 및 825)의 전력 공급 핀들에 연결될 수 있다. 몇몇 실시예들에서, 전력 공급 라인들(831a-831b)은 BEOL 상호연결 구조물의 M1 금속층에 통합될 수 있다. M2 도전성 라인(881)은 M1 금속층 위에 형성될 수 있고, 전력 공급 라인들(831a-831b)을 연결하는데 사용될 수 있다. 몇몇 실시예들에서, M2 도전성 라인(881)은 BEOL 상호연결 구조물의 금속 층 내의 도전성 금속 라인일 수 있다. 예를 들어, M2 도전성 라인들은 제1 및 제 2 상호연결 레벨보다 위에 있는 제3 상호연결 레벨을 나타내는 로컬 상호연결부일 수 있으며, 하나 이상의 비아를 통해 하나 이상의 아래 놓인 M1 금속 라인들에 전기적으로 연결된다. M2 도전성 라인(881)은 VIA1(882a-882b)를 통해 전원 공급 라인들(831a-831b)을 전기적으로 연결시킬 수 있다.
APR 프로세스를 구현하는 레이아웃 설계 시스템은 상이한 표준 셀 레이아웃들의 전력 연결들을 식별하고, 동일한 전력 입력을 요구하는 전력 연결들이 가상 그리드 라인들(833a-833d) 중 하나 상에 정렬되도록 이들을 정렬할 수 있다. 또한, 셀들의 라이브러리의 표준 셀들은 그들의 전력 연결부들이 APR 프로세스가 대응 전력 연결부들을 정렬하기 위해 동작할 때 편의성을 제공하는 위치들에 배치되도록 설계될 수 있다. 예로서 도 8에 예시된 표준 셀들을 사용하여, 전력 공급 핀들(871a-871b, 873b, 875c-875d, 877a-877b)은 동일한 타입의 저녁 공급, 예를 들어, VDD, VSS 또는 접지와 같은 전력 공급 라인들을 필요로 한다. APR 프로세스는 가상 그리드 라인(833b) 상에 871a-871b and 873b를, 그리고 가상 그리드 라인(833d) 상에 8875c-875d, 877a-877b를 정렬할 수 있다. 이들 전력 공급 핀들은 직선으로 정렬될 수 있기 때문에, 전력 공급 라인들(예컨대, 831a 및 831b)은 또한 장치 풋 프린트를 최소화하고 결국 더 짧은 금속 연결들, 더 컴팩트한 디바이스 설계들, 제조에 있어서의 추가 단계 없음과 같은 이익을 제공할 수 있는 직선으로 형성될 수 있다.
도 9는 몇몇 실시예들에 따른, 수직 행 배치 규칙을 사용하여 배열되고 금속 연결 길이들을 최소화하여 더 컴팩트한 집적 회로를 제공하도록 배열되는 예시적인 셀들의 행들을 예시한다.
APR 프로세스를 구현하는 레이아웃 설계 시스템은 1-핀 표준 셀들 및 2-핀 표준 셀들 또는 다른 셀들과 같은 상이한 표준 셀 레이아웃들을 식별하고 그들의 전력 연결 선호도 및/또는 요건들을 식별할 수 있다. APR 프로세스는 표준 셀 기능들, 치수들, 전력 연결부들의 위치들, 및 다른 적합한 피처들을 포함하는(그러나 이에 제한되는 것은 아님) 표준 셀들을 구현하는 집적 회로의 특징들 및 피처들을 식별하도록 구성될 수 있다. 표준 셀들의 피처들 및 구성들에 기반하여, APR 프로세스를 구현하는 레이아웃 설계 시스템은 수직 또는 수평 행 배치 규칙들 하에 그들을 배열하는 것 외에도, 디바이스 레이아웃을 최적화하기 위해 표준 셀들을 회전시킬 수 있다.
몇몇 실시예들에서, APR 프로세스를 구현하는 레이아웃 설계 시스템은 도 8에 설명된 집적 회로(800)를 분석하고, 그들의 위치들 및 구성들과 같은 표준 셀들의 특징들을 식별할 수 있다. 예를 들어, 레이아웃 설계 시스템은 적어도 2-핀 표준 셀들(810a-810b), 1-핀 표준 셀(820), 및 맞춤 설계된 셀(825)의 위치, 기능, 연결부들, 연결부들의 위치들을 식별할 수 있다. 레이아웃 설계 시스템은 표준 셀 레이아웃들을 배열하거나 회전시켜 금속 라인 연결부들의 길이들을 추가로 줄임으로써 디바이스 풋 프린트를 추가로 최소화하는 것에 의해 표준 셀들의 위치들 및 배치들을 최적화할 수 있다. 예를 들어, 도 8에 예시된 전력 공급 핀들, 전력 공급 라인들, 및 M1 도전성 라인과 같은 표준 셀들에 대한 전력 연결부들(및/또는 레이아웃 설계에서의 그들의 위치들)을 식별함으로써, APR 프로세스를 구현하는 레이아웃 설계 시스템은 도 9에 도시된 바와 같이, 표준 셀들(925 및 910b)을 형성하기 위하여 180° 만큼 (수직 행(830b)에 배치된 표준 셀들 또는 수직 행(830b)의 대칭축을 표시하는 도 9에서 점선으로 표시된) Y 방향을 따라 연장되는 가상 그리드 라인(935)을 따라 표준 셀들(825 및 810b)을 회전시킬 수 있다. 다시 말해, 표준 셀들은 "뒤집혀" 있다. 전력 공급 라인들(831a 및 831b)이 표준 셀 회전 후에 서로 더 가깝게 배치되기 때문에, 전력 공급 라인들을 전기적으로 연결하기 위해 사용되는 M1 도전성 라인의 길이는 감소될 수 있다. VIA1(982a 및 982b)을 통해 전력 공급라인들(831a 및 831b)을 전기적으로 연결하는 M1 도전성 라인(981)은 도 8에 예시된 M1 도전성 라인(881)의 길이에 비해 더 짧은 X 방향을 따른 길이를 가질 수 있다. 또한, APR 프로세스는 표준 셀들의 특정 컴포넌트들을 표준 셀들 내의 위치들에 배치할 수 있어, 이들 특정 컴포넌트들 간에 배선(routing)은 단축될 수 있다. 예를 들어, APR 프로세스는 표준 셀들(925 및 910b) 내의 각각의 전력 핀 커넥터들(877a 및 876a)의 위치들을 일직선으로 정렬할 수 있어, 이들 2 개의 전력 핀 커넥터들을 전기적으로 연결하는 전력 공급 라인(831b)은 일직선이고 회전이 없으므로 전력 공급 라인의 길이를 최소화한다.
도 10은 몇몇 실시예들에 따른, 집적 회로들의 표준 셀 레이아웃 설계들을 최적화하기 위한 방법(1000)의 예시이다. 방법(1000)의 동작들은 또한 상이한 순서로 수행되고 그리고/또는 변경될 수 있다. 방법(1000)의 변형들은 또한 본 개시물의 범위 내에 있어야 한다.
동작(1002)에서, 반 행 갭들을 감소시키거나 제거하기 위해 APR 프로세스를 구현하는 레이아웃 설계 시스템은 적어도 각각의 표준 셀 구조물의 셀 높이들에 기반하여 수직 방향으로 표준 셀 구조물들을 배열한다. 예를 들어, 1-핀 표준 셀 구조물은 그 자신과 인접 2-핀 표준 셀 구조물 사이에 반 행 갭(half-row gap)을 가질 수 있다. APR 프로세스는 표준 셀 구조물들의 기능들 및 연결성들을 보존하면서, 반 행 갭을 제거하기 위해 수평 방향보다는 수직 방향으로 표준 셀 구조물들 중 하나를 위 또는 아래로 이동시킬 수 있다.
동작(1004)에서, APR 프로세스를 구현하는 레이아웃 설계 시스템은 회로 레이아웃 설계를 스캔하여 최적화될 필요가 있는 표준 셀들을 결정한다. 몇몇 실시예들에서, 표준 셀들 사이의 도전성 라인들이 검사되고, 바람직하지 않게 긴 도전성 라인들을 갖는 및/또는 인접한 표준 셀들 사이의 바람직하지 않은 갭들을 갖는 표준 셀들이 최적화되도록 선택된다. 몇몇 실시예들에서, 표준 셀들은 특정 기준, 예를 들어, 도전성 라인이 너무 길고 그리고/또는 표준 셀들 사이의 분리가 너무 큰지 여부를 결정하기 위한 기준에 따라 선택된다. 표준 셀들은 APR 데이터베이스 또는 셀 라이브러리 내의 임의의 맞춤 설계된 셀들, 또는 임의의 표준 셀, 예를 들어, 도 1 내지 도 9에서 상술된 표준 셀들일 수 있다.
동작(1006)에서, APR 프로세스를 구현하는 레이아웃 설계 시스템은 상이한 표준 셀 레이아웃들의 전력 연결들을 식별하여, 동일한 전력 입력을 요구하는 전력 연결들이 정렬되도록 이들을 정렬할 수 있다. 몇몇 실시예들에서, 전력 연결부들은 셀 배치를 위한 수직 행들과 평행한 가상 그리프 라인 상에 정렬된다. 이들 전력 공급 핀들은 직선으로 정렬될 수 있기 때문에, 전력 공급 라인들은 또한 장치 풋 프린트를 최소화하고 결국 더 짧은 금속 연결들, 더 적은 기생 커패시턴스들, 더 컴팩트한 디바이스 설계들, 제조에 있어서의 추가 단계 없음과 같은 이익들을 제공하는 직선으로 형성될 수 있다. 정렬된 전력 공급 핀들의 예들은 도 8에서 상기 설명된 전력 공급 핀들(871a-871b, 873b, 875c-875d, 877a-877b)일 수 있다. 또한, 셀들의 라이브러리의 표준 셀들은 그들의 전력 연결부들이 APR 프로세스가 대응 전력 연결부들을 정렬하기 위해 동작할 때 편의성을 제공하는 위치들에 배치되도록 설계될 수 있다. 몇몇 실시예들에서, 차일드 셀(child cell)들은 표준 셀이 도전성 라인 길이들을 감소시키기 위해 회전되거나 "뒤집히는" 경우 발생될 수 있다.
APR 프로세스를 구현하는 레이아웃 설계 시스템은 또한 상이한 표준 셀 레이아웃들을 식별하고 그들의 전력 연결 선호도 및/또는 요건들을 식별할 수 있다. 표준 셀들의 피처들 및 구성들에 기반하여, APR 프로세스를 구현하는 레이아웃 설계 시스템은 수직 또는 수평 행 배치 규칙들 하에 그들을 배열하는 것 외에도, 도전성 라인들의 길이를 감소시키는 것과 같이 디바이스 레이아웃을 최적화하기 위해 표준 셀들을 회전시킬 수 있다. 회전된 및 이동된 표준 셀들의 예들은 도 9에서 상술된 표준 셀들일 수 있다.
표준 셀들의 배열은 설계-규칙-검사(DRC, design-rule-check) 규칙들에 따른다. 몇몇 실시예들에서, 표준 셀들이 배치되기 전에, 이격 규칙들 및/또는 DRC 규칙들을 위반하지 않고 선택된 표준 셀들을 회전 또는 이동시키는 것이 가능한지 여부가 결정된다. 몇몇 실시예들에서, DRC 규칙들은 셀 경계 중첩을 방지하는 이격 규칙들을 포함한다. 몇몇 실시예들에서, 표준 셀들은 도전성 라인 길이를 단축시키도록 배열된다. 몇몇 실시예들에서, 표준 셀들은 인접 표준 셀들 사이의 바람직하지 않은 빈 공간을 제거하도록 배열된다. 배열들은 임의의 적용가능한 DRC 규칙들과 일치한다.
동작(1008)에서, 하나 이상의 표준 셀을 포함하는 최적화된 레이아웃 설계는 차일드 셀들 또는 모듈들로서 식별되어 새로운 셀 라이브러리에 저장될 수 있다. 몇몇 실시예들에서, 차일드 셀들은 기존의 표준 셀들을 회전시키고 미래의 사용을 위해 회전된 표준 셀을 새로운 라이브러리에 저장함으로써 발생될 수 있다. 몇몇 실시예들에서, 최적화된 표준 셀들의 개수는 차일드 셀들로서 저장될 수 있다.
도 11은 몇몇 실시예들에 따른, 본 개시물의 다양한 실시예들이 구현될 수 있는 예시적인 컴퓨터 시스템(1100)의 예시이다. 컴퓨터 시스템(1100)은 본 명세서에 설명된 기능들 및 동작들을 수행할 수 있는 임의의 잘 알려진 컴퓨터일 수 있다. 제한이 아닌 예로서, 컴퓨터 시스템(1100)은 최적화될 표준 셀들을 선택하고 표준 셀들 내의 원하는 위치들에 예를 들어 EDA 툴에 금속 컷(metal cut)들을 배치할 수 있다. 컴퓨터 시스템(1100)은 예를 들어, 방법(1000)에서 하나 이상의 동작을 실행하기 위해 사용될 수 있다.
컴퓨터 시스템(1100)은 프로세서(1104)와 같은 하나 이상의 프로세서(또한 중앙 처리 장치 또는 CPU라고도 함)를 포함한다. 프로세서(1104)는 통신 인프라구조 또는 버스(1106)에 연결된다. 또한, 컴퓨터 시스템(1100)은 입력/출력 인터페이스(들)(1102)를 통해 통신 인프라구조 또는 버스(1106)와 통신하는 모니터들, 키보드들, 포인팅 디바이스들 등과 같은 입력/출력 디바이스(들)(1103)를 포함한다. EDA 툴은 본 명세서에 설명된 기능들 및 동작들 - 예를 들어, 도 10의 방법(1000) - 을 입력/출력 디바이스(들)(1103)를 통해 구현하기 위한 명령어들을 수신할 수 있다. 컴퓨터 시스템(1100)은 또한 랜덤 액세스 메모리(RAM)와 같은 메인 메모리 또는 1차 메모리(1108)를 포함한다. 메인 메모리(1108)는 하나 이상의 레벨의 캐시를 포함할 수 있다. 메인 메모리(1108)는 제어 로직(예를 들어, 컴퓨터 소프트웨어) 및/또는 데이터를 내부에 저장한다. 몇몇 실시예들에서, 제어 로직(예를 들어, 컴퓨터 소프트웨어) 및/또는 데이터는 도 10의 방법(1000)과 관련하여 상기 설명된 동작들 중 하나 이상을 포함할 수 있다.
컴퓨터 시스템(1000)은 또한 하나 이상의 2차 저장 디바이스들 또는 메모리(1110)를 포함할 수 있다. 2차 메모리(1110)는 예를 들어, 하드 디스크 드라이브(1112) 및/또는 착탈식 저장 디바이스 또는 드라이브(1114)를 포함할 수 있다. 착탈식 저장 드라이브(1114)는 플로피 디스크 드라이브, 자기 테잎 드라이브, 컴팩트 디스크 드라이브, 광학 저장 디바이스, 테잎 백업 디바이스 및/또는 임의의 다른 저장 디바이스/드라이브일 수 있다.
착탈식 저장 드라이브(1114)는 착탈식 저장 유닛(1118)과 상호작용할 수 있다. 착탈식 저장 유닛(1118)은 컴퓨터 소프트웨어(제어 로직) 및/또는 데이터가 저장된 컴퓨터 사용가능 또는 판독가능 저장 디바이스를 포함한다. 착탈식 저장 유닛(1118)은 플로피 디스크, 자기 테잎, 컴팩트 디스크, DVD, 광 저장 디스크 및/또는 임의의 다른 컴퓨터 데이터 저장 디바이스일 수 있다. 착탈식 저장드라이브(1114)는 착탈식 저장 유닛(1118)으로부터 판독하고 그리고/또는 착탈식 저장 유닛(1118)에 기록한다.
몇몇 실시예들에 따르면, 2차 메모리(1110)는 컴퓨터 프로그램 및/또는 다른 명령어들 및/또는 데이터가 컴퓨터 시스템(1100)에 의해 액세스될 수 있게 허용하기 위한 다른 수단, 방편, 또는 다른 접근법들을 포함할 수 있다. 그러한 수단, 방편, 또는 다른 접근법은 예를 들어, 착탈식 저장 유닛(1122) 및 인터페이스(1120)를 포함할 수 있다. 착탈식 저장 유닛(1122) 및 인터페이스(1120)의 예들은 프로그램 카트리지 및 카트리지 인터페이스(예컨대, 비디오 게임 디바이스들에서 발견되는 것), 착탈식 메모리 칩(예컨대, EPROM 또는 PROM) 및 연관된 소켓, 메모리 스틱, 및 USB 포트, 메모리 카드 및 연관된 메모리 카드 슬롯, 및/또는 임의의 다른 착탈식 저장 유닛 및 연관된 인터페이스를 포함할 수 있다. 몇몇 실시예들에서, 2차 메모리(1110), 착탈식 저장 유닛(1118), 및/또는 착탈식 저장 유닛(1122)은 도 10의 방법(1000)과 관련하여 상기 설명된 동작들 중 하나 이상을 포함할 수 있다.
컴퓨터 시스템(1100)은 통신 또는 네트워크 인터페이스(1124)를 더 포함할 수 있다. 통신 인터페이스(1124)는 컴퓨터 시스템(1100)이 원격 디바이스들, 원격 네트워크들, 원격 엔티티들 등의 임의의 조합 (개별적으로 및 집합적으로 참조 번호 1128로 참조됨)과 통신하고 상호 작용하는 것을 가능하게 한다. 예를 들어, 통신 인터페이스(1124)는 유선 및/또는 무선일 수 있고 LAN들, WAN들, 인터넷 등의 임의의 조합을 포함할 수 있는 통신 경로(1126)를 통해 원격 디바이스들(1128)과 컴퓨터 시스템(1100)이 통신하도록 허용할 수 있다. 제어 로직 및/또는 데이터는 통신 경로(1126)를 통해 컴퓨터 시스템(1100)으로 그리고 컴퓨터 시스템(1100)으로부터 전송될 수 있다.
전술한 실시예들의 동작들은 광범위한 구성들 및 아키텍처들로 구현될 수 있다. 따라서, 앞선 실시예들 - 예를 들어, 도 10의 방법(1100) 및 도 12의 방법(1200)(하기에 설명된) - 에서의 동작들 중 일부 또는 전부는 하드웨어로 또는 소프트웨어로 또는 하드웨어 및 소프트웨어 모두로 수행될 수 있다. 몇몇 실시예들에서, 제어 로직(소프트웨어)이 저장된 유형의(tangible) 컴퓨터 사용가능 또는 판독가능 매체를 포함하는 유형의 장치 또는 제조물은 본 명세서에서 컴퓨터 프로그램 제품 또는 프로그램 저장 디바이스로도 지칭된다. 이것은 컴퓨터 시스템(1100), 메인 메모리(1108), 2차 메모리(1110), 및 착탈 저장 유닛들(1118 및 1122) 뿐만 아니라 이들의 임의의 조합을 구현하는 유형의 제조물들을 포함하나 이에 제한되는 것은 아니다. 그러한 제어 로직은 하나 이상의 데이터 프로세싱 디바이스들(예컨대, 컴퓨터 시스템(1100))에 의해 실행될 때, 그러한 데이터 프로세싱 디바이스들로 하여금 본 명세서에서 설명된 바와 같이 동작하게 한다. 몇몇 실시예들에서, 컴퓨터 시스템(1100)은 도 12의 방법(1200)(하기 설명된)에 예시된 바와 같이, 포토마스크들 및 회로들의 제조시 동작들을 수행하는 소프트웨어와 함께 설치된다. 몇몇 실시예들에서, 컴퓨터 시스템(1100)은 포토마스크의 제조 및 회로 제조를 위한 하드웨어/장비를 포함한다. 예를 들어, 하드웨어/장비는 컴퓨터 시스템(1100)의 엘리먼트(1128)(원격 디바이스(들), 네트워크(들), 엔티티(들))에 연결되거나 그 일부일 수 있다.
도 12는 몇몇 실시예들에 따른, 회로 제조를 위한 예시적인 방법(1200)의 예시이다. 방법(1200)의 동작들은 또한 상이한 순서로 수행되고 그리고/또는 변경될 수 있다. 방법(1200)의 변형들은 또한 본 개시물의 범위 내에 있어야 한다.
동작(1201)에서, GDS 파일이 제공된다. GDS 파일은 EDA 툴에 의해 생성될 수 있으며, 개시된 방법을 사용하여 이미 최적화된 표준 셀 구조물들을 포함할 수 있다. 1201에 묘사된 동작은 예를 들어, 상기 설명된 컴퓨터 시스템(1100)과 같은 컴퓨터 시스템 상에서 동작하는 EDA 툴에 의해 수행될 수 있다.
동작(1202)에서, GDS 파일에 기반하여여 포토마스크들이 형성된다. 몇몇 실시예들에서, 동작(1201)에서 제공되는 GDS 파일은 하나 이상의 집적 회로들을 제조하기 위한 포토마스크들을 생성하기 위해 테이프-아웃 동작을 취한다. 몇몇 실시예들에서, GDS 파일에 포함된 회로 레이아웃이 판독되고 석영 또는 유리 기판에 전사되어 회로 레이아웃에 대응하는 불투명 패턴들을 형성할 수 있다. 불투명 패턴들은 예를 들어, 크롬 또는 다른 적합한 금속들로 제조될 수 있다. 동작(1202)은 포토마스크 제조사에 의해 수행될 수 있으며, 여기서 회로 레이아웃이 적합한 소프트웨어(예를 들어, EDA 툴)를 사용하여 판독되고 회로 레이아웃이 적합한 인쇄/성막 툴을 사용하여 기판 상으로 전사된다. 포토마스크들은 GDS 파일에 포함된 회로 레이아웃/피처들을 반영한다.
동작(1203)에서, 동작(1202)에서 생성된 포토마스크들에 기반하여 하나 이상의 회로가 형성된다. 몇몇 실시예들에서, 포토마스크들은 GDS 파일에 포함된 회로의 패턴들/구조들을 형성하는데 사용된다. 몇몇 실시예들에서, 다양한 제조 툴들(예를 들어, 포토리소그래피 장비, 성막 장비, 및 에칭 장비)이 하나 이상의 회로의 피처들을 형성하는데 사용된다.
본 개시물에 설명된 자동 배치 및 배선 방법들은 APR 방법을 구현하는 시스템이 핀들에 수직하지만 셀 높이에 평행한 수직 방향으로 표준 셀 구조물들을 배열하는 배치 및 배선 규칙들을 제공한다. 시스템은 표준 셀 구조물들의 기능들 및 연결성들을 보존하면서, 반 행 갭을 제거하기 위해 수평 방향보다는 수직 방향으로 표준 셀 구조물들 중 하나를 위 또는 아래로 이동시킬 수 있다. 본 개시물에서 설명된 신규한 레이아웃 방법들은 또한 표준 셀 구조물들에 수직 전력 공급 라인들을 통합함으로써 디바이스 밀도를 향상시키고 셀 높이를 더 감소시킨다. 본 개시물에 설명된 레이아웃 및 배치/배선 방법들은 또한 디바이스 밀도 및 성능을 추가로 향상시키기 위해 표준 셀 구조물들에 전력 공급을 제공하기 위한 핀 연결들을 포함한다. 핀 연결들은 특정 표준 셀 구조물에 전력 공급을 제공하는 층간 상호연결 비아들일 수 있으며, 단독으로 또는 전력 공급 라인들과 함께 사용될 수 있다. 전력 공급 라인들의 일부 또는 전부를 핀 연결들로 대체함으로써, 전력 공급 라인들의 수를 줄일 수 있다. 또한, 공통 전력 또는 신호 소스에 연결되는 인접한 표준 셀 구조물들의 핀 연결들은, 각각의 표준 셀 구조물 내의 특정 핀 연결 위치들을 선택하는 것 또는 표준 셀 레이아웃들을 뒤집기/회전시키는 것에 의해 서로 가깝게 정렬되고 배치될 수 있다. 핀 연결부들을 서로 가깝게 배치하는 것은, 결국 몇 가지 예를 들면, 더 짧은 금속 연결들, 더 적은 기생 커패시턴스들, 더 컴팩트한 디바이스 설계들, 제조에 있어서 추가 단계가 없는 것과 같은 이점들을 제공하는 금속 연결이 짧아지는 이점들을 제공할 수 있다.
몇몇 실시예들에서, 표준 셀 구조물들을 배치 및 배선하는 방법은 복수의 표준 셀 구조물들의 제1 방향 및 제2 방향을 결정하는 단계를 포함한다. 제1 방향 및 제2 방향은 서로 수직이다. 방법은 복수의 전력 공급 라인들의 위치들을 결정하는 단계를 더 포함하며, 복수의 전력 공급 라인들은 제2 방향을 따라 연장되고, 복수의 표준 셀 구조물들에 전기 공급을 제공한다. 방법은 복수의 표준 셀 구조물들 중 제1 표준 셀 구조물의 제1 높이 및 제2 표준 셀 구조물의 제2 높이를 결정하는 단계를 더 포함한다. 제1 높이 및 제2 높이는 제2 방향으로 측정되며 서로 상이하다. 방법은 제1 표준 셀 구조물 및 제2 표준 셀 구조물 중 적어도 하나를 제2 방향으로 배열하는 단계를 더 포함한다.
몇몇 실시예들에서, 표준 셀 구조물은 제1 핀을 갖는 제1 핀 전계 효과 트랜지스터(finFET)를 포함하고, 제1 핀은 상부에 형성된 제1 소스/드레인 콘택을 포함한다. 표준 셀 구조물은 제2 핀을 갖는 제2 finFET을 더 포함한다. 제2 핀은 제2 핀 상에 형성된 제2 소스/드레인 콘택을 포함한다. 제1 핀 및 제2 핀은 서로 평행하다. 표준 셀 구조물은 제1 핀 또는 제2 핀에 수직인 제1 전력 공급 라인을 더 포함한다.
몇몇 실시예들에서, 표준 셀 구조물들을 배치 및 배선하는 방법은 제1 표준 셀 구조물의 제1 핀 커넥터를 위한 제1 위치를 결정하는 단계를 포함한다. 제1 표준 셀 구조물은 방향을 따라 연장되는 활성 영역의 제1 부분을 포함한다. 제1 핀 커넥터는 활성 영역에 전기적으로 연결된다. 방법은 제2 표준 셀 구조물의 제2 핀 커넥터를 위한 제2 위치를 결정하는 단계를 더 포함한다. 제2 표준 셀 구조물은 방향을 따라 연장되는 활성 영역의 제2 부분을 포함한다. 제2 핀 커넥터는 활성 영역에 전기적으로 연결된다. 방법은 제3 표준 셀 구조물의 제3 핀 커넥터 및 제2 핀 커넥터를 전기적으로 연결하는 전력 공급 라인이 방향에 수직하도록, 제3 핀 커넥터를 위한 제3 위치를 결정하는 단계를 더 포함한다. 방법은 제1 위치와 제2 위치 사이의 거리가 감소되도록, 방향을 따라 제1 표준 셀 구조물 및 제2 표준 셀 구조물 중 적어도 하나에 대해 동작을 수행하는 단계를 더 포함한다.
명세서의 요약이 아닌 상세한 설명 섹션은 청구범위를 해석하기 위해 사용되는 것으로 의도된다는 것이 인식될 것이다. 개시물의 요약 섹션은 고려된 예시적인 실시예들 중 하나 이상을 나타내지만, 모든 실시예들을 나타내는 것은 아니며, 따라서 첨부된 청구범위를 제한하려는 것은 아니다.
전술한 개시내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식할 것이다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 첨부된 청구항들의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알 것이다.
실시예들
실시예 1. 표준 셀 구조물들을 배치 및 배선하는 방법에 있어서,
복수의 표준 셀 구조물들의 제1 방향 및 제2 방향을 결정하는 단계 ― 상기 제1 방향 및 상기 제2 방향은 서로 수직임 ― ;
복수의 전력 공급 라인들의 위치들을 결정하는 단계 ― 상기 복수의 전력 공급 라인들은 상기 제2 방향을 따라 연장되고, 상기 복수의 표준 셀 구조물들에 전기 공급을 제공함 ― ;
상기 복수의 표준 셀 구조물들 중 제1 표준 셀 구조물의 제1 높이 및 제2 표준 셀 구조물의 제2 높이를 결정하는 단계 ― 상기 제1 높이 및 상기 제2 높이는 상기 제2 방향으로 측정되고 서로 상이함 ― ; 및
상기 제1 표준 셀 구조물 및 상기 제2 표준 셀 구조물 중 적어도 하나를 상기 제2 방향으로 배열하는 단계 ― 상기 제1 방향 및 제2 방향을 결정하는 단계, 상기 위치들을 결정하는 단계, 상기 제1 높이를 결정하는 단계, 및 상기 배열하는 단계 중 적어도 하나는 프로세서에 의해 수행됨 ―
를 포함하는, 표준 셀 구조물들을 배치 및 배선하는 방법.
실시예 2. 실시예 1에 있어서,
상기 배열하는 단계는 상기 제2 방향으로 상기 제1 표준 셀 구조물 및 상기 제2 표준 셀 구조물을 서로 접하게 하는 것인, 표준 셀 구조물들을 배치 및 배선하는 방법.
실시예 3. 실시예 1에 있어서,
상기 배열하는 단계는 상기 제1 표준 셀 구조물과 상기 제2 표준 셀 구조물 사이의 갭을 감소시키는 것인, 표준 셀 구조물들을 배치 및 배선하는 방법.
실시예 4. 실시예 3에 있어서,
상기 갭의 높이는 상기 제1 높이의 약 절반인 것인, 표준 셀 구조물들을 배치 및 배선하는 방법.
실시예 5. 실시예 1에 있어서,
상기 제1 표준 셀 구조물 및 상기 제2 표준 셀 구조물 중 적어도 하나를 배열하는 단계는 상기 제1 높이 및 상기 제2 높이에 기반하는 것인, 표준 셀 구조물들을 배치 및 배선하는 방법.
실시예 6. 실시예 1에 있어서,
상기 복수의 표준 셀 구조물들은 하나 이상의 핀 전계 효과 트랜지스터(finFET, fin field-effect transistor)를 포함하고, 상기 제2 방향은 상기 하나 이상의 finFET의 게이트 구조물들과 평행한 것인, 표준 셀 구조물들을 배치 및 배선하는 방법.
실시예 7. 실시예 1에 있어서,
상기 배열하는 단계는 상기 제2 방향을 따라 상기 제1 표준 셀 구조물 및 상기 제2 표준 셀 구조물을 이동시키는 단계를 포함하는 것인, 표준 셀 구조물들을 배치 및 배선하는 방법.
실시예 8. 실시예 1에 있어서,
상기 배열하는 단계는 상기 제1 표준 셀 구조물 및 상기 제2 표준 셀 구조물 중 적어도 하나를 회전시키는 단계를 포함하는 것인, 표준 셀 구조물들을 배치 및 배선하는 방법.
실시예 9. 실시예 8에 있어서,
상기 제1 표준 셀 구조물 및 상기 제2 표준 셀 구조물 중 적어도 하나를 회전시키는 단계는 상기 제1 표준 셀 및 상기 제2 표준 셀의 각각의 대칭축을 중심으로 회전시키는 단계를 포함하는 것인, 표준 셀 구조물들을 배치 및 배선하는 방법.
실시예 10. 표준 셀 구조물에 있어서,
제1 핀을 갖는 제1 핀 전계 효과 트랜지스터(finFET) ― 상기 제1 핀은 상부에 형성된 제1 소스/드레인 콘택을 포함함 ― ;
제2 핀을 갖는 제2 finFET ― 상기 제2 핀은 상부에 형성된 제2 소스/드레인 콘택을 포함하고, 상기 제1 핀 및 상기 제2 핀은 서로 평행함 ― ; 및
상기 제1 핀 또는 상기 제2 핀에 수직인 제1 전력 공급 라인
을 포함하는, 표준 셀 구조물.
실시예 11. 실시예 10에 있어서,
상기 제1 전력 공급 라인은 상기 제1 소스/드레인 콘택에 전기적으로 연결되는 것인, 표준 셀 구조물.
실시예 12. 실시예 10에 있어서,
제2 전력 공급 라인을 더 포함하고, 상기 제2 전력 공급 라인은 상기 제1 핀 또는 상기 제2 핀에 수직인 것인, 표준 셀 구조물.
실시예 13. 실시예 12에 있어서,
상기 제2 전력 공급 라인은 상기 제2 소스/드레인 콘택에 전기적으로 연결되는 것인, 표준 셀 구조물.
실시예 14. 실시예 12에 있어서,
상기 제1 전력 공급 라인은 공급 전압을 포함하고, 상기 제2 전력 공급 라인은 기준 전압을 포함하는 것인, 표준 셀 구조물.
실시예 15. 실시예 10에 있어서,
상기 제1 핀 및 상기 제2 핀 상의 게이트 구조물을 더 포함하는, 표준 셀 구조물.
실시예 16. 표준 셀 구조물들을 배치 및 배선하는 방법에 있어서,
제1 표준 셀 구조물의 제1 핀 커넥터를 위한 제1 위치를 결정하는 단계 ― 상기 제1 표준 셀 구조물은 방향을 따라 연장되는 활성 영역의 제1 부분을 포함하고, 상기 제1 핀 커넥터는 상기 활성 영역에 전기적으로 연결됨 ― ;
제2 표준 셀 구조물의 제2 핀 커넥터를 위한 제2 위치를 결정하는 단계 ― 상기 제2 표준 셀 구조물은 상기 방향을 따라 연장되는 활성 영역의 제2 부분을 포함하고, 상기 제2 핀 커넥터는 상기 활성 영역에 전기적으로 연결됨 ― ;
제3 표준 셀 구조물의 제3 핀 커넥터 및 상기 제2 핀 커넥터를 전기적으로 연결하는 전력 공급 라인이 상기 방향에 수직하도록, 상기 제3 핀 커넥터를 위한 제3 위치를 결정하는 단계; 및
상기 제1 위치와 상기 제2 위치 사이의 거리가 감소되도록, 상기 방향을 따라 상기 제1 표준 셀 구조물 및 상기 제2 표준 셀 구조물 중 적어도 하나에 대해 동작을 수행하는 단계 ― 상기 제1 위치를 결정하는 단계, 상기 제2 위치를 결정하는 단계, 상기 제3 위치를 결정하는 단계, 및 상기 동작을 수행하는 단계 중 적어도 하나는 프로세서에 의해 수행됨 ―
를 포함하는, 표준 셀 구조물들을 배치 및 배선하는 방법.
실시예 17. 실시예 16에 있어서,
상기 동작을 수행하는 단계는 상기 제1 표준 셀 구조물 및 상기 제2 표준 셀 구조물 중 적어도 하나를 상기 방향을 따라 이동시키는 단계를 포함하고, 상기 방향은 상기 제1 표준 셀 구조물의 게이트 구조물에 수직인 것인, 표준 셀 구조물들을 배치 및 배선하는 방법.
실시예 18. 실시예 16에 있어서,
상기 동작을 수행하는 단계는 상기 제1 표준 셀 구조물 및 상기 제2 표준 셀 구조물 중 적어도 하나를 상기 방향을 따라 이동시키는 단계를 포함하며, 상기 방향은 상기 제1 표준 셀 구조물의 핀 구조물에 평행한 것인, 표준 셀 구조물들을 배치 및 배선하는 방법.
실시예 19. 실시예 16에 있어서,
상기 동작을 수행하는 단계는 상기 제1 표준 셀 구조물 또는 상기 제2 표준 셀 구조물을 회전시키는 단계를 포함하는 것인, 표준 셀 구조물들을 배치 및 배선하는 방법.
실시예 20. 실시예 19에 있어서,
상기 제1 표준 셀 구조물 또는 상기 제2 표준 셀 구조물을 회전시키는 단계는 상기 제1 표준 셀 또는 상기 제2 표준 셀의 대칭축을 중심으로 회전시키는 단계를 포함하는 것인, 표준 셀 구조물들을 배치 및 배선하는 방법.

Claims (10)

  1. 표준 셀 구조물들을 배치 및 배선하는 방법에 있어서,
    복수의 표준 셀 구조물들의 제1 방향 및 제2 방향을 결정하는 단계 ― 상기 제1 방향 및 상기 제2 방향은 서로 수직임 ― ;
    복수의 전력 공급 라인들의 위치들을 결정하는 단계 ― 상기 복수의 전력 공급 라인들은 상기 제2 방향을 따라 연장되고, 상기 복수의 표준 셀 구조물들에 전기 공급을 제공함 ― ;
    상기 복수의 표준 셀 구조물들 중 제1 표준 셀 구조물의 제1 높이 및 제2 표준 셀 구조물의 제2 높이를 결정하는 단계 ― 상기 제1 높이 및 상기 제2 높이는 상기 제2 방향으로 측정되고 서로 상이함 ― ; 및
    상기 제1 표준 셀 구조물 및 상기 제2 표준 셀 구조물 중 적어도 하나를 상기 제2 방향으로 배열하는 단계 ― 상기 제1 방향 및 제2 방향을 결정하는 단계, 상기 위치들을 결정하는 단계, 상기 제1 높이를 결정하는 단계, 및 상기 배열하는 단계 중 적어도 하나는 프로세서에 의해 수행됨 ―
    를 포함하는, 표준 셀 구조물들을 배치 및 배선하는 방법.
  2. 제1항에 있어서,
    상기 배열하는 단계는 상기 제2 방향으로 상기 제1 표준 셀 구조물 및 상기 제2 표준 셀 구조물을 서로 접하게 하는 것인, 표준 셀 구조물들을 배치 및 배선하는 방법.
  3. 제1항에 있어서,
    상기 배열하는 단계는 상기 제1 표준 셀 구조물과 상기 제2 표준 셀 구조물 사이의 갭을 감소시키는 것인, 표준 셀 구조물들을 배치 및 배선하는 방법.
  4. 제1항에 있어서,
    상기 제1 표준 셀 구조물 및 상기 제2 표준 셀 구조물 중 적어도 하나를 배열하는 단계는 상기 제1 높이 및 상기 제2 높이에 기반하는 것인, 표준 셀 구조물들을 배치 및 배선하는 방법.
  5. 제1항에 있어서,
    상기 복수의 표준 셀 구조물들은 하나 이상의 핀 전계 효과 트랜지스터(finFET, fin field-effect transistor)를 포함하고, 상기 제2 방향은 상기 하나 이상의 finFET의 게이트 구조물들과 평행한 것인, 표준 셀 구조물들을 배치 및 배선하는 방법.
  6. 제1항에 있어서,
    상기 배열하는 단계는 상기 제2 방향을 따라 상기 제1 표준 셀 구조물 및 상기 제2 표준 셀 구조물을 이동시키는 단계를 포함하는 것인, 표준 셀 구조물들을 배치 및 배선하는 방법.
  7. 제1항에 있어서,
    상기 배열하는 단계는 상기 제1 표준 셀 구조물 및 상기 제2 표준 셀 구조물 중 적어도 하나를 회전시키는 단계를 포함하는 것인, 표준 셀 구조물들을 배치 및 배선하는 방법.
  8. 제7항에 있어서,
    상기 제1 표준 셀 구조물 및 상기 제2 표준 셀 구조물 중 적어도 하나를 회전시키는 단계는 상기 제1 표준 셀 및 상기 제2 표준 셀의 각각의 대칭축을 중심으로 회전시키는 단계를 포함하는 것인, 표준 셀 구조물들을 배치 및 배선하는 방법.
  9. 표준 셀 구조물에 있어서,
    제1 핀을 갖는 제1 핀 전계 효과 트랜지스터(finFET) ― 상기 제1 핀은 상부에 형성된 제1 소스/드레인 콘택을 포함함 ― ;
    제2 핀을 갖는 제2 finFET ― 상기 제2 핀은 상부에 형성된 제2 소스/드레인 콘택을 포함하고, 상기 제1 핀 및 상기 제2 핀은 서로 평행함 ― ; 및
    상기 제1 핀 또는 상기 제2 핀에 수직인 제1 전력 공급 라인
    을 포함하는, 표준 셀 구조물.
  10. 표준 셀 구조물들을 배치 및 배선하는 방법에 있어서,
    제1 표준 셀 구조물의 제1 핀 커넥터를 위한 제1 위치를 결정하는 단계 ― 상기 제1 표준 셀 구조물은 방향을 따라 연장되는 활성 영역의 제1 부분을 포함하고, 상기 제1 핀 커넥터는 상기 활성 영역에 전기적으로 연결됨 ― ;
    제2 표준 셀 구조물의 제2 핀 커넥터를 위한 제2 위치를 결정하는 단계 ― 상기 제2 표준 셀 구조물은 상기 방향을 따라 연장되는 활성 영역의 제2 부분을 포함하고, 상기 제2 핀 커넥터는 상기 활성 영역에 전기적으로 연결됨 ― ;
    제3 표준 셀 구조물의 제3 핀 커넥터 및 상기 제2 핀 커넥터를 전기적으로 연결하는 전력 공급 라인이 상기 방향에 수직하도록, 상기 제3 핀 커넥터를 위한 제3 위치를 결정하는 단계; 및
    상기 제1 위치와 상기 제2 위치 사이의 거리가 감소되도록, 상기 방향을 따라 상기 제1 표준 셀 구조물 및 상기 제2 표준 셀 구조물 중 적어도 하나에 대해 동작을 수행하는 단계 ― 상기 제1 위치를 결정하는 단계, 상기 제2 위치를 결정하는 단계, 상기 제3 위치를 결정하는 단계, 및 상기 동작을 수행하는 단계 중 적어도 하나는 프로세서에 의해 수행됨 ―
    를 포함하는, 표준 셀 구조물들을 배치 및 배선하는 방법.
KR1020180144811A 2017-11-21 2018-11-21 표준 셀 구조물들을 위한 집적 회로 및 레이아웃 방법 KR102169644B1 (ko)

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US62/589,470 2017-11-21
US15/965,358 2018-04-27
US15/965,358 US10733352B2 (en) 2017-11-21 2018-04-27 Integrated circuit and layout method for standard cell structures

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220108694A (ko) * 2021-01-27 2022-08-03 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 이의 제조 방법
US11489055B2 (en) 2020-07-17 2022-11-01 Samsung Electronics Co., Ltd. Semiconductor devices

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6396834B2 (ja) * 2015-03-23 2018-09-26 ルネサスエレクトロニクス株式会社 半導体装置
DE102017127276A1 (de) * 2017-08-30 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Standardzellen und abwandlungen davon innerhalb einer standardzellenbibliothek
US11409935B2 (en) * 2017-12-27 2022-08-09 Intel Corporation Pin must-connects for improved performance
EP3522044B1 (en) * 2018-01-31 2021-09-01 Nxp B.V. Method of designing an integrated circuit
US10997348B2 (en) * 2018-09-28 2021-05-04 Taiwan Semiconductor Manufacturing Company Ltd. Metal cut region location method and system
WO2020137746A1 (ja) * 2018-12-26 2020-07-02 株式会社ソシオネクスト 半導体集積回路装置
US11094695B2 (en) * 2019-05-17 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device and method of forming the same
CN112018112A (zh) * 2019-05-29 2020-12-01 中芯国际集成电路制造(上海)有限公司 半导体单元结构及其形成方法
US11387229B2 (en) 2019-06-14 2022-07-12 Samsung Electronics Co., Ltd. Semiconductor device
US11646305B2 (en) 2019-10-02 2023-05-09 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
US11764219B2 (en) * 2019-12-02 2023-09-19 Intel Corporation Metal space centered standard cell architecture to enable higher cell density
US11748542B2 (en) * 2020-01-17 2023-09-05 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for integrated circuit layout
KR20220022357A (ko) * 2020-08-18 2022-02-25 삼성전자주식회사 상이한 높이들의 셀들을 포함하는 집적 회로 및 이를 설계하는 방법
KR20220022498A (ko) 2020-08-18 2022-02-28 삼성전자주식회사 반도체 장치
US11710743B2 (en) * 2020-09-18 2023-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit
CN112257384B (zh) * 2020-10-30 2022-11-01 上海兆芯集成电路有限公司 标准单元的检测方法
CN112417808B (zh) * 2020-12-04 2023-08-01 北京华大九天科技股份有限公司 一种减小线长的方法、电子设备及计算机可读存储介质
CN112214964B (zh) * 2020-12-10 2021-02-19 南京集成电路设计服务产业创新中心有限公司 一种动态改变布局方法、电子设备及计算机可读存储介质
US11943939B2 (en) * 2021-01-04 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014236116A (ja) * 2013-06-03 2014-12-15 株式会社リコー スタンダードセルのレイアウト方法、スタンダードセルのレイアウトプログラム、および半導体集積回路
KR20160011562A (ko) * 2014-07-22 2016-02-01 삼성전자주식회사 집적 회로, 상기 집적 회로에 따른 반도체 소자 및 표준 셀 라이브러리
WO2016209224A1 (en) * 2015-06-24 2016-12-29 Intel Corporation Integrated circuit layout using library cells with alternating conductive lines

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63308343A (ja) * 1987-06-10 1988-12-15 Matsushita Electric Ind Co Ltd 半導体集積回路
ATE154726T1 (de) * 1992-02-27 1997-07-15 Philips Electronics Nv Integrierte cmos-schaltung
JPH08161891A (ja) * 1994-12-07 1996-06-21 Matsushita Electric Ind Co Ltd 標準セルおよびレイアウト設計装置
US5981987A (en) * 1997-12-02 1999-11-09 Nurlogic Design, Inc. Power ground metallization routing in a semiconductor device
US7053424B2 (en) * 2002-10-31 2006-05-30 Yamaha Corporation Semiconductor integrated circuit device and its manufacture using automatic layout
JP4620942B2 (ja) * 2003-08-21 2011-01-26 川崎マイクロエレクトロニクス株式会社 半導体集積回路のレイアウト方法、そのレイアウト構造、およびフォトマスク
US7134102B2 (en) 2003-09-12 2006-11-07 Infineon Technologies Ag Automated layout transformation system and method
US7989849B2 (en) * 2006-11-15 2011-08-02 Synopsys, Inc. Apparatuses and methods for efficient power rail structures for cell libraries
JP2009111119A (ja) * 2007-10-30 2009-05-21 Nec Electronics Corp 半導体集積回路のレイアウト設計方法、レイアウト設計プログラム、及びレイアウト設計支援装置
JP5552775B2 (ja) * 2009-08-28 2014-07-16 ソニー株式会社 半導体集積回路
US9397083B2 (en) * 2010-02-03 2016-07-19 Renesas Electronics Corporation Semiconductor device including protruding power supply wirings with bent portions at ends thereof
JP5364023B2 (ja) * 2010-03-29 2013-12-11 パナソニック株式会社 半導体装置
DE102013106539B4 (de) * 2013-03-12 2020-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Verfahren zur Verifikation eines Layouts für Polysilizium-Zellrandstrukturen in FinFET-Standardzellen
US10242148B2 (en) 2014-08-25 2019-03-26 Mediatek Inc. Integrated circuit and routing design of the same
US10204920B2 (en) * 2015-04-09 2019-02-12 Samsung Electronics Co., Ltd. Semiconductor device including polygon-shaped standard cell
US9886544B2 (en) 2016-02-23 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Layout checking system and method
KR102401577B1 (ko) * 2016-06-02 2022-05-24 삼성전자주식회사 집적 회로 및 표준 셀 라이브러리
US10127340B2 (en) * 2016-09-30 2018-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell layout, semiconductor device having engineering change order (ECO) cells and method
JP6966686B2 (ja) * 2016-10-21 2021-11-17 株式会社ソシオネクスト 半導体装置
US10157840B2 (en) * 2016-12-02 2018-12-18 Taiwan Semiconductor Manufacturing Company Limited Integrated circuit having a high cell density
US10497702B2 (en) * 2017-04-14 2019-12-03 Qualcomm Incorporated Metal-oxide semiconductor (MOS) standard cells employing electrically coupled source regions and supply rails to relax source-drain tip-to-tip spacing between adjacent MOS standard cells
US11011545B2 (en) * 2017-11-14 2021-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including standard cells

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014236116A (ja) * 2013-06-03 2014-12-15 株式会社リコー スタンダードセルのレイアウト方法、スタンダードセルのレイアウトプログラム、および半導体集積回路
KR20160011562A (ko) * 2014-07-22 2016-02-01 삼성전자주식회사 집적 회로, 상기 집적 회로에 따른 반도체 소자 및 표준 셀 라이브러리
WO2016209224A1 (en) * 2015-06-24 2016-12-29 Intel Corporation Integrated circuit layout using library cells with alternating conductive lines

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11489055B2 (en) 2020-07-17 2022-11-01 Samsung Electronics Co., Ltd. Semiconductor devices
US11855165B2 (en) 2020-07-17 2023-12-26 Samsung Electronics Co., Ltd. Semiconductor devices
KR20220108694A (ko) * 2021-01-27 2022-08-03 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 이의 제조 방법

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US11170152B2 (en) 2021-11-09

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