CN109817614A - 标准单元结构和放置及布线标准单元结构的方法 - Google Patents

标准单元结构和放置及布线标准单元结构的方法 Download PDF

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Abstract

本公开所描述的放置方法提供放置和布线规则,其中实施自动放置和布线(APR)方法的系统在垂直于鳍但平行于单元高度的竖直方向上布置标准单元结构。本公开所描述的布局方法还通过将竖直电力供应线结合到标准单元结构中来改进器件密度且进一步减小单元高度。引脚连接件可用于将电力供应线电连接到标准单元结构,由此改进器件密度和性能。APR工艺还配置成使标准单元旋转以优化器件布局。

Description

标准单元结构和放置及布线标准单元结构的方法
技术领域
本发明实施例涉及一种标准单元结构和放置及布线标准单元结构的方法。
背景技术
半导体集成电路(semiconductor integrated circuit;IC)行业已经历指数型成长。在半导体IC设计中,标准单元方法通常用于设计芯片上的半导体器件。标准单元方法使用标准单元作为用来将数百万器件集成在单个芯片上的某些功能的抽象表示。随着IC继续按比例缩小,越来越多的器件被集成到单个芯片中。这种按比例缩小过程通常通过增加生产效率和降低相关成本来提供效益。
发明内容
本发明实施例提供一种放置及布线标准单元结构的方法,其步骤如下。确定多个标准单元结构的第一方向及第二方向,其中所述第一方向及所述第二方向彼此垂直;确定多个电力供应线的位置,其中所述多个电力供应线沿所述第二方向延伸并向所述多个标准单元结构提供电力供应;确定所述多个标准单元结构中的第一标准单元结构的第一高度及第二标准单元结构的第二高度,其中在所述第二方向上所测量的所述第一高度及所述第二高度彼此不同;以及在所述第二方向上布置所述第一标准单元结构及所述第二标准单元结构中的至少一个,其中所述确定所述第一方向及所述第二方向、所述确定所述多个电力供应线的位置、所述确定所述第一高度以及所述布置所述第一标准单元结构及所述第二标准单元结构中的所述至少一个中的至少一个是由处理器来执行。
本发明实施例提供一种标准单元结构,包括第一鳍式场效应晶体管、第二鳍式场效应晶体管以及第一电力供应线。第一鳍式场效应晶体管具有第一鳍,其中所述第一鳍包括形成于其上的第一源极/漏极接触件。第二鳍式场效应晶体管具有第二鳍,其中所述第二鳍包括形成于其上的第二源极/漏极接触件,其中所述第一鳍与所述第二鳍彼此平行。第一电力供应线垂直于所述第一鳍或所述第二鳍。
本发明实施例提供一种放置及布线标准单元结构的方法,其步骤如下。确定第一标准单元结构的第一引脚连接器的第一位置,其中所述第一标准单元结构包括沿一方向延伸的有源区的第一部分,且所述第一引脚连接器电连接到所述有源区;确定第二标准单元结构的第二引脚连接器的第二位置,其中所述第二标准单元结构包括沿所述方向延伸的所述有源区的第二部分,且所述第二引脚连接器电连接到所述有源区;确定第三标准单元结构的第三引脚连接器的第三位置,使得电连接所述第二引脚连接器与所述第三引脚连接器的电力供应线垂直于所述方向;以及沿所述方向对所述第一标准单元结构及所述第二标准单元结构中的至少一个执行动作,使得所述第一位置与所述第二位置之间的距离减小,其中所述确定所述第一位置、所述确定所述第二位置、所述确定所述第三位置以及所述执行中的至少一个是由处理器来执行。
附图说明
当结合附图阅读时,根据以下详细描述最好地理解本公开的各方面。应注意,根据行业中的惯例,各种特征未按比例绘制。实际上,为了说明和论述清楚起见,可任意地增大或减小各种特征的尺寸。
图1示出根据一些实施例的结合单鳍标准单元布局设计和双鳍标准单元布局设计的示范性标准单元布局视图。
图2和图3示出根据一些实施例的与单鳍标准单元布局设计和双鳍标准单元布局设计相关的示范性放置规则。
图4示出根据一些实施例的通过结合竖直电力供应线而优化的单鳍标准单元结构的示范性布局图。
图5是根据一些实施例的结合竖直电力供应线的示范性单鳍标准单元反相器设计的布局图。
图6是根据一些实施例的结合竖直电力供应线的示范性双鳍标准单元反相器设计的布局图。
图7是根据一些实施例的结合电力供应引脚的示范性单鳍标准单元反相器设计的布局图。
图8是根据一些实施例的结合电力供应引脚的示范性标准单元设计的布局图。
图9是根据一些实施例的结合电力供应引脚且优化成缩短金属连接件的示范性标准单元设计的布局图。
图10示出根据一些实施例的用于标准单元放置流程的方法。
图11示出根据一些实施例的用于实施本公开的各种实施例的示范性计算机系统。
图12示出根据一些实施例的基于图形数据库系统(graphic database system;GDS)文件形成标准单元结构的过程。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例以简化本公开。当然,这些仅为实例且并不意图为限制性的。举例来说,在以下描述中,第一特征形成在第二特征上方可包括第一特征与第二特征直接接触地形成的实施例,且还可包括额外特征可形成在第一特征与第二特征之间而使得第一特征与第二特征可以不直接接触的实施例。如本文中所使用,第一特征形成于第二特征上意味着第一特征与第二特征直接接触地形成。
为了便于描述,在本文中使用空间相对术语(例如“在…之下”、“下方”、“下部”、“在…之上”、“上部”等)来描述如图式中所说明的一个元件或特征与另一元件或特征的关系。除图式中所描绘的定向以外,空间相对术语意图涵盖器件在使用或操作中的不同定向。装置可以其它方式定向(旋转90度或处于其它定向),且本文中所使用的空间相对描述词同样可相应地进行解释。
应注意,在本说明书中对“一个实施例”、“实施例”、“实例实施例”、“示范性”等的参考指示所描述实施例可包括特定特征、结构或特性,但每一实施例可能未必包括所述特定特征、结构或特性。另外,此类词组未必是指相同的实施例。另外,当结合实施例描述特定特征、结构或特性时,无论是否明确地描述,结合其它实施例来实现此特征、结构或特性都将在本领域的技术人员的知识范围内。
应理解,本文中的措辞或术语用于描述而非限制性目的,使得本说明书的术语或措辞由相关技术的技术人员根据本文中的教示进行解释。
如本文中所使用,术语“约”表示为可基于与主题半导体器件相关联的特定技术节点变化的给定量的值。基于特定技术节点,术语“约”可表示为在例如值的10%到30%(例如,值的±10%、±20%或±30%)内变化的给定量的值。
如本文中所使用,术语“实质上”表示为给定量的值改变达值的±1%到±5%。
如本文中所使用,术语“衬底”描述其上添加有后续材料层的材料。衬底本身可被图案化。添加在衬底的顶部上的材料可被图案化或可保持未图案化。此外,衬底可为广泛的半导体材料,例如硅、锗、砷化镓、磷化铟等。可替代地,衬底可由例如玻璃晶片或蓝宝石晶片等非导电材料制成。
如本文中所使用,术语“p型”将结构、层和/或区域定义为掺杂有例如硼等p型掺杂剂。
如本文中所使用,术语“n型”将结构、层和/或区域定义为掺杂有例如磷等n型掺杂剂。
如本文中所使用,术语“临界尺寸(critical dimension)”是指集成电路的finFET和/或元件的最小特征尺寸(例如,线宽)。
标准单元结构可结合晶体管器件,例如鳍式场效应晶体管(fin field-effecttransistor;finFET)。在一些实施例中,标准单元结构可实施包括一个p型finFET和一个n型finFET的单鳍布局。相比于包括两个p型finFET和两个n型finFET的双鳍布局,单鳍布局是更加紧凑的单元,其提供改进的布局灵活性和较高的单元密度。取决于所包括的鳍的数目,标准单元结构通常具有在水平方向上(例如,平行于鳍)测量的相同宽度,但具有在竖直方向上(例如,垂直于鳍)测量的不同高度。尽管双鳍标准单元结构提供较大的电驱动能力,且用于需要足够的电驱动的标准单元结构,但使用单鳍标准单元结构和双鳍标准单元结构可能都具有挑战性,这是因为其具有可导致相邻标准单元结构之间的空间浪费的不同单元高度。不同单元高度可能会对于自动放置及布线(automatic placement and routing;APR)工具在压紧单元、移位单元以及利用半行空(half-row empty)的空间上造成困难。举例来说,放置和布线方法通常使用水平行放置规则,其通过在水平方向上(例如,在平行于finFET的鳍但垂直于单元高度的方向上)移位标准单元结构来布置标准单元结构。然而,因为单元高度差是在垂直于水平方向的竖直方向上,所以水平行放置规则可能会在相邻标准单元结构之间产生浪费的空间。标准单元结构还需要电力供应连接,且当与混合的单元高度组合使用时,APR的放置和布线过程可能更具挑战性。
本公开中所描述的新颖的放置和布线方法提供放置和布线规则,其中APR工具在垂直于鳍但平行于单元高度的竖直方向上布置标准单元结构。竖直放置和布线规则使得APR工具能够至少基于各标准单元结构的单元高度在竖直方向上布置标准单元结构。举例来说,单鳍标准单元结构在其自身与相邻的双鳍标准单元结构之间可具有半行间隙。APR工具可将标准单元结构中的一个在竖直方向上而不是水平方向上向上或向下移位,以去除半行间隙,同时保持标准单元结构的功能性和连接。
本公开中所描述的新颖的布局方法还通过将竖直电力供应线结合到标准单元结构中来改进器件密度且进一步减小单元高度。竖直电力供应线(例如VDD、VSS或接地)可垂直于鳍来对齐而不是平行于鳍来对齐,这可进一步减小单元高度。
本公开中所描述的新颖的布局和放置/布线方法还包括用于向标准单元结构提供电力供应以进一步改进器件密度的引脚连接件。引脚连接件可以是为特定标准单元结构提供电力供应的层间内连通孔,且可单独使用或与电力供应线组合使用。通过用引脚连接件替换一些或全部的电力供应线,可减少电力供应线的数目。另外,通过选择各标准单元结构内的引脚连接件的特定位置或翻转/旋转标准单元布局,可将来自连接到公共电源或信号源的相邻标准单元结构的引脚连接件彼此靠近放置。将引脚连接件彼此靠近放置可提供缩短金属连接件的益处。
另外,所公开的标准单元结构和放置/布线方法的实施例可用于制造各种工艺技术节点处的器件,例如5nm和3nm制造工艺以及超越其的制造工艺等。
图1示出根据一些实施例的结合单鳍标准单元布局设计和双鳍标准单元布局设计的示范性单元布局图。本公开中所说明的单元布局可为来自单元库的标准单元布局或专门设计的单元布局。如图1中所绘示,集成电路100包括一些还被称作标准单元的预先设计的电路模块。集成电路100可包括n型有源区110a到n型有源区110c、p型有源区120a到p型有源区120c、电力供应线130和电力供应线140、单鳍标准单元150以及双鳍标准单元160。在一些实施例中,标准单元可为专门设计的单元。出于简单和清楚的目的,图1仅说明标准单元的单元边界,且省略了标准单元的其它组件。集成电路100可更包括任何其它合适的结构,例如通孔、导线、介电层、任何其它合适的结构,且为了简单起见未在图1中绘示。根据一些实施例,标准单元结构可包括来自标准单元库的一个或多个标准单元以在集成电路中执行预定功能。标准单元可以是以下中的任一种或全部:AND、OR、XOR、XNOR、NAND、反相器或其它合适的逻辑器件。集成电路100可包括用于形成一个或多个晶体管的n型有源区和p型有源区。举例来说,n型有源区110a到n型有源区110c以及p型有源区120a到p型有源区120c彼此平行地放置且在X方向上延伸,如图1中所说明。电力供应线130和电力供应线140用于向一个或多个晶体管提供电力供应。举例来说,根据一些实施例,电力线130可为提供电源电压(VDD)的导线,且电力线140可为提供参考电压(VSS)的导线。电力供应线还与n型有源区和p型有源区平行地放置且在X方向上延伸。
单鳍标准单元可包括n型有源区的一部分和p型有源区的一部分以结合一个n型finFET器件和一个p型finFET器件。类似地,双鳍标准单元可包括两个n型区的一部分和两个p型区的一部分以形成两个n型finFET器件和两个p型finFET器件。举例来说,单鳍标准单元150可包括n型有源区110b的一部分和p型有源区120b的一部分。双鳍标准单元160可包括n型有源区110b和n型有源区110c的一部分以及p型有源区120a和p型有源区120b的一部分。n型有源区或p型有源区可为分别掺杂有n型掺杂剂或p型掺杂剂的finFET鳍的一部分。单元边界是可定义标准单元的单元区的虚拟线,且邻近标准单元的单元区并不重叠。举例来说,单鳍标准单元150邻接双鳍标准单元160放置,但其单元边界不重叠。在一些实施例中,上单元边界或下单元边界可限定在相邻有源区之间以及电力供应线上。如本公开的图式中观察到的单鳍标准单元150的上单元边界沿X方向延伸,且限定在电力线130的一部分的中间。如图1中所绘示,X方向定义为垂直于双鳍标准单元160的较长侧。单鳍标准单元150的下单元边界也沿X方向延伸,且限定在电力线140的一部分的中间。在一些实施例中,标准单元的上单元边界和下单元边界可限定在相邻有源区之间但不在电力供应线上。举例来说,双鳍标准单元160的上单元边界沿X方向延伸且限定在n型有源区110a与p型有源区120a之间,而双鳍标准单元160的下单元边界也沿X方向延伸且限定在n型有源区110c与p型有源区120c之间。双鳍标准单元160的边界包封电力供应线130和电力供应线140的一部分。在一些实施例中,标准单元可具有一个限定在电力线上而另一个限定在电力线之外的上边界和下边界。在一些实施例中,标准单元可具有均限定在电力线上或均限定在电力线之外的上边界和下边界。标准单元具有沿Y方向的单元高度。单元高度定义为上单元边界与下单元边界之间的距离。举例来说,单鳍标准单元150具有单元高度H1,且双鳍标准单元160具有单元高度H2,所述单元高度H1和所述单元高度H2限定在其相应的上单元边界与下单元边界之间。在一些实施例中,单鳍标准单元包括n型有源区的一部分和p型有源区的一部分,而双鳍标准单元可包括两个n型区的一部分和两个p型区的一部分,双鳍标准单元的单元高度可大于单鳍标准单元的单元高度。举例来说,双鳍标准单元160的单元高度H2大于单鳍标准单元150的单元高度H1。在一些实施例中,单元高度H2可为单元高度H1的大小的约两倍。在一些实施例中,高度H2可为单元高度H1的大小的约1.5倍到约2.5倍。标准单元具有沿X方向的单元宽度,其定义为所述标准单元的左单元边界与右单元边界之间的距离。在一些实施例中,标准单元可具有不同的宽度。在一些实施例中,标准单元可具有相似的宽度。举例来说,单鳍标准单元150和双鳍标准单元160可具有相似的宽度。
图2示出根据一些实施例的使用水平行放置规则布置的单元的示范性行。图2中所示的单元的行(rows)可为集成电路200的一部分,其包括至少双鳍标准单元210a到双鳍标准单元210c以及单鳍标准单元220a到单鳍标准单元220b。在一些实施例中,标准单元可选自单元库。在一些实施例中,标准单元可为专门设计的单元。出于简单和清楚的目的,图2仅说明标准单元的单元边界,且省略了标准单元的其它组件以及集成电路。举例来说,集成电路200可包括电力线、n型有源区和/或p型有源区、通孔、导线、介电层、任何其它合适的结构,且其未在图2中绘示。水平行230a到水平行230d在X方向上延伸并且是由APR工艺在布局设计过程中布置标准单元所使用的虚拟限制。每一水平行放置成与另一相邻水平行平行且邻接。实施APR工艺的布局设计系统可从单元库中选择标准单元设计,且根据各种设计规则将其布置在水平行中,并检查潜在的单元对单元布置的违例。在一些实施例中,单元可占据单个水平行。在一些实施例中,单元可占据不止一个水平行。APR工艺可识别不同的标准单元布局(例如,单鳍标准单元和双鳍标准单元或其它单元),且使用水平放置规则来布置所述标准单元。举例来说,APR工艺可通过其预定功能或通过标准单元中所包括的鳍的数目来识别标准单元,且根据放置规则并在不违反单元对单元布置规则的情况下在X方向上沿水平行移动所述标准单元。
水平行放置规则对具有不同高度的单元带来许多挑战,这是因为单元高度之间的差可在所述单元的单元边界与水平行的相邻边界之间形成半行间隙。半行间隙产生不需要的空的器件空间,且防碍紧凑型集成电路设计的实施。半行间隙也会使“纹波效应(rippleeffect)”加剧,其中纹波效应为沿水平方向移位单元可能需要重新定位多个相邻单元。在一些实施例中,在Y方向上测量水平行的行高度,且其可大约与单鳍标准单元的单元高度H1相同。在一些实施例中,行高度可与单元高度不同,例如行高度可略微大于或小于单元高度。如图2中所绘示,水平行230a到水平行230d的行高度大约与单鳍标准单元220a到单鳍标准单元220b的单元高度相同。在一些实施例中,双鳍标准单元210a到双鳍标准单元210c的单元高度可为单鳍标准单元的单元高度的约两倍,且因此将占据不止一个水平行。举例来说,双鳍标准单元210a可占据水平行230b和水平行230c两行。双鳍标准单元也可占据三个水平行,且其上单元边界和/或下单元边界将放置在水平行的中间,从而在单元边界与其相应的水平行的相邻边界之间留下半行间隙。双鳍标准单元210b和双鳍标准单元210c分别占据水平行230b到水平行230d三行和水平行230a到水平行230c三行,且半行间隙251到半行间隙254形成于其上单元边界/下单元边界与其相应的相邻水平行之间。形成于双鳍标准单元210c与单鳍标准单元220b之间的半行间隙254可能无法为APR工艺提供足够的器件空间以放置另一标准单元,由此形成不需要的浪费的器件空间。在一些实施例中,如果APR工艺被编程为沿水平放置方向(即,X方向)向右移动双鳍标准单元210b,那么重新定位还将需要移动双鳍标准单元210c和单鳍标准单元220a到单鳍标准单元220b,从而引起“纹波效应”。
图3示出根据一些实施例的使用竖直行(vertical row)放置规则布置的单元的示范性行。在竖直行放置规则下,实施APR工艺的布局设计系统可在平行于单元高度的竖直方向(即,Y方向)上布置标准单元结构。竖直放置和布线规则使得APR工艺能够至少基于各标准单元结构的单元高度,在竖直方向上布置标准单元结构以减小或消除半行间隙。举例来说,单鳍标准单元结构在其自身与相邻的双鳍标准单元结构之间可具有半行间隙。APR工艺可将标准单元结构中的一个在竖直方向上而不是水平方向上向上或向下移位,使得相邻的标准单元彼此邻接,且因此消除半行间隙,同时保持标准单元结构的功能性和连接。
图3中所示的单元的行可为集成电路300的一部分,其包括至少双鳍标准单元310a到双鳍标准单元310c以及单鳍标准单元320a到单鳍标准单元320b。在一些实施例中,标准单元可选自单元库。在一些实施例中,标准单元可为专门设计的单元。出于简单和清楚的目的,图3仅说明标准单元的单元边界,且省略了标准单元的其它组件以及集成电路。类似于上文在图2中所描述的集成电路,集成电路300可包括电力线、n型有源区和/或p型有源区、通孔、导线、介电层、任何其它合适的结构,且其未绘示于图3中。竖直行330a到竖直行330d在Y方向上延伸并且是由APR工艺在布局设计过程中布置标准单元所使用的虚拟限制。每一竖直行放置成与另一相邻竖直行平行且邻接。实施竖直行放置过程的布局设计系统可从单元库中选择标准单元设计,且根据各种设计规则将其布置在竖直行中,并检查潜在的单元对单元布置的违例或设计规则检查(design-rule-check;DRC)规则。APR工艺可识别不同的标准单元布局(例如,单鳍标准单元和双鳍标准单元或其它单元),且使用竖直放置规则来布置所述标准单元,以避免在相邻单元之间形成间隙。举例来说,实施APR工艺的布局设计系统可通过各种类别(例如标准单元的单元高度、预定功能)或通过标准单元中所包括的鳍的数目来识别标准单元,且在不违反单元对单元布置规则的情况下,在竖直行内在Y方向上移动所述标准单元,以消除任何不需要的空的器件空间。举例来说,图2中由于不同的单元高度(例如,单元高度H1和单元高度H2)而形成于单鳍标准单元220b与双鳍标准单元210c之间的半行间隙254可通过在Y方向上移位单鳍标准单元220b或双鳍标准单元210c或这两者来消除。移位之后,单鳍标准单元220b和双鳍标准单元210c在Y方向上彼此邻接。
图4示出根据一些实施例的实施竖直电力供应线的示范性单元布局设计。图4示出包括结合竖直电力线的标准单元402的集成电路400。通过用竖直电力线替换与n型有源区或p型有源区平行的水平电力线,可减小单元高度,进而提供器件密度改进的益处。
集成电路400可包括n型有源区411、p型有源区421、垂直于有源区的电力供应线431和电力供应线441。出于简单和清楚的目的,图4仅说明标准单元的单元边界,且省略了标准单元的其它组件。集成电路400可更包括任何其它合适的结构,例如通孔、导线、介电层、任何其它合适的结构,且为了简单起见未在图4中绘示。N型有源区411和p型有源区421可为n型finFET器件或p型finFET器件的鳍。在一些实施例中,标准单元可为专门设计的单元。类似于电力供应线130和电力供应线140,电力供应线431和电力供应线441用于向一个或多个晶体管提供电力供应。举例来说,根据一些实施例,电力线431可为VSS供应且电力线441可为VDD供应。电力供应线431和电力供应线441可电连接到n型有源区411或p型有源区421,举例来说,电力供应线431可电连接到n型有源区411且电力供应线441可电连接到p型有源区421。在图4中的单元布局设计中,电力供应线431和电力供应线441垂直于n型有源区411或p型有源区421。单鳍标准单元402的上单元边界和下单元边界沿X方向延伸,然而,由于电力线垂直于n型有源区或p型有源区,所以上单元边界或下单元边界不再需要通过电力线的位置来确定。实际上,上单元边界可视需要限定在p型有源区421上方一个标称距离(nominal distance)。标称距离可为适用于限定单元边界的任何距离。标称距离可取决于特定的单元设计;例如,标称距离可限定为更接近p型有源区或n型有源区以实现较小的单元面积。类似地,下单元边界可视需要限定在n型有源区411下方一个标称距离。因此,单鳍标准单元402的单元高度H3可小于如图1中所描述的单鳍标准单元150的单元高度H1,所述单鳍标准单元150包括限定在电力供应线中间的上单元边界和下单元边界。
图5示出根据一些实施例的实施竖直电力供应线且包括单鳍标准单元的示范性反相器单元布局设计。集成电路500可包括单鳍标准单元502。图5中还绘示了n型有源区511、p型有源区521、金属源极/漏极(source/drain;S/D)接触件(在图5中标记为MD)512和接触件522、垂直于有源区的电力供应线531和电力供应线541、VIA0结构532和VIA0结构542、栅极结构561、VIA栅极/MD结构575到VIA栅极/MD结构577以及M0导线571和M0导线572。集成电路500还可包括其它结构,例如通孔、导线、介电层、任何其它合适的结构,且出于简单和清楚的目的未在图5中绘示。如图5中所绘示,竖直电力供应线531和竖直电力供应线541垂直于n型有源区511和p型有源区521,且单鳍标准单元502的上单元边界和下单元边界可在p型有源区521或n型有源区511上方或下方延伸,而不需要取决于电力供应线的位置。实际上,在一些实施例中,左单元边界和/或右单元边界可包括如图5中所绘示的电力供应线的一部分。在一些实施例中,左单元边界和/或右单元边界与电力供应线的中间部分重叠。通过用竖直电力线531和竖直电力线541替换与n型有源区或p型有源区平行的水平电力线,可减小单鳍标准单元502的单元高度且进而提供器件密度改进的益处。
金属S/D接触件512和金属S/D接触件522可提供到一个或多个n型有源区和/或p型有源区的电连接。M0导线571和M0导线572可为后段工艺(back-end-of-line;BEOL)内连结构的金属0层中的金属线。M0导线可为表示第一内连级的局部内连件且通过一个或多个通孔电连接到下方的半导体器件。举例来说,如图5所示,M0导线571分别通过VIA栅极/MD结构575和VIA栅极/MD结构576连接到金属S/D接触件512和金属S/D接触件522。M0导线572通过VIA栅极/MD 577连接到栅极结构561。在一些实施例中,栅极结构561可为例如鳍式场效应晶体管(FinFET)、平面晶体管和/或其它合适的晶体管等晶体管器件的栅极结构。电力供应线可通过VIA0结构电连接到n型有源区或p型有源区。举例来说,电力供应线531可通过VIA0结构532连接到n型有源区511,且电力供应线541可通过VIA0结构542连接到p型有源区521。
图6示出根据一些实施例的实施竖直电力供应线且包括双鳍标准单元的示范性反相器单元布局设计。集成电路600可包括双鳍标准单元602。图6中还绘示了n型有源区611a到n型有源区611b、p型有源区621a到p型有源区621b、金属S/D接触件612和金属S/D接触件622、垂直于有源区的电力供应线631和电力供应线641、VIA0结构632a到VIA0结构632b和VIA0结构642a到VIA0结构642b、栅极结构661、VIA栅极/MD结构675到VIA栅极/MD结构677、M0导线671和M0导线672。在一些实施例中,图6中绘示的电路组件和配置可类似于图5中所绘示的对应的电路组件和配置,且不在此处详细描述。在一些实施例中,图5与图6之间的对应的电路组件和配置可根据器件设计和需要而不同。通过用竖直电力线631和竖直电力线641替换与n型有源区或p型有源区平行的水平电力线,可减小双鳍标准单元602的单元高度且进而提供器件密度改进的益处。在一些实施例中,竖直电力线配置可应用于专门设计的单元或任何合适的技术节点中的单元。
图7示出根据一些实施例的实施竖直电力供应线的示范性单元布局设计。图7说明包括单鳍标准单元702的集成电路700,所述单鳍标准单元702结合用于向标准单元结构提供电力供应,以进一步改进器件密度的引脚连接件。引脚连接件可为向特定标准单元结构提供电力供应的层间内连通孔,且可单独使用或与电力供应线组合使用。通过将一些或全部的引脚连接件替换电力供应线,可减少电力供应线的数目。
集成电路700可包括n型有源区711、p型有源区721、金属S/D接触件(在图7中标记为MD)712和金属S/D接触件722、电力供应引脚734和电力供应引脚744、栅极结构761、VIA栅极/MD结构775到VIA栅极/MD结构777以及M0导线771和M0导线772。集成电路700还可包括其它结构,例如其它通孔、导线、介电层、任何其它合适的结构,且出于简单和清楚的目的未在图7中绘示。电力供应引脚734和电力供应引脚744用于向一个或多个晶体管提供电力供应。举例来说,根据一些实施例,电力供应引脚可通过一个或多个通孔连接到形成于BEOL内连结构的金属层(例如,金属层M0、金属层M1等)中的一个中的电力供应线。在一些实施例中,电力供应引脚734和电力供应引脚744可在与BEOL内连结构中的VIA栅极/MD相同的级别中形成。类似于图6中的单元布局设计,单鳍标准单元702的单元布局设计可包括并未电连接到电力供应线的上单元边界和/或下单元边界。实际上,上单元边界可视需要限定在p型有源区721上方一个标称距离。类似地,下单元边界可视需要限定在n型有源区711下方一个标称距离。因此,单鳍标准单元702的单元高度也可小于如图1中所描述的单鳍标准单元150的单元高度,所述单鳍标准单元150包括限定在电力供应线中间的上单元边界和下单元边界。另外,通过将一些或全部的引脚连接件替换电力供应线,可减小电力供应线的数目,以提供更多的器件空间来将额外的电路组件结合在标准单元中,且提供更紧凑的标准单元布局设计。实施APR工艺的布局设计工具可布置电力供应引脚,并将其电连接到芯片级电力供应计划(chip-level power supply plan)。另外,结合电力供应引脚配置的标准单元也可在APR工艺期间根据竖直行放置规则布置。
图8示出根据一些实施例的使用竖直行放置规则布置且结合对准电力供应引脚的单元的示范性行。在竖直行放置规则下,实施APR工艺的布局设计系统可在平行于单元高度的竖直方向上布置或移动标准单元结构,以优化器件布局。另外,也可在APR工艺期间使电力供应引脚对准,以提供诸如以下的益处:仅举几例,较短的金属连接件、更紧凑的器件设计、在制造过程中不需要额外步骤,等等。
图8示出包括单元810a到单元810b、单元820以及单元825的集成电路800。标准单元810a到标准单元810b是双鳍标准单元,标准单元820是单鳍标准单元,而标准单元825是包括一个n型有源区和两个p型有源区的一部分的专门设计的单元。图8中还绘示了n型有源区811a到n型有源区811d、p型有源区821a到p型有源区821d、竖直行830a到竖直行830b、垂直于有源区的电力供应线831a到电力供应线831b、虚拟网格线833a到虚拟网格线833d、电力供应引脚871a到电力供应引脚871d、电力供应引脚873a到电力供应引脚873b、电力供应引脚875a到电力供应引脚875d、电力供应引脚877a到电力供应引脚877c、VIA0 872a到VIA0872b、VIA0 874、VIA0876a到VIA0 876b、VIA0 878a到VIA0 878b、M2导线881以及VIA1 882a到VIA1 882b。图8中所绘示的电路组件和配置可类似于图7中所绘示的对应的电路组件和配置,且不在此处详细描述。集成电路800还可包括其它结构,例如其它通孔、导线、介电层、任何其它合适的结构,且出于简单和清楚的目的未在图8中绘示。
在一些实施例中,电力供应引脚871a到电力供应引脚871d、电力供应引脚873a到电力供应引脚873b、电力供应引脚875a到电力供应引脚875d可在与BEOL内连结构的VIA栅极/MD相同的水平(level)上形成。根据一些实施例,电力供应线831a到电力供应线831b可为提供VSS电力供应或VDD电力供应的导线。电力供应线831a到电力供应线831b可通过VIA0结构连接到标准单元810a到标准单元810b、标准单元820以及标准单元825的电力供应引脚。在一些实施例中,电力供应线831a到电力供应线831b可结合在BEOL内连结构的M1金属层中。M2导线881可在M1金属层上方形成且用于连接电力供应线831a到电力供应线831b。在一些实施例中,M2导线881可为BEOL内连结构的金属层中的导电金属线。举例来说,M2导线可为表示第三内连级(高于第一内连级和第二内连级)的局部内连件,且通过一个或多个通孔电连接到一个或多个下方的M1金属线。M2导线881可通过VIA1882a到VIA1 882b电连接电力供应线831a到电力供应线831b。
实施APR工艺的布局设计系统可识别不同标准单元布局的电源连接件并布置所述电源连接件,使得需要相同电力输入的电源连接件在虚拟网格线833a到虚拟网格线833d中的一个上对准。另外,单元库中的标准单元可设计成使得其电源连接件放置在当操作APR工艺以对准对应的电源连接件时提供便利的位置中。使用图8中所示的标准单元作为实例,电力供应引脚871a到电力供应引脚871b、电力供应引脚873b、电力供应引脚875c到电力供应引脚875d、电力供应引脚877a到电力供应引脚877b需要相同类型的电力供应器,例如电力供应线(如VDD、VSS或接地)。APR工艺可使电力供应引脚871a到电力供应引脚871b以及电力供应引脚873b在虚拟网格线833b上对准,且使电力供应引脚875c到电力供应引脚875d、电力供应引脚877a到电力供应引脚877b在虚拟网格线833d上对准。因为这些电力供应引脚可以直线形式对准,所以电力供应线(例如电力供应线831a和电力供应线831b)也可以直线形式形成,这可以最小化器件占据空间且又提供诸如以下的益处:较短的金属连接件、更紧凑的器件设计以及在制造中不需要额外步骤。
图9示出根据一些实施例的使用竖直行放置规则布置且被布置成最小化金属连接件长度,以提供另一紧凑型集成电路的示范性单元的行。
实施APR工艺的布局设计系统可识别不同的标准单元布局(例如,单鳍标准单元和双鳍标准单元或其它单元)且识别其电源连接偏好和/或要求。APR工艺可配置成识别实施标准单元的集成电路的特性和特征,其包括但不限于:标准单元功能、尺寸、电源连接件的位置以及其它合适的特征。基于标准单元的特征和配置,除了根据竖直行放置规则或水平行放置规则来布置标准单元外,实施APR工艺的布局设计系统可旋转标准单元以优化器件布局。
在一些实施例中,实施APR工艺的布局设计系统可分析图8中所描述的集成电路800且识别标准单元的特性,例如其位置和配置。举例来说,布局设计系统可至少识别双鳍标准单元810a到双鳍标准单元810b、单鳍标准单元820以及专门设计的单元825的位置、功能、连接、连接的位置。布局设计系统可通过布置或旋转标准单元布局来优化标准单元的位置和放置,以进一步减小金属线连接的长度,从而进一步最小化器件占据空间。举例来说,通过识别到标准单元的电源连接件(例如图8中所示的电力供应引脚、电力供应线以及M1导线)(和/或其在布局设计中的位置),实施APR工艺的布局设计系统可使标准单元825和标准单元810b沿虚拟网格线935旋转180°以形成标准单元925和标准单元910b,所述虚拟网格线935沿Y方向(由图9中的虚线表示,其标示竖直行830b或放置在竖直行830b中的标准单元的对称轴)延伸,如图9中所绘示。换句话说,标准单元被“翻转(flipped)”。由于电力供应线831a和电力供应线831b在标准单元旋转之后放置地更接近彼此,因此用于电连接电力供应线的M1导线的长度可减小。通过VIA1 982a和VIA1 982b电连接电力供应线831a和电力供应线831b的M1导线981沿着X方向的长度可短于图8中所说明的M1导线881的长度。另外,APR工艺可将标准单元的特定组件放置在标准单元内的各位置处,以便可缩短这些特定组件之间的布线。举例来说,APR工艺可使标准单元925和标准单元910b中的相应的电源引脚连接器877a和电源引脚连接器876a的位置以直线形式对准,使得电连接这两个电源引脚连接器的电力供应线831b成直线且没有弯曲,因此最小化电力供应线的长度。
图10是根据一些实施例的用于优化集成电路中的标准单元布局设计的方法1000的图解说明。方法1000的操作也可以不同的顺序执行和/或变化。方法1000的变化也应在本公开的范围内。
在操作1002处,实施APR工艺的布局设计系统至少基于各标准单元结构的单元高度在竖直方向上布置标准单元结构以减小或消除半行间隙。举例来说,单鳍标准单元结构在其自身与相邻的双鳍标准单元结构之间可具有半行间隙。APR工艺可将将标准单元结构中的一个在竖直方向上而不是水平方向上向上或向下移位,以消除半行间隙,同时保持标准单元结构的功能性和连接。
在操作1004处,实施APR工艺的布局设计系统扫描电路布局设计,以确定需要优化的标准单元。在一些实施例中,检查标准单元之间的导线,且选择优化具有不合需要的长导线和/或在相邻标准单元之间具有不合需要的间隙的标准单元。在一些实施例中,根据某些准则(例如,用于确定导线是否太长和/或标准单元之间的间隔是否太大的准则)来选择标准单元。标准单元可为任何专门设计的单元、或APR数据库或单元库中的任何标准单元,例如上文在图1到图9中所描述的标准单元。
在操作1006处,实施APR工艺的布局设计系统可识别不同标准单元布局的电源连接件且布置所述电源连接件,使得需要相同电力输入的电源连接件对准。在一些实施例中,电源连接件在与用于单元放置的竖直行平行的虚拟网格线上对准。因为这些电力供应引脚可以直线形式对准,所以电力供应线也可以直线形式形成,这最小化器件占据空间且又提供诸如以下的益处:仅举几例,较短的金属连接件、更少的寄生电容、更紧凑的器件设计、在制造中不需要额外步骤。对齐的电力供应引脚的实例可为上文在图8中所描述的电力供应引脚871a到电力供应引脚871b、电力供应引脚873b、电力供应引脚875c到电力供应引脚875d、电力供应引脚877a到电力供应引脚877b。另外,单元库中的标准单元可设计成使得其电源连接件放置在当操作APR工艺以对准对应的电源连接件时提供便利的位置中。在一些实施例中,当旋转或“翻转”标准单元以减小导线长度时,可产生子单元。
实施APR工艺的布局设计系统也可识别不同的标准单元布局且识别其电源连接偏好和/或要求。基于标准单元的特征和配置,除了根据竖直行放置规则或水平行放置规则来布置标准单元外,实施APR工艺的布局设计系统可旋转标准单元以优化器件布局,例如减小导线的长度。所旋转和所移动的标准单元的实例可为上文在图9中所描述的标准单元。
标准单元的布置符合设计规则检查(design-rule-check;DRC)规则。在一些实施例中,在放置标准单元之前,确定是否有可能在不违反间距规则和/或DRC规则的情况下旋转或移动所选择的标准单元。在一些实施例中,DRC规则包括避免单元边界重叠的间距规则。在一些实施例中,布置标准单元以缩短导线长度。在一些实施例中,布置标准单元以去除相邻标准单元之间的不合需要的空白空间。所述布置与任何适用的DRC规则一致。
在操作1008处,包括一个或多个标准单元的优化的布局设计可识别为子单元或子模块并且存储在新的单元库中。在一些实施例中,可通过旋转现有的标准单元及将所旋转的标准单元存储在新库中,以供将来使用而产生子单元。在一些实施例中,可存储许多优化的标准单元以作为子单元。
图11是根据一些实施例的可实施本公开的各种实施例的示范性计算机系统1100的示意图。计算机系统1100可为能够执行本文中所描述的功能和操作的任何公知的计算机。举例来说且不加以限制,计算机系统1100可能够选择待优化的标准单元,且将金属切口(metal cuts)放置在标准单元中的所需位置处,例如电子设计自动化(electronic designautomation,EDA)工具。计算机系统1100可用于例如执行方法1000中的一个或多个操作。
计算机系统1100包括一个或多个处理器(也被称为中央处理单元或CPU),例如处理器1104。处理器1104连接到通信基础设施或总线1106。计算机系统1100还包括输入/输出器件1103,例如监视器、键盘、指向器件等,输入/输出器件1103通过输入/输出接口1102与通信基础设施或总线1106通信。EDA工具可通过输入/输出器件1103接收实施本文中所描述的功能和操作(例如图10的方法1000)的指令。计算机系统1100还包括主要存储器或主存储器1108,例如随机存取存储器(random access memory;RAM)。主要存储器1108可以包括一个或多个高速缓存级别。主要存储器1108存储有控制逻辑(例如,计算机软件)和/或数据在其中。在一些实施例中,控制逻辑(例如,计算机软件)和/或资料可包括上文关于图10的方法1000所描述的操作中的一个或多个。
计算机系统1000还可包括一个或多个辅助存储器件或存储器1110。辅助存储器1110可包括例如硬盘驱动器1112和/或可卸除式存储器件或驱动器1114。可卸除式存储驱动器1114可为软盘驱动器、磁带驱动器、光盘驱动器、光学存储器件、磁带备份器件和/或任何其它存储器件/驱动器。
可卸除式存储驱动器1114可与可卸除式存储单元1118相互作用。可卸除式存储单元1118包括存储有计算机软件(控制逻辑)和/或数据在其上的计算机可使用的或可读取的存储器件。可卸除式存储单元1118可为软盘、磁带、光盘、DVD、光学存储盘和/或任何其它计算机数据存储器件。可卸除式存储驱动器1114从可卸除式存储单元1118中进行读取和/或写入到可卸除式存储单元1118中。
根据一些实施例,辅助存储器1110可包括用于允许计算机程序和/或其它指令和/或数据由计算机系统1100存取的其它构件、工具或其它方法。此类构件、工具或其它方法可包括例如可卸除式存储单元1122和接口1120。可卸除式存储单元1122和接口1120的实例可包括程序盒(program cartridge)与盒式接口(cartridge interface)(例如视频游戏器件中发现的接口)、可卸除式存储器芯片(例如EPROM或PROM)与相关插口、记忆棒与USB端口、存储卡与相关存储卡槽、和/或任何其它可卸除式存储单元与相关接口。在一些实施例中,辅助存储器1110、可卸除式存储单元1118和/或可卸除式存储单元1122可包括上文关于图10的方法1000所描述的操作中的一个或多个。
计算机系统1100可更包括通信或网络接口1124。通信接口1124使得计算机系统1100能够与远程器件、远程网络、远程实体等(个别地和共同地由附图标记1128所引用)的任何组合通信和相互作用。举例来说,通信接口1124可允许计算机系统1100通过通信路径1126与远程器件1128通信,所述通信路径1126可为有线和/或无线的且可包括LAN、WAN、因特网等的任何组合。控制逻辑和/或数据可通过通信路径1126传输到计算机系统1100以及从计算机系统1100传输。
前述实施例中的操作可以各式各样的配置和架构来实施。因此,前述实施例中的操作中的一些或全部(例如,图10的方法1100和下文所述的图12的方法1200)可以硬件、以软件或以所述两者来执行。在一些实施例中,包括其上存储有控制逻辑(软件)的有形计算机可使用的或可读取媒体的有形装置或制造品在本文中也被称作计算机程序产品或程序存储器件。所述计算机程序产品或程序存储器件包括但不限于计算机系统1100、主要存储器1108、辅助存储器1110及可卸除式储存单元1118和可卸除式储存单元1122,以及体现前述的任何组合的有形制品。当由一个或多个数据处理器件(例如计算机系统1100)执行时,此类控制逻辑使得此类数据处理器件如本文中所描述地操作。在一些实施例中,计算机系统1100安装有软件,以执行光掩模和电路的制造中的操作,如图12的方法1200(下文所描述)中所说明。在一些实施例中,计算机系统1100包括用于光掩模的制造和电路制造的硬件/设备。举例来说,硬件/设备可连接到计算机系统1100的元件1128(远程器件、网络、实体)的一部分或成为其一部分。
图12是根据一些实施例的用于电路制造的示范性方法1200的示意图。方法1200的操作也可以不同的顺序执行和/或变化。方法1200的变化也应在本公开的范围内。
在操作1201中,提供GDS文件。GDS文件可由EDA工具产生且含有已经使用所公开方法优化的标准单元结构。1201中描绘的操作可由例如EDA工具执行,所述EDA工具在计算机系统(例如上文所描述的计算机系统1100)上操作。
在操作1202中,基于GDS文件形成光掩模。在一些实施例中,操作1201中所提供的GDS文件被带至下线操作(tape-out operation),以产生用于制造一个或多个集成电路的光掩模。在一些实施例中,包含在GDS文件中的电路布局可被读取并被转移到石英或玻璃衬底上,以形成对应于电路布局的不透明图案。不透明图案可由例如铬或其它合适的金属制成。操作1202可由光掩模制造商执行,其中使用合适的软件(例如,EDA工具)读取电路布局,且使用合适的印刷/沉积工具将电路布局转移到衬底上。光掩模反映GDS文件中所包括的电路布局/特征。
在操作1203中,基于在操作1202产生的光掩模形成一个或多个电路。在一些实施例中,光掩模用于形成GDS文件中所含的电路的图案/结构。在一些实施例中,各种制造工具(例如,光刻设备、沉积设备以及刻蚀设备)用于形成一个或多个电路的特征。
本公开所描述的自动放置和布线方法提供放置和布线规则,其中实施APR方法的系统在垂直于鳍但平行于单元高度的竖直方向上布置标准单元结构。系统可将标准单元结构中的一个在竖直方向上而不是水平方向上向上或向下移位以去除半行间隙,同时保持标准单元结构的功能性和连接。本公开中所描述的布局方法还通过将竖直电力供应线结合到标准单元结构中来改进器件密度且进一步减小单元高度。本公开中所描述的布局和放置/布线方法还包括用于向标准单元结构提供电力供应的引脚连接件,以进一步改进器件密度和性能。引脚连接件可为向特定标准单元结构提供电力供应的层间内连通孔,且可单独使用或与电力供应线组合使用。通过用引脚连接件替换一些或全部的电力供应线,可减少电力供应线的数目。另外,通过选择各标准单元结构内的引脚连接件的特定位置或翻转/旋转标准单元布局,可将来自连接到公共电源或信号源的相邻标准单元结构的引脚连接件对准且彼此靠近地放置。将引脚连接件彼此靠近地放置可提供具有缩短金属连接件的益处,这又提供诸如以下的益处:仅举几例,较短的金属连接件、较少的寄生电容、更紧凑的器件设计、在制造中不需要额外步骤。
在一些实施例中,一种放置和布线标准单元结构的方法包括确定多个标准单元结构的第一方向和第二方向。第一方向和第二方向彼此垂直。所述方法还包括确定多个电力供应线的位置,且所述多个电力供应线沿第二方向延伸且向多个标准单元结构提供电力供应。所述方法更包括确定多个标准单元结构中的第一标准单元结构的第一高度和第二标准单元结构的第二高度。在第二方向上所测量的第一高度和第二高度彼此不同。所述方法更包括在第二方向上布置第一标准单元结构和第二标准单元结构中的至少一个。
根据一些实施例,所述确定所述第一方向及所述第二方向、所述确定所述多个电力供应线的位置、所述确定所述第一高度以及所述布置所述第一标准单元结构及所述第二标准单元结构中的所述至少一个中的至少一者是由处理器来执行。
根据一些实施例,所述布置所述第一标准单元结构及所述第二标准单元结构中的所述至少一个使所述第一标准单元结构及所述第二标准单元结构在所述第二方向上彼此邻接。
根据一些实施例,所述布置所述第一标准单元结构及所述第二标准单元结构中的所述至少一个减小所述第一标准单元结构与所述第二标准单元结构之间的间隙。
根据一些实施例,所述间隙的高度约为所述第一高度的一半。
根据一些实施例,所述布置所述第一标准单元结构及所述第二标准单元结构中的所述至少一个是基于所述第一高度与所述第二高度。
根据一些实施例,所述多个标准单元结构包括一个或多个鳍式场效应晶体管,且所述第二方向与所述一个或多个鳍式场效应晶体管的栅极结构平行。
根据一些实施例,所述布置所述第一标准单元结构及所述第二标准单元结构中的所述至少一个包括沿所述第二方向移动所述第一标准单元结构及所述第二标准单元结构。
根据一些实施例,所述布置包括旋转所述第一标准单元结构与所述第二标准单元结构中的至少一个。
根据一些实施例,所述旋转所述第一标准单元结构与所述第二标准单元结构中的至少一个包括围绕所述第一标准单元及所述第二标准单元的相应的对称轴旋转。
在一些实施例中,一种标准单元结构包括具有第一鳍的第一鳍式场效应晶体管(finFET),所述第一鳍包括形成于第一鳍上的第一源极/漏极接触件。标准单元结构还包括具有第二鳍的第二finFET。第二鳍包括形成于第二鳍上的第二源极/漏极接触件。第一鳍和第二鳍彼此平行。标准单元结构更包括垂直于第一鳍或第二鳍的第一电力供应线。
根据一些实施例,所述第一电力供应线电连接到所述第一源极/漏极接触件。
根据一些实施例,所述标准单元结构更包括第二电力供应线,其中所述第二电力供应线垂直于所述第一鳍或所述第二鳍。
根据一些实施例,所述第二电力供应线电连接到所述第二源极/漏极接触件。
根据一些实施例,所述第一电力供应线包括电源电压,且所述第二电力供应线包括参考电压。
根据一些实施例,所述标准单元结构更包括所述第一鳍及所述第二鳍上的栅极结构。
在一些实施例中,一种放置和布线标准单元结构的方法包括确定第一标准单元结构的第一引脚连接器的第一位置。第一标准单元结构包括沿一方向延伸的有源区的第一部分。第一引脚连接器电连接到有源区。所述方法还包括确定第二标准单元结构的第二引脚连接器的第二位置。第二标准单元结构包括沿所述方向延伸的有源区的第二部分。第二引脚连接器电连接到有源区。所述方法更包括确定第三标准单元结构的第三引脚连接器的第三位置,使得电连接第二引脚连接器和第三引脚连接器的电力供应线垂直于所述方向。所述方法还包括沿所述方向对第一标准单元结构和第二标准单元结构中的至少一个执行动作,使得第一位置与第二位置之间的距离减小。
根据一些实施例,所述确定所述第一位置、所述确定所述第二位置、所述确定所述第三位置以及所述执行中的至少一个是由处理器来执行。
根据一些实施例,所述执行所述动作包括沿所述方向移动所述第一标准单元结构及所述第二标准单元结构中的至少一个,其中所述方向垂直于所述第一标准单元结构的栅极结构。
根据一些实施例,所述执行所述动作包括沿所述方向移动所述第一标准单元结构及所述第二标准单元结构中的至少一个,其中所述方向平行于所述第一标准单元结构的鳍结构。
根据一些实施例,所述执行所述动作包括旋转所述第一标准单元结构或所述第二标准单元结构。
根据一些实施例,所述旋转所述第一标准单元结构或所述第二标准单元结构包括围绕所述第一标准单元或所述第二标准单元的对称轴旋转。
应了解,实施方式部分而非本公开的发明摘要意图用于解释权利要求书。本公开的发明摘要部分可阐述涵盖的一个或多个但非全部示范性实施例,且因此不意图限制所附权利要求书。
前述公开内容概述若干实施例的特征以使得本领域的技术人员可更好地理解本公开的各方面。本领域的技术人员应了解,其可易于使用本公开作为设计或修改用于执行本文中所引入的实施例的相同目的和/或获得相同优点的其它过程和结构的基础。本领域的技术人员还应认识到,此类等效构造并不脱离本公开的精神和范围,且其可在不脱离所附权利要求书的精神和范围的情况下在本文中进行各种改变、取代以及更改。

Claims (10)

1.一种放置及布线标准单元结构的方法,其特征在于,所述方法包括:
确定多个标准单元结构的第一方向及第二方向,其中所述第一方向及所述第二方向彼此垂直;
确定多个电力供应线的位置,其中所述多个电力供应线沿所述第二方向延伸并向所述多个标准单元结构提供电力供应;
确定所述多个标准单元结构中的第一标准单元结构的第一高度及第二标准单元结构的第二高度,其中在所述第二方向上所测量的所述第一高度及所述第二高度彼此不同;以及
在所述第二方向上布置所述第一标准单元结构及所述第二标准单元结构中的至少一个,其中所述确定所述第一方向及所述第二方向、所述确定所述多个电力供应线的位置、所述确定所述第一高度以及所述布置所述第一标准单元结构及所述第二标准单元结构中的所述至少一个中的至少一者是由处理器来执行。
2.根据权利要求1所述的放置及布线标准单元结构的方法,其特征在于,所述布置所述第一标准单元结构及所述第二标准单元结构中的所述至少一个使所述第一标准单元结构及所述第二标准单元结构在所述第二方向上彼此邻接。
3.根据权利要求1所述的放置及布线标准单元结构的方法,其特征在于,所述布置所述第一标准单元结构及所述第二标准单元结构中的所述至少一个减小所述第一标准单元结构与所述第二标准单元结构之间的间隙。
4.根据权利要求1所述的放置及布线标准单元结构的方法,其特征在于,所述多个标准单元结构包括一个或多个鳍式场效应晶体管,且所述第二方向与所述一个或多个鳍式场效应晶体管的栅极结构平行。
5.根据权利要求1所述的放置及布线标准单元结构的方法,其特征在于,所述布置所述第一标准单元结构及所述第二标准单元结构中的所述至少一个包括沿所述第二方向移动所述第一标准单元结构及所述第二标准单元结构。
6.根据权利要求1所述的放置及布线标准单元结构的方法,其特征在于,所述布置包括旋转所述第一标准单元结构与所述第二标准单元结构中的至少一个。
7.一种标准单元结构,其特征在于,所述标准单元结构包括:
第一鳍式场效应晶体管,其具有第一鳍,其中所述第一鳍包括形成于其上的第一源极/漏极接触件;
第二鳍式场效应晶体管,其具有第二鳍,其中所述第二鳍包括形成于其上的第二源极/漏极接触件,其中所述第一鳍与所述第二鳍彼此平行;以及
第一电力供应线,其垂直于所述第一鳍或所述第二鳍。
8.根据权利要求7所述的标准单元结构,其特征在于,所述第一电力供应线电连接到所述第一源极/漏极接触件。
9.根据权利要求7所述的标准单元结构,其特征在于,所述标准单元结构更包括第二电力供应线,其中所述第二电力供应线垂直于所述第一鳍或所述第二鳍。
10.一种放置及布线标准单元结构的方法,其特征在于,所述方法包括:
确定第一标准单元结构的第一引脚连接器的第一位置,其中所述第一标准单元结构包括沿一方向延伸的有源区的第一部分,且所述第一引脚连接器电连接到所述有源区;
确定第二标准单元结构的第二引脚连接器的第二位置,其中所述第二标准单元结构包括沿所述方向延伸的所述有源区的第二部分,且所述第二引脚连接器电连接到所述有源区;
确定第三标准单元结构的第三引脚连接器的第三位置,使得电连接所述第二引脚连接器与所述第三引脚连接器的电力供应线垂直于所述方向;以及
沿所述方向对所述第一标准单元结构及所述第二标准单元结构中的至少一个执行动作,使得所述第一位置与所述第二位置之间的距离减小,其中所述确定所述第一位置、所述确定所述第二位置、所述确定所述第三位置以及所述执行中的至少一个是由处理器来执行。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112214964A (zh) * 2020-12-10 2021-01-12 南京集成电路设计服务产业创新中心有限公司 一种动态改变布局方法、电子设备及计算机可读存储介质
CN112257384A (zh) * 2020-10-30 2021-01-22 上海兆芯集成电路有限公司 标准单元的检测方法
CN112420689A (zh) * 2019-08-23 2021-02-26 智原科技股份有限公司 集成电路
CN112417808A (zh) * 2020-12-04 2021-02-26 北京华大九天软件有限公司 一种减小线长的方法、电子设备及计算机可读存储介质
TWI842110B (zh) 2021-09-27 2024-05-11 新加坡商發明與合作實驗室有限公司 標準元件單元

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6396834B2 (ja) * 2015-03-23 2018-09-26 ルネサスエレクトロニクス株式会社 半導体装置
DE102017127276A1 (de) * 2017-08-30 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Standardzellen und abwandlungen davon innerhalb einer standardzellenbibliothek
EP3732720A4 (en) * 2017-12-27 2021-08-25 INTEL Corporation PIN TO CONNECT FOR IMPROVED PERFORMANCE
EP3522044B1 (en) * 2018-01-31 2021-09-01 Nxp B.V. Method of designing an integrated circuit
US10997348B2 (en) * 2018-09-28 2021-05-04 Taiwan Semiconductor Manufacturing Company Ltd. Metal cut region location method and system
JP7364922B2 (ja) * 2018-12-26 2023-10-19 株式会社ソシオネクスト 半導体集積回路装置
US11094695B2 (en) * 2019-05-17 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device and method of forming the same
CN112018112A (zh) * 2019-05-29 2020-12-01 中芯国际集成电路制造(上海)有限公司 半导体单元结构及其形成方法
US11387229B2 (en) 2019-06-14 2022-07-12 Samsung Electronics Co., Ltd. Semiconductor device
US11646305B2 (en) 2019-10-02 2023-05-09 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
US11764219B2 (en) * 2019-12-02 2023-09-19 Intel Corporation Metal space centered standard cell architecture to enable higher cell density
US11748542B2 (en) * 2020-01-17 2023-09-05 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for integrated circuit layout
KR20220010674A (ko) 2020-07-17 2022-01-26 삼성전자주식회사 반도체 소자
KR20220022357A (ko) * 2020-08-18 2022-02-25 삼성전자주식회사 상이한 높이들의 셀들을 포함하는 집적 회로 및 이를 설계하는 방법
KR20220022498A (ko) 2020-08-18 2022-02-28 삼성전자주식회사 반도체 장치
US11710743B2 (en) * 2020-09-18 2023-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit
US11943939B2 (en) * 2021-01-04 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method
US20220238442A1 (en) * 2021-01-27 2022-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5047949A (en) * 1987-06-10 1991-09-10 Matsushita Electric Industrial Co., Ltd. Standard cell LSI layout method
CA2090265A1 (en) * 1992-02-27 1993-08-28 Eino Jacobs Cmos integrated circuit
JPH08161891A (ja) * 1994-12-07 1996-06-21 Matsushita Electric Ind Co Ltd 標準セルおよびレイアウト設計装置
DE102013106539A1 (de) * 2013-03-12 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Verfahren zur Verifikation eines Layouts für Polysilizium-Zellrandstrukturen in FinFET-Standardzellen

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5981987A (en) * 1997-12-02 1999-11-09 Nurlogic Design, Inc. Power ground metallization routing in a semiconductor device
US7053424B2 (en) * 2002-10-31 2006-05-30 Yamaha Corporation Semiconductor integrated circuit device and its manufacture using automatic layout
JP4620942B2 (ja) * 2003-08-21 2011-01-26 川崎マイクロエレクトロニクス株式会社 半導体集積回路のレイアウト方法、そのレイアウト構造、およびフォトマスク
US7134102B2 (en) 2003-09-12 2006-11-07 Infineon Technologies Ag Automated layout transformation system and method
US7989849B2 (en) * 2006-11-15 2011-08-02 Synopsys, Inc. Apparatuses and methods for efficient power rail structures for cell libraries
JP2009111119A (ja) * 2007-10-30 2009-05-21 Nec Electronics Corp 半導体集積回路のレイアウト設計方法、レイアウト設計プログラム、及びレイアウト設計支援装置
JP5552775B2 (ja) * 2009-08-28 2014-07-16 ソニー株式会社 半導体集積回路
JP5513530B2 (ja) * 2010-02-03 2014-06-04 ルネサスエレクトロニクス株式会社 半導体装置
JP5364023B2 (ja) * 2010-03-29 2013-12-11 パナソニック株式会社 半導体装置
JP6136593B2 (ja) 2013-06-03 2017-05-31 株式会社リコー スタンダードセルのレイアウト方法、スタンダードセルのレイアウトプログラム、および半導体集積回路
KR101958421B1 (ko) 2014-07-22 2019-03-14 삼성전자 주식회사 집적 회로, 상기 집적 회로에 따른 반도체 소자 및 표준 셀 라이브러리
US10242148B2 (en) 2014-08-25 2019-03-26 Mediatek Inc. Integrated circuit and routing design of the same
US10204920B2 (en) * 2015-04-09 2019-02-12 Samsung Electronics Co., Ltd. Semiconductor device including polygon-shaped standard cell
WO2016209224A1 (en) 2015-06-24 2016-12-29 Intel Corporation Integrated circuit layout using library cells with alternating conductive lines
US9886544B2 (en) 2016-02-23 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Layout checking system and method
KR102401577B1 (ko) * 2016-06-02 2022-05-24 삼성전자주식회사 집적 회로 및 표준 셀 라이브러리
US10127340B2 (en) * 2016-09-30 2018-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell layout, semiconductor device having engineering change order (ECO) cells and method
JP6966686B2 (ja) * 2016-10-21 2021-11-17 株式会社ソシオネクスト 半導体装置
US10157840B2 (en) * 2016-12-02 2018-12-18 Taiwan Semiconductor Manufacturing Company Limited Integrated circuit having a high cell density
US10497702B2 (en) * 2017-04-14 2019-12-03 Qualcomm Incorporated Metal-oxide semiconductor (MOS) standard cells employing electrically coupled source regions and supply rails to relax source-drain tip-to-tip spacing between adjacent MOS standard cells
US11011545B2 (en) * 2017-11-14 2021-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including standard cells

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5047949A (en) * 1987-06-10 1991-09-10 Matsushita Electric Industrial Co., Ltd. Standard cell LSI layout method
CA2090265A1 (en) * 1992-02-27 1993-08-28 Eino Jacobs Cmos integrated circuit
JPH06132481A (ja) * 1992-02-27 1994-05-13 Philips Gloeilampenfab:Nv Cmos集積回路
JPH08161891A (ja) * 1994-12-07 1996-06-21 Matsushita Electric Ind Co Ltd 標準セルおよびレイアウト設計装置
DE102013106539A1 (de) * 2013-03-12 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Verfahren zur Verifikation eines Layouts für Polysilizium-Zellrandstrukturen in FinFET-Standardzellen

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112420689A (zh) * 2019-08-23 2021-02-26 智原科技股份有限公司 集成电路
CN112420689B (zh) * 2019-08-23 2024-05-14 智原科技股份有限公司 集成电路
CN112257384A (zh) * 2020-10-30 2021-01-22 上海兆芯集成电路有限公司 标准单元的检测方法
CN112417808A (zh) * 2020-12-04 2021-02-26 北京华大九天软件有限公司 一种减小线长的方法、电子设备及计算机可读存储介质
CN112417808B (zh) * 2020-12-04 2023-08-01 北京华大九天科技股份有限公司 一种减小线长的方法、电子设备及计算机可读存储介质
CN112214964A (zh) * 2020-12-10 2021-01-12 南京集成电路设计服务产业创新中心有限公司 一种动态改变布局方法、电子设备及计算机可读存储介质
TWI842110B (zh) 2021-09-27 2024-05-11 新加坡商發明與合作實驗室有限公司 標準元件單元

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