JPH06132481A - Ｃｍｏｓ集積回路 - Google Patents

Ｃｍｏｓ集積回路

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JPH06132481A
JPH06132481A JP5063517A JP6351793A JPH06132481A JP H06132481 A JPH06132481 A JP H06132481A JP 5063517 A JP5063517 A JP 5063517A JP 6351793 A JP6351793 A JP 6351793A JP H06132481 A JPH06132481 A JP H06132481A
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supply line
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JP5063517A
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Eino Jacobs
ヤコブス エイノ
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Koninklijke Philips NV
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Philips Gloeilampenfabrieken NV
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Abstract

(57)【要約】 【目的】 付加的空間を必要とすることなく、最大のデ
カップリングコンデンサが得られる装置を提供する。 【構成】 大規模集積回路における重要な問題は、供給
ライン上に乗ったノイズにより引き起こされる。このノ
イズは、フリップフロップのようなスイッチング要素の
スイッチングにより、そして出力段の高負荷により特に
生じる。これらの要素は、電圧の比較的大きな変動を生
じさせる電流ピークを発生する。経路チャンネルの割増
ウェルの形のデカップリングコンデンサによって、標準
セルまたは注文配置ブロックを持つＣＭＯＳ回路の大き
な広がりの問題が少なくも解決される。このデカップリ
ングコンデンサは、スイッチング要素のすぐ横に配置さ
れることが、供給ノイズを抑制するために有利である。
経路チャンネルは、通常、回路要素を設けるためには何
れにしても使用しないため、チップ面の面積は、全くま
たは略この割増コンデンサにより増大しない。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、表面に隣接する略第１
導電型の層状領域を持つ半導体本体を有し、層状領域に
は、中間領域により相互に分離されかつ専らではないが
特に標準セルの行により形成された少なくとも２つの隣
接した回路ブロックが設けられ、回路ブロックが、第２
導電型のチャンネルを持ち、かつ第１導電型の層状領域
に設けられたＭＯＳトランジスタと、第１導電型のチャ
ンネルを持ち、かつ第２導電型の第１表面領域に設けら
れたＭＯＳトランジスタとを有して構築され、一方、表
面領域が絶縁層により覆われ、当該絶縁層上には中間領
域の上に設けられた供給ライン及び１以上の信号ライン
を有する配線パターンが設けられたＣＭＯＳ集積回路に
関する。
【０００２】
【従来の技術】標準セルにより実現した集積回路が、例
えば、“Geintegreerde MOS-schakelingen, een inleid
ing tot VLSI en ASIC's”（Integrated MOS Circuits,
an Introduction to VLSI and ASICs）H.Veendrick
著、(1990)Delta Press BV,Amerongen, the Netherland
s 発行の文献中、特にページ３７６〜３７７に述べら
れている。標準セルは、全てが同じ高さを備えるような
種々の論理ゲートを持つであろう。このセルは、配線用
チャンネルとして使用されるトランジスタの無い空間に
より相互に隔てられる行で配置される。配線用チャンネ
ルには、一方から他方のセルへ信号を案内するためにセ
ルを相互接続する導体トラックが形成される。配線用チ
ャンネルの幅は、配線の品質に依存して変化するので、
供給ラインは通常、セルのすぐ上に配置されるが、時に
配線用チャンネル中に設けられる場合もある。
【０００３】供給ラインに乗ったノイズは、大規模集積
回路において大きな問題を生むであろう。このノイズ
は、例えばフリップフロップ等のある要素の切り換えに
よって生じ、特に多くの要素を同時に切り換える場合
は、供給ラインに局所的に発生する大電流及びこれ故の
高電圧の最大値により発生する。ノイズの他の源は、高
負荷の出力段により形成されるであろう。供給ライン中
のピーク電流は、例えば速度及び信頼性というようなパ
ラメータに不利に作用する電圧変化を回路中に引き起こ
すであろう。カナダ特許第1204511号は、供給ラインに
接続された逆バイアスｐｎ結合から成る局所コンデンサ
により形成されたデカップリングコンデンサによって、
供給ラインのノイズ削減をすることを提案している。こ
のコンデンサは、付加的空間を必要とするので、基板
（結晶）が大きくなり回路が更に高価になる。さらに付
け加えると、この既知の回路よりも、より一層前述の電
流ピークを生じる要素近くにデカップリングコンデンサ
を設けることが多くの場合は望ましい。
【０００４】
【発明の目的及び概要】以上述べた問題は、標準セルの
みでは生じ無いことは明らかであろう。この発明は、チ
ップ上に概ね規則正しいパターンで設けられた回路部分
を有し、経路チャネルにより相互に隔離されたブロック
から構築される回路中におけるこれら問題の解決方法を
提供する。
【０００５】本発明の目的は、本明細書の冒頭で述べた
ような装置において、付加的空間を必要とすることな
く、最大のデカップリングコンデンサが得られる装置を
提供することである。本発明の他の目的は、要素に可能
な限り近づけてデカップリングコンデンサを配置するこ
とで、この結果として、電流ピークは実質的に単に局所
的であり、回路の他の部分への漏れが全くまたは略なく
なる。
【０００６】本発明によると、冒頭で述べたようなＣＭ
ＯＳ集積回路は、第１導電型の層状領域には、信号ライ
ンの下の中間領域区域に、第２導電型の１以上の付加的
表面領域が設けられ、当該領域が供給ラインに電気的に
接続されていることを特徴とする。配線チャンネルの下
の半導体本体中の空間が、回路要素のためには通常使用
されないので、配線チャンネルの下の付加的デカップリ
ングコンデンサの提供は、面領域の増大を導くであろう
割増空間が無いことが不可欠である。本発明によると、
更に、デカップリングコンデンサを、切り換え要素に非
常に接近させて配置できる。
【０００７】特別な実施例は、付加的表面領域が前述の
第１表面領域に同様に設けることができる利点を持ち、
付加的表面領域が、第１導電型のチャンネルを持つＭＯ
Ｓトランジスタが設けられた第１表面領域と同様の厚さ
及びドーピング濃度を持つこと特徴とする。本発明によ
る装置のさらなる実施例は、この実施例に付加的表面領
域のために必要な離れた接点が無い場合、少なくとも１
以上の付加的表面領域が、少なくとも１つの第１表面領
域と一緒に、第２導電型のコヒーレントな表面領域を形
成することを特徴とする。さらなる実施例は、この実施
例においてデカップリングコンデンサのさらなる増大
が、半導体本体の表面領域が増大すること無く実現され
る場合で、供給ラインが、回路ブロックの隣りに配置さ
れた導体トラックを介して接触パッドに接続され、第１
導電型の層状領域には、導体トラックの下に第２導電型
の表面領域が設けられ、この表面領域が前記導体トラッ
クに接続されることを特徴とする。
【０００８】
【実施例】図示は概念のみで、回路の種々の構成要素が
真の寸法に基づかないことに注意されたい。図１乃至図
３の装置は、例えばシリコンまたは別の適当な半導体材
料の半導体本体２を持つＣＭＯＳ集積回路を示す。半導
体本体２は、略第１導電性形式で、この例ではｐ形で、
表面３に隣接する層状領域４を有す。層状領域に設けら
れた回路は標準セルから構成される。このような標準セ
ルは、例えばインバータ回路、ＡＮＤゲート、ＯＲゲー
ト等のような論理ゲート、またはフリップフロップのよ
うな種々のゲートを有し、これらゲートは通常、集積回
路の設計の間は、いわゆるライブラリで設計者に利用さ
れる。本例におけるセルは、同じ高さ（ｙ方向の寸法）
を持ち、セルの長さ（ｘ方向の寸法）は、例えばセル中
の構成要素の数に依存して相互に異なってもよい。セル
は、ｘ方向に広がる行５を形成するように順次配置さ
れ、異なる長さであってもよいこれら行が、互いに隣接
してｙ方向に設置される。図１は、３つの行５のみを示
すが、実際には、行の数は通常、より多いであろう。表
面の上方に、導体トラックの形の配線パターン７が、例
えばシリコンの絶縁層６によってこの表面から離されて
設けられる。後に説明されるであろう供給ラインは別と
して、配線パターンは、同一行中もしくは別の行５の標
準セルに電気信号を伝達するため及び、有る標準セルか
ら他のセルに伝達するための信号ラインを有す。信号ラ
イン７は、配線を収容するためにのみ設けられ且つ残部
が空き、即ちトランジスタのような回路要素を含まない
各行５の間の中間領域８中に設けられる。上述の説明に
おける中間領域８は、配線チャンネルまたは経路チャン
ネルと更に呼ばれるであろう。図２に示された供給ライ
ン９及び１０には、動作中、正電圧Ｖdまたは基準電圧
Ｖsを供給することができ、これら供給ラインは、経路
チャンネル８中に設けても良いが、この例においてこれ
ら供給ラインは、行５中の標準セルの真上に直接設置さ
れる。
【０００９】標準セルは、図２に示されたｐチャンネル
MOST１１及びｎチャンネルMOST１２の相補型（コンプリ
メンタリ）ＭＯＳトランジスタを有す。トランジスタ１
１及び１２は、例えば入力信号が相互接続ゲート電極に
供給され、そして出力信号が相互接続ドレインから得ら
れるインバータを形成し、トランジスタ１１及び１２の
ソースが、正供給ライン９及び負供給ライン１０にそれ
ぞれ接続される。明らかには、さらなる回路要素を図２
に示したセルに設けてもよい。ｐ形ソース及びドレイン
を持つトランジスタ１１が、基板４とは反対の導電性形
式（即ちｎ形の）の表面領域１３に設けられる。表面領
域１３は、通常、文献中では、“ウェル”または“ポケ
ット”と呼ばれる。ｎチャンネルソース及びドレイン領
域を持つｎチャンネルMOST１２は、既知の方法でｐ形基
板４に直接形成しても良い。
【００１０】本発明（図２）によれば、標準セルの行５
との間でかつ配線７の下部の中間領域８の区域におい
て、ｐ形の層状領域、即ち基板４には、供給ライン９に
電気的に接続されたｎ形の一つまたは複数の付加的表面
領域１４が設けられる。この付加的領域１４は、図２に
一点鎖線で示されている。この領域のために、基板４と
ｎ形領域１４との間のｐｎ接合により形成された大きな
付加的コンデンサが供給ライン９に平行に接続され、大
きな局所電流ピークの場合のバッファのように動作し、
その結果、ライン９中の電圧変動が減少される。表面領
域１４はプロセスのあらゆる形のドーピング工程で形成
されても良い。プロセス技術の理由のためには、しかし
ながらウェル１３と同時に領域１４を設けるのことが都
合が良く、その結果、領域１４が、ウェル１３と同じよ
うな厚さ及びドーピング工程を持つ。領域１４及びウェ
ル１３は、連続的にｎ形領域を形成し、この結果、供給
ライン９と領域１４との間の接続が、通常の方法で接点
１６の区域でライン９に接続されたウェル１３を介して
実現される。
【００１１】図１は、行５と経路チャンネル８以外に、
電線を固定するための集積回路の周囲に沿う多数の接触
パッド１７を示す。図３における断面は、左から右にか
けて、ｎ形領域中にそれぞれ形成されたｐ形ソース及び
ドレイン１８及び１９持ち、且つゲート電極２０を持つ
ＰチャンネルMOSTを示す。ソース１８は、導体２１を介
して供給ライン９に、そして供給ライン９を介してｎ形
ウェル１３に接続され、一方、ドレイン１９は導体２２
に接続され、当該ドレイン１９はこの導体を介して、図
３には図示されないトランジスタ１２のｎ形ドレインに
接続することができる。ゲート電極２０は、薄いゲート
酸化物２３によって、トランジスタチャンネルから離さ
れる。このトランジスタの右側で、図３は、領域酸化物
（fieldoxide 6）中の開口１６内のｎ形接触領域２４を
持つ、供給ライン９とｎ形ウェル１３との間の接続部１
６を示す。ｎ形ウェル１３は、この場合、先に述べたよ
うに、供給ラインのための割増デカップリングコンデン
サを設ける付加的ｎ形領域１４に合体している。領域１
４は、厚い酸化層６に覆われ、この層上または上部に配
線チャンネルの導体トラック７が設けられる。
【００１２】この装置は、一般的に知られた方法で製造
しても良く、当業者にはよく知られており、ここでは詳
細に説明しない。特定の実施例において、標準セルの高
さは略７０μｍで、一方、ｎ形ウェル１３の高さは略３
５μｍである。経路チャンネルの幅は、即ちこの実施例
中の各行５間の間隔は、略７０μｍである。付加的領域
１４によりこの間隔を満たすことにより、実質的に標準
セルの３倍のデカップリングコンデンサを造ることがで
きる。この特定の実施例中のインバータを持つ標準セル
の長さ（ｘ方向の寸法）は略１２．８μｍであり、この
標準セルは、上述の方法においては、略１４０ｆＦの付
加的デカップリングコンデンサをもたらす。略７６．８
μｍの長さを持つフリップフロップセルは、略８４５ｆ
Ｆの割増デカップリングコンデンサをもたらす。これら
の大きなコンデンサは、半導体本体の表面面積の増加を
伴うこと無く、そしてプロセスの変更をすることなく得
られる。本発明の非常に重要な特質は、デカップリング
コンデンサが、電流導通回路要素のすぐ近く配置され、
この結果、これらの要素のスイッチングによって発生す
る電流ピークが、実質的に局所のみで、集積回路の別の
部分へのいかなる漏洩が全くまたは略存在しない。
【００１３】図４は、本発明による集積回路の第２の実
施例の一部分の概略平面図である。図４中の対応する構
成要素は、第１の実施例と同一の参照番号を持つ。この
回路も標準セルの多数の行５を有し、図中、これらの行
５の３つのみが示される。各行５は、経路チャンネル８
により相互に離され、配線は、明確化のために取り除か
れている。ウェル１４の形状のデカップリングコンデン
サは、先の実施例と同様の方法において、経路チャンネ
ルのそれぞれの下に設けられる。
【００１４】これらのコンデンサは、図では連続的な領
域として示されるが、これは不可欠ではなく、別々のウ
ェル１４が各標準セルの為に形成されても良いことは明
らかである。供給ライン９は、装置の表面上の行５の長
手方向を実質的に横切って延在する比較的幅の広い導体
トラック２６を介して、接触パッド１７に接続される。
トラック２６は、導体トラック９と同一の配線層に形成
されるであろうが、別の金属層に、時には設けられる。
供給ラインのデカップリングコンデンサのさらなる増大
を実現するために、図中一点鎖線で示されたｎ形の表面
領域２７が、ｎ形基板中の導体トラック２６の下に設け
られる。導体トラック２６は、接点２８の区域で領域２
７に接続される。領域２７は、単一の連続する領域を形
成してもよいが、他の例としては、図に示したように、
導体トラック２６にそれぞれ接続される多数の部分的領
域に細分化しても良い。領域２７は、領域１４と共に、
及びセルのｎ形ウェルと共に同時に製造されても良い。
デカップリングコンデンサの重要なさらなる増大が、こ
のようにして回路の拡張無しで得られる。なぜならば、
トラック２６の下の空間は、何れにせよスイッチング要
素を設けるためには、全く使用されないためである。
【００１５】本発明は、ここで説明された実施例に限定
されないことは明白であろうが、当業者にとっては、多
くの変形が可能である。従って、実施例中で説明された
導電性形式は取り替えても良く、結果として基板４がｎ
形で、ウェル１３と付加的領域とがｐ形となる。基板と
領域１３及び１４との間の電圧の極性は、もちろんこの
場合は反転する。ＭＯＳトランジスタは別として、バイ
ポーラトランジスタ、抵抗、コンデンサ、ダイオード等
のような別の電流要素が回路に含まれても良い。本発明
は、ディジタルとアナログとアナログ／ディジタル混在
機能の全ての回路中で適用できる。本発明は、標準セル
を有する回路に限定されず、注文配置のブロック及びブ
ロック間の経路チャンネルを持つ回路中で同様に使用し
ても良い。
【図面の簡単な説明】
【図１】本発明による標準セルを持つ集積回路の概略平
面図である。
【図２】図１の一部を拡大して示す図である。
【図３】図２の装置の一部の断面を示す図である。
【図４】本発明の第２の実施例による集積回路の一部の
平面図である。
【符号の説明】
１ ＣＭＯＳ集積回路 ２ 半導体本体 ３ 表面 ４ 層状領域 ５ 行 ６ 絶縁層 ７ 配線パターン ８ ルーチンチャンネル ９、１０ 供給ライン １１ ｐチャンネルＭＯＳトランジスタ １２ ｎチャンネルＭＯＳトランジスタ １３ 表面領域（ウェル） １４ 付加的領域（ウェル） １５ 行 １６ 接点 １７ 接触パッド １８ ソース １９ ドレイン ２０ ゲート ２１，２２ 導体 ２３ ゲート酸化物 ２４ ｎ形接触領域

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 表面に隣接する略第１導電型の層状領域
    を持つ半導体本体を有し、 前記層状領域には、中間領域により相互に分離されかつ
    専らではないが特に標準セルの行により形成された少な
    くとも２つの隣接した回路ブロックが設けられ、 前記回路ブロックが、第２導電型のチャンネルを持ち、
    かつ前記第１導電型の前記層状領域に設けられたＭＯＳ
    トランジスタと、前記第１導電型のチャンネルを持ち、
    かつ前記第２導電型の第１表面領域に設けられたＭＯＳ
    トランジスタとを有して構築され、 一方、前記表面領域が絶縁層により覆われ、当該絶縁層
    上には前記中間領域の上に設けられた供給ライン及び１
    以上の信号ラインを有する配線パターンが設けられたＣ
    ＭＯＳ集積回路において、 前記第１導電型の前記層状領域には、前記信号ラインの
    下の前記中間領域区域に、前記第２導電型の１以上の付
    加的表面領域が設けられ、当該領域が前記供給ラインに
    電気的に接続されていることを特徴とするＣＭＯＳ集積
    回路。
  2. 【請求項２】 請求項１に記載のＣＭＯＳ集積回路にお
    いて、 前記付加的表面領域が、前記第１導電型の前記チャンネ
    ルを持つ前記ＭＯＳトランジスタの設けられた前記第１
    表面領域と同様の厚さ及びドーピング濃度を持つことを
    特徴とするＣＭＯＳ集積回路。
  3. 【請求項３】 請求項１または２に記載のＣＭＯＳ集積
    回路において、 少なくとも１以上の前記付加的表面領域が、少なくとも
    １つの前記第１表面領域と一緒に、前記第２導電型の連
    続的な表面領域を形成することを特徴とするＣＭＯＳ集
    積回路。
  4. 【請求項４】 請求項１乃至３の何れか一項に記載のＣ
    ＭＯＳ集積回路において、 前記層状領域がｐ導電型で、前記第１及び前記付加的表
    面領域がｎ導電型であることを特徴とするＣＭＯＳ集積
    回路。
  5. 【請求項５】 請求項１乃至４の何れか一項に記載のＣ
    ＭＯＳ集積回路において、 前記供給ラインが、前記回路ブロックの隣りに配置され
    た導体トラックを介して接触パッドに接続され、 前記第１導電型の前記層状領域には、前記導体トラック
    の下に前記第２導電型の前記表面領域が設けられ、この
    表面領域が前記導体トラックに接続されることを特徴と
    するＣＭＯＳ集積回路。
JP5063517A 1992-02-27 1993-02-25 Ｃｍｏｓ集積回路 Withdrawn JPH06132481A (ja)

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EP92200565 1992-02-27

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US (1) US5444288A (ja)
EP (1) EP0558133B1 (ja)
JP (1) JPH06132481A (ja)
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CN (1) CN1033116C (ja)
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