KR100229577B1 - 게이트 어레이 셀 및 이것을 포함한 집적 회로 칩 - Google Patents

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Abstract

국부 상호 접속층이 게이트 어레이 북에 배치된 여러 접속점들 간에 전기 접속부를 제공하는 게이트 어레이 북 배치설계에 대해 기재되어 있다. 특히, 국부 상호 접속층과 동일한 층에 또는 그 부근에 존재하는 콘택트 점을 접속시키는데 우선적으로 수직스트립의 국부 상호 접속 도체를 사용한다. 이와 같이 국부 상호 접속 도체를 사용함으로써, 금속-1 층의 사용 빈도가 상당히 감소되어 집적 회로 칩 설계를 보다 효율적으로 행할 수 있다.

Description

게이트 어레이 셀 및 이것을 포함한 집적 회로 칩
본 발명은 반도체 소자에서의 국부 상호 접속층(local interconnect layer)의 사용에 관한 것이다. 특히, 본 발명은 게이트 어레이 셀(gate array cells)에서의 국부 상호 접속층의 사용에 관한 것이다.
집적 회로의 칩 설계자들이 단일 또는 공통의 초 대규모 집적(VLSI) 칩 상에 대다수의 논리 회로들은 배치하는데 사용가능한 기본적인 기술들 중 하나가 게이트 어레이 셀을 사용하는 것이다. 이러한 기술하에, 칩의 표면상의 셀에 트랜지스터 열이 배치된다. 상보형 금속 산화물 반도체(CMOS) 소자상의 게이트 어레이셀은 전형적으로 동일 개수의 N 채널(NMOS) 트랜지스터 및 P 채널(PMOS) 트랜지스터를 포함하는 여러 트랜지스터를 포함한다. 하나 또는 그 이상의 게이트 어레이 셀은 전형적으로 "게이트 어레이 북(gate array books)"으로 서로 그룹되어 NAND 게이트 또는 OR 게이트 등의 논리 소자들을 형성한다. 각각의 게이트 어레이 북은 게이트 어레이 북 내에서 배치되는 여러 콘택트 점(contacts prints) 간의 도체들(conductors)을 상호 접속시킴으로써 "개인화된다(personalized)" (즉, 특정 논리 기능을 행하도록 주문화된다)
각각의 게이트 어레이 북 내에서 배치되는 콘택트 점들에는 각 트랜지스터의 소스, 드레인 및 게이트, 안테나-보호 다이오드, 공급 전압(예를 들면, VDD) 및 접지 필요물(requirements), N 웰 및 P 웰 콘택트, 바이어싱 접속부, 타이 오프(tie-off) 및 확산영역이 포함된다. 게이트 어레이 셀들에 대해서는 본 건 명세서에 참조되는 1978년 12월 11일자로 엔. 마쯔무라씨에 의해 출원되어 1983년 10월 25일자로 허여된 미국 특허 제4,412,237호에서 상세히 기술되어 있다.
게이트 어레이 셀들을 사용하는 것들을 포함하여 집적 회로 소자 제조자들이 현재 도전하고자 하는 것은 회로 설계를 보다 효율적으로 달성하며 고밀도의 회로를 제공하는 것이다. 각각의 개별된 게이트 어레이 북은 게이트 어레이 셀들의 여러 콘택트 점들 간에서 많은 전기적인 상호 접속부를 필요로 하는데, 이러한 상호 접속부의 필요성 때문에 설계가 제한되어진다. 따라서 본 발명이 추구하고자 하는 것은 게이트 어레이 북에서 콘택트 점들을 상호 접속시키기 위한 수단으로서 국부 상호 접속층을 사용하여 설계를 보다 효율적으로 달성하고 고밀도의 회로를 얻는데 있다.
국부 상호 접속층은 배치설계(layout design)시에 근접 배치된 소자들을 접속 시키는데 통상적으로 사용되는 일종의 상호 접속용 도체이다. 국부 상호 접속 도체층은 표준 금속층(예를 들어, 금속-1)아래의 층상에 존재하므로 트랜지스터 게이트(즉, "폴리실리콘")와 확산된 실리콘 영역에 근접 배치 된다. 진보된 여러 반도체 기술에서는 확산 또는 폴리실리콘과의 직접 접속을 위해 국부 상호 접속층을 사용하여 주문 및 표준 셀 구조에서 상당한 밀도 개선을 달성하였다. 예들 들어, 1993년 7월 13일자로 chapman 씨에게 허여된 발명의 명칭이 "Circuit Layout And Method For VLSI Circuits Having Local Interconnects"인 미국 특허 제5,227,649호 에서는 국부 상호 접속층을 사용하여 SRAM 소자내에서의 세그먼트들(segments)을 가교(bridge) 시키는 시스템에 대해 기재되어 있다. 그러나, 지금까지는 게이트 어레이 북 내에서 국부 상호 접속층을 사용하지 않고 있다. 게이트 어레이 북은 큰 비율의 특수 칩 디자인을 포함할 수 있으므로, 상호 접속층을 사용하는 게이트 어레이 북 배치설계 없이는 국부 상호 접속층의 이점 중 대부분은 상실될 수 있다.
게이트 어레이 북 내에서 국부 상호 접속층의 사용은 게이트 어레이 셀들은 개인화시키고 파워(power)시키는데 필요한 콘택트 점의 대부분은 국부 상호 접속층 부근에 배치되기 때문에 상당한 개선을 제공한다. 예로서는 N 웰 및 P 웰 콘택트 스트랩(contact straps), N 웰 및 P 웰 바이어싱, PMOS 및 NMOS 게이트, 안테나 보호 다이오드 및 NMOS 및 PMOS 확산 영역등이 포함된다.
여러 콘택트 점들을 상호 접속시키기 위한 통상적인 수단은 "금속-1"(M-1)층을 사용하는 것이다. 이러한 방법에서는 점간 접속부(point -to-point connection)가 우선 제1콘택트 점에서부터 콘택트 구멍을 수직으로 상향하여 M-1 층까지, 그리고 M-1 층을 가로질러 콘택트 구멍을 다시 하향하여 제2 콘택트점까지 이어져야 할 필요가 있다. 게이트 어레이 북 내에서 어떠한 콘택트 점들(예를 들어, 확산 영역과 확산 영역)을 접속시키기 위해 국부 상호 접속층을 사용함으로써, 다른 층까지 진행할 필요가 없다. 본 발명이 구하고자 하는 것은 게이트 어레이 디자인을 상호 접속시키기 위한 수단으로서 국부 상호 접속층을 사용함으로써 M-1 레벨의 사용을 극소화시키는 것이다. 상기한 종래 기술은 본원 명세서에 참고로서 기술된 것이다.
본 발명은 필요한 전기적 접속부를 제공하기 위해 국부 상호 접속층을 사용하는 적어도 하나의 상호 접속부(interconnection)를 포함하는 게이트 어레이 북을 제공한다. 게이트 어레이 배치설계시에 국부 상호 접속층 기술을 사용하는 바람직한 여러 실시예가 개시되어 있다. 예를 들어, N 웰 및 P 웰 콘택트 스트랩, N 웰 및 P 웰 바이어싱 도체, 비사용된 PMOS 또는 NMOS 트랜지스터 타이-오프 및 PMOS 또는 NMOS 확산 콘택트의 변위부(displacement)에 국부 상호 접속층을 사용할 수 있다. 또한 국부 상호 접속층은 PMOS 및 NMOS 게이트와 안테나 보호 다이오드의 접속, PMOS 게이트와 안테나 보호 다이오드와 이어서 NMOS 게이트의 접속, PMOS 확산 영역과 NMOS 확산 영역의 접속, PMOS 확산 영역과 NMOS 게이트의 접속 및 NMOS 확산 영역과 PMOS 게이트의 접속시에도 사용될 수 있다. 이들 실시예들은 단지 본 발명의 범주하에 이용할 수 있는 가능한 게이트 어레이 셀의 상호접속부의 예에 불과하다는 것에 인식해야 한다. 또한, 본 발명은 반드시 CMOS 기술에만 한정되는 것은 아니다라는 것에 인식해야 한다.
상술한 바에 따르면, 본 발명의 장점은 게이트 어레이 셀 접속을 위해 국부 상호 접속 레벨을 사용하는 집적 회로 칩을 제공하는 데 있다.
상술한 바에 의하면, 본 발명의 다른 장점은 게이트 어레이 셀 접속을 위해 금속-1 층의 사용빈도(usage)를 감소시키는데 있다.
상술한 바에 따르면, 본 발명의 또 다른 장점은 전역 배선(global wiring) 시에 사용할 수 있도록 금속-1 트랙(tracks)을 더 많이 남겨두는 데 있다.
상술한 바에 의하면, 본 발명의 또다른 장점은 국부 상호 접속 도체가 우선적으로 어느 한 방향으로 이어지면서 금속-1이 우선적으로 직교 방향으로 이어지는 개인화 스킴(personalization scheme)을 제공하는데 있다.
본 발명의 상기 및 기타 목적, 특징 및 장점들은, 동일부분에 대해서는 동일한 참조 부호를 병기한 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예에 대한 상세한 설명으로부터 명백해질 것이다.
제1도는 개인화 되지 않은 게이트 어레이 셀(unpersonalized gate array cell)을 도시.
제2도는 3-웨이 AND 논리 게이트를 형성하기 위해 본 발명의 여러 바람직한 실시예를 특징짓는 국부 상호 접속 도체를 사용하여 개인화시킨 게이트 어레이 북(gate array book)을 도시.
제3도는 XOR 논리 게이트를 형성하기 위해 본 발명의 여러 바람직한 실시예를 특징짓는 국부 상호 접속 도체를 사용하여 개인화 시킨 게이트 어레이 북을 도시.
＜도면의 주요부분에 대한 부호의 설명＞
40 : 3-웨이 AND 논리 게이트 41 : P 채널 확산 영역
43 : N 채널 확산 영역 54 : XOR 논리 게이트
지금부터 도면을 참조해 보면, 도 1에서는 개인화 게이트 어레이 셀(10)이 도시되어 있다. 셀(10)은 두 개의 P채널(PMOS) 트랜지스터(16 및 18)와 두 개의 N채널(NMOS) 트랜지스터(32 및 34)를 포함하고 있다. P 채널 트랜지스터는 폴리 실리콘 게이트 전극(폴리게이트, 22)과 P형 소스/드레인 확산 영역(12)을 포함한다. 동일하게, N 채널 트랜지스터는 폴리게이트(26)와 N형 소스/드레인 확산 영역(28)을 포함한다. 게이트 어레이 셀(10) 상의 다른 구성요소로서는 N 웰(11), N 웰 N+확산 영역(13), P+임플랜트 영역(implant, 14), 파워(VDD, 20), 접지(GND, 30), P+임플랜트 영역(36), 기판 P+확산 영역(38) 및 안테나 보호 다이오드(24)가 포함되어 있다. 일반적으로, N 웰 내에 있지 않은 영역들은 P 웰이며 P+임플랜트 영역을 수용하지 않은 확산 영역들을 N+임플랜트 영역을 수용한다.
도시된 바와 같이, 게이트 어레이 셀(10)은 어떠한 논리 기능도 수행할 수 없는데, 논리기능을 수행하기 위해서는 셀은 개인화 될 필요가 있다. (즉, 셀내의 콘택트 점들 간의 전기적 접속 및 가능하게는 다른 셀과의 전기적 접속이 이루어져야 한다). 상술된 바와 같이, 이러한 상호 접속을 행하기 위한 통상적인 방법에서는 금속-1층의 전체 사용가능도(availability)를 제한시키는 금속-1 층을 사용해 왔다. 도 2 및 도 3에서는 국부 상호 접속 도체층을 사용하는 본 발명에 따라 이러한 상호 접속을 행할 수 있는 방법에 대한 예를 도시하고 있다.
도2에서는 3-웨이 AND 논리 게이트(40)를 형성하도록 개인화된 게이트 어레이 북이 도시되어 있으며, 도 3에서는 XOR 논리 게이트(54)를 도시하고 있다. 도시된 바와 같이, 국부 상호 접속 도체층을 사용하는 각종 접속부가 도시되어 있으며 따라서 금속-1 층을 사용할 필요성이 감소된다. 도 2에서 도시된 바와 같이, 게이트 어레이 북(40)의 좌측 및 우측 엣지는 수평으로 인접 배치된 북들(books, 도시안됨)과 공유하고 있는 VDD(45) 및 GND(47) 각각에 접속된 P 채널(PMOS, 41) 및 N 채널 확산 영역(NMOS, 43)에서 중단된다.
지금부터 도 2를 참조해보면, 국부 상호 접속 도체를 사용할 수 있는 제1 위치 부분에는 게이트 어레이 셀 북(40)의 상부 및 하부에 있는 영역이 포함된다. 셀(40)의 상부 및 하부 엣지에서, 인접한 N 웰 및 P 웰 콘택트를 접속시키는 N 웰 및 P 웰 콘택트 스트랩(42)에 국부 상호 접속 도체를 사용할 수 있다. 콘택트 스트랩(42)은 또한 제공된 셀의 위 또는 아래에 배치된 게이트 어레이 또는 표준 셀 북들과도 공유된다. N 웰 및 P 웰 콘택트 스트랩 (42)을 VDD 와 GND 각각으로 바이어스시키기 위해 확산 영역들을 N 웰 및 P 웰 콘택트 스트랩(42)에 접속시키는 국부 바이어싱 상호 접속 도체(44)에 국부 상호 접속 도체를 사용할 수 있다. 사용될 수 있는 제3 위치의 국부 상호 접속 도체는 게이트 아이솔레이션(isolation)시에 필요한 임의 소자들을 턴 오프(turn off)시키기 위해 국부상호 접속 도체의 짧은 세그먼트들을 포함하는 타이-오프(46)에서이다. 이것은 임의 PMOS 아이솔레이션 소자의 게이트를 N 웰 콘택트 스트랩(VDD)에 접속시키며, 임의 NMOS 아이솔레이션 소자를 P 웰 콘택트 스트랩(GND)에 접속시킴으로써 달성된다. 집합적으로, 국부 상호 접속 도체에 대한 상기 3가지 사용에 의해 임의 금속-1의 사용이나 방해(blockage) 없이도 게이트 어레이 북에 필요한 접속부 중 상당한 부분을 제공한다.
본 발명에 따른 국부 상호 접속 도체를 사용하는 접속부의 제2 부분은 PMOS 확산 영역과 NMOS 확산 영역 사이의 영역에 있다. 이것은 전형적으로 논리 입력 및 출력 라인들이 게이트 어레이 북에 부착되고 필요한 상호 접속 대부분이 이루어지는 영역이다. 도 2 및 도 3에서 도시된 실시예에 따르면, 각각의 게이트 어레이 셀 배치설계는 각각의 PMOS 및 NMOS 소자 쌍의 내측(inboard) 게이트 접속부 사이에 하나의 안테나-보호 다이오드를 제공한다. 이러한 비(ratio)는 임의 단일 소자나 수직으로 인접한 소자 쌍들이 짧은 세그먼트의 국부 상호 접속 도체(52)을 추가함으로써 셀 북의 입력으로서 정의되는 것을 허용한다(대부분의 스킴들은 비를 이와 같이 지원할 수 없어 북 입력들이 넓게 전개될 필요가 있으므로(spread out), 잠재적으로 소자를 낭비하게 되며 밀도를 감소시키게 된다). 도 2 및 도 3에서 도시된 베치설계에 따르면, 게이트 어레이 셀들은 국부 상호 접속 도체가 우선적으로 한 방향으로(수직으로) 이어지며 금속-1 접속부가 직교 방향으로(수평으로) 이어지는 개인화 스킴을 제공한다. 수평 금속-1 배선은 핀에 대한 금속-2 액세스 가능도(accessibility)를 최소화 시켜 북의 우측 및 좌측 엣지로부터 금속-1에 의해 많은 핀들이 액세스 될 수 있다.
지금부터 도 2를 참조해 보면, PMOS 와 NMOS 확산 영역 사이에 걸쳐있는 영역 내에서 수직으로 이어지는 국부 상호 접속 도체의 여러 예가 도시되어 있다. 도시된 바와 같이, PMOS 게이트와 안테나 보호 다이오드를 접속시킬수 있으며, 또한 PMOS 게이트와 NMOS 게이트를 접속시킬 수 있는 게이트-게이트 상호 접속도체(52)에 국부 상호 접속 도체를 사용할 수 있다. 또한, PMOS 와 NMOS의 소스 또는 드레인 확산 영역간의 PMOS와 NMOS의 상호 접속 도체(48)에도 국부 상호 접속 도체를 사용할 수 있다. 이러한 종류의 상호 접속 도체는 두 확산 영역사이의 전 영역에 걸쳐있다. 동일하게, 소자들간의 영역내로 확산 콘택트(50)를 변위 시키는데도 국부 상호 접속 도체를 사용할 수 있다. 확산 콘택트(50)의 변위에 의해 직교 금속-1 와이어와의 접속이 이루어질 수 있는 수직으로 인접하는 적어도 3개의 위치가 제공된다. 보다 복잡한 설계에서는, PMOS와 NMOS 확산 영역 상호 접속 도체는 접속되지 않고도 다른 상호 접속 도체쪽으로 각각 한 트랙(one track) 변위 시킬 수 있으므로 한 상의 크로스-언더(cross-under)를 제공하게 된다.
지금부터 도 3을 참조해보면, 게이트 어레이 북 내에서 국부 상호 접속 도체를 위한 다른 가능성 있는 사용을 도시하는, XOR 논리 게이트(54)를 형성하도록 개인화되어진 게이트 어레이 북이 도시되어 있다. 여기서, 국부 상호 접속 도체(58)는 PMOS 게이트와 안테나 보호 다이오드를 접속시키는데 사용된다. (동일하게, 이것은 NMOS 게이트를 안테나 보호 다이오드에 접속시킬수도 있다). 또한, 어떠한 환경하에서는 국부 상호 접속 도체는 이 영역에서 수평으로 이어질 수도 있다. 이것은 좌측-우측 죠그(jog)를 갖고 안테나 보호 다이오드에 접속된 PMOS 게이트로서 참조 번호(59)로 도시되며, PMOS 게이트는 또한 NMOS 게이트에도 접속된다. 또한, 국부 상호 접속 도체(56)의 짧은 죠그에 의해 PMOS 소스 또는 드레인 확산 영역과 NMOS 게이트 간의 접속이 이루어진다. NMOS 소스 또는 드레인 확산 영역과 PMOS 게이트를 접속시키는 데 동일한 죠그들을 사용할 수 있다.
본 발명을 실현하기 위한 정확한 요소 및 사양들(exact materials and specifications)은 본 발명의 신규성에는 중요한 것이 아니므로, 국부 상호 접속 도체를 F로 기재된 바와 같은 로버스트 상감(robust damascene) 텅스텐으로 제조할 수 있다.
본 원 발명에 참조가 되는 1992년 IEEE International Electron Devices Meeting Digest of Technicul Papers, p. 301의 "Damascene Stud Local Interconnect in CMOS Technology"이 있다.
본 발명의 바람직한 실시예에 대한 상기 기술은 도시 및 설명을 위해 제공된 것으로, 본 원 발명은 상술된 실시예에만 한정 및 국한되는 것으로 해석해서는 안되며, 당업자라면 본 발명의 사상 및 범주 내에서는 여러가지 변형 및 수정 실시예가 가능하다는 것은 인식할 수 있을 것이다.

Claims (19)

  1. 적어도 하나의 게이트 어레이 북(gate array book)을 갖는 집적 회로 칩에 있어서, 상기 적어도 하나의 게이트 어레이 북은 상부 및 하부 엣지(edge)를 가지며, 다수의 제1 콘택트 점들(contact points)을 각각이 포함하는 다수의 P 채널 트랜지스터와, 다수의 제2 콘택트 점들을 각각이 포함하는 다수의 N 채널 트랜지스터와, 상기 적어도 하나의 게이트 어레이 북의 전체에 걸쳐 배치되는 다수의 제3 콘택트 점들과, 적어도 두 개의 상기 콘택트 점들 사이에 전기적 접속(electrical connections)를 제공하는데 적합한 적어도 하나의 국부 상호 접속 도체(local interconnect conductor)를 포함하되, 상기 적어도 하나의 국부 상호 접속 도체는 N 웰 및 P 웰 콘택트 스트랩(N-well and P-well contact strap)을 포함하며, 상기 N 웰 및 P 웰 콘택트 스트랩은 상기 게이트 어레이 북의 상기 상부 및 하부 엣지를 따라 상기 게이트 어레이 북의 거의 전체 폭에 걸쳐 배치되어 있는 집적 회로 칩.
  2. 제1항에 있어서, 상기 적어도 하나의 국부 상호 접속 도체는 N 웰 및 P 웰 바이어싱 접속부(biasing connection)를 더 포함하는 집적 회로 칩.
  3. 제1항에 있어서, 상기 적어도 하나의 국부 상호 접속 도체는 적어도 하나의 비사용 트랜지스터 타이-오프(unused transistor tie-off)를 더 포함하는 집적 회로 칩.
  4. 제1항에 있어서, 상기 적어도 하나의 국부 상호 접속 도체는 적어도 하나의 트랜지스터 게이트를 안테나 보호 다이오드(antenna -protection diode)에 접속시키는 집적 회로 칩.
  5. 제1항에 있어서, 상기 적어도 하나의 국부 상호 접속 도체는 PMOS 게이트를 NMOS 게이트에 연결된 안테나 보호 다이오드에 접속시키는 집적 회로 칩.
  6. 제1항에 있어서, 상기 적어도 하나의 국부 상호 접속 도체는 PMOS 확산 영역을 NMOS 확산 영역에 접속시키는 집적 회로 칩.
  7. 제1항에 있어서, 상기 적어도 하나의 게이트 어레이 북은 상기 적어도 하나의 국부 상호 접속 도체로 제조되는 적어도 하나의 확산 콘택트의 변위부(displacement)를 더 포함하는 집적 회로 칩.
  8. 제1항에 있어서, 상기 적어도 하나의 국부 상호 접속 도체는 PMOS 확산 영역을 NMOS 게이트에 접속시키는 집적 회로 칩.
  9. 제1항에 있어서, 상기 적어도 하나의 국부 상호 접속 도체는 NMOS 확산 영역을 PMOS 게이트에 접속시키는 집적 회로 칩.
  10. 논리 기능을 수행하도록 용도가 특정된 게이트 어레이 북(gate array book personalized to perform a logic fuction) 있어서, 다수의 콘택트 점 및 상호 접속부(interconnections)를 포함하되, 상기 다수의 상호 접속부 중 적어도 하나는 트랜지스터 게이트를 안테나 보호 다이오드에 상호 접속시키기 위한 국부 상호 접속 도체를 사용하며, 상기 상호 접속부는 N 채널과 P 채널 트랜지스터 쌍 사이 내에 위치되는 게이트 어레이 북.
  11. 제10항에 있어서, 제2 국부 상호 접속 도체를 더 포함하되, 상기 제2 국부 상호 접속 도체는 N 웰 및 P 웰 콘택트 스트랩(contact strap)으로서 사용되는 게이트 어레이 북.
  12. 제11항에 있어서, 제3 국부 상호 접속 도체를 더 포함하되, 상기 제3 국부 상호 접속 도체는 N 웰 및 P 웰 바이어싱 도체(biasing conductor)로서 사용되는 게이트 어레이 북.
  13. 제11항에 있어서, 제3 국부 상호 접속 도체를 더 포함하되, 상기 제3 국부 상호 접속 도체는 비사용 트랜지스터 타이-오프(unused transistor tie-off)로서 사용되는 게이트 어레이 북.
  14. 제10항에 있어서, 상기 국부 상호 접속 도체는 PMOS 게이트를 NMOS 게이트에 연결된 안테나 보호 다이오드에 접속시키는데 사용되는 게이트 어레이 북.
  15. 제10항에 있어서, 제2 국부 상호 접속 도체를 더 포함하되, 상기 제2 국부 상호 접속 도체는 PMOS 확산 영역을 NMOS 확산 영역에 접속시키는데 사용되는 게이트 어레이 북.
  16. 제10항에 있어서, 제2 국부 상호 접속 도체를 더 포함하되, 상기 제2 국부 상호 접속 도체는 적어도 하나의 확산 콘택트의 변위부(displacement)로서 사용되는 게이트 어레이 북.
  17. 제10항에 있어서, 제2 국부 상호 접속 도체를 더 포함하되, 상기 제2 국부 상호 접속 도체는 PMOS 확산 영역을 NMOS 게이트에 접속시키는데 사용되는 게이트 어레이 북.
  18. 제10항에 있어서, 제2 국부 상호 접속 도체를 더 포함하되, 상기 제2 국부 상호 접속 도체는 NMOS 확산 영역을 PMOS 게이트에 접속시키는데 사용되는 게이트 어레이 북.
  19. 게이트 어레이 북을 형성하도록 나란히 배치되는 다수의 게이트 어레이 셀(gate array cell)에 있어서, 상기 게이트 어레이 북은 국부 상호 접속 도체로 제조되는 N 웰 및 P 웰 콘택트 스트랩(N-well and P-well contact strap)을 포함하며, 상기 N 웰 및 P 웰 콘택트 스트랩은 상기 게이트 어레이 북의 상기 상부 및 하부 엣지를 따라 상기 게이트 어레이 북의 거의 전체 폭에 걸쳐 배치되어 있는 다수의 게이트 어레이 셀.
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