KR930018718A - Cmos 집적회로 - Google Patents

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KR930018718A
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cmos integrated
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KR1019930002567A
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Inventor
야곱스 에이노
Original Assignee
프레데릭 얀 스미트
엔. 브이. 필립스 글로아이람펜 파브리켄
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    • H01L27/11807—CMOS gate arrays

Abstract

대규모 집적 회로에 있어서 한 중요한 문제점은 공급도선에 부과되는 잡음으로서, 이러한 잡음은 특히 플림플롭 같은 스위칭 요소의 스위칭에 의해 그리고 출력단의 과부에 의해 야기된다.
이러한 요소들은 전류 피크를 유발시키는데, 이 전류피크는 비교적 큰 전압 변동을 일으킨다. 이러한 문제점은, 경로채널내의 여분 웰 형태의 부가적인 감결합 캐패시턴스에 의해서, 표준셀 또는 주문형 배치설계 블록을 가진 CMOS 회로로에 있어 크게 개선된다. 감결합 캐패시턴스는 스위칭 요소에 아주 인접하게 위치되어, 공급단잡음을 억압한다. 경로 채널은 회로요소를 제공하는데 사용되지 않으므로, 이 여분의 캐패시턴스로 인한 칩 표면적의 증대는 전혀 또는 거의없다.

Description

CMOS 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 표준 셀(standard cell)이 있는 집적회로의 개략적인 평면도.
제2도는 제1도의 한 부분을 도시한 확대도.
제3도는 제2도 장치의 한 부분의 단면도.

Claims (5)

  1. 반도체 몸체를 갖되, 상기 반도체 몸체의 표면에는 제1전도형의 층-형상 영역이 인접하게 제공되고, 상기 층-형상 영역내에는 중간 매개 영역에 의해 서로 격리되고 표준 셀의 열에 의해 형성된 최소한 두개의 인접한 회로 블록을 가지는 전기적 회로가 제공되고, 상기 회로블록은 상기 제1전도형의 상기 층-형상 영역내에 제공되며 제2전도형의 채널을 가진 MOS 트랜지터와 상기 제2전도형의 제1표면영역내에 제공되며 상기 제1전도형의 채널을 가진 MOS트랜지스터로 부터 만들어지고, 상기 표면은 전기적 절연층으로 도포되고, 상기 전기적 절연층 위에는 상기 중간 매개 영역위에 제공된 공급도선 및 하나 또는 몇개의 신호 도선을 포함하는 와이어링 패턴이 제공되는 CMOS 집적회로에 있어서, 상기 신호 도선 아래에 놓이는 상기 중간매개 영역에서 상기 제2전도형의 하나 또는 몇개의 부가적 표면영역이 상기 제1전도 형 층-형상 영역에 제공되고, 상기 부가적 표면 영역들이 공급 도선에 전기적으로 접속되는 것을 특징으로 하는 CMOS 집적회로.
  2. 제1항에 있어서, 상기 부가적 표면 영역이 상기 제1표면 영역과 동일한 두께 및 도핑 농도를 가지며, 상기 제1표면 영역내에는 상기 제1전도형의 채널을 가진 MOS 트랜지스터가 제공된 것을 특징으로 하는 CMOS 집적회로.
  3. 제1항 또는 제2항에 있어서, 최소한 하나의 상기 부가적 표면영역은 최소한 하나의 상기 제1표면영역과 함께 상기 제2전도형의 단일 표면 영역을 형성하는 것을 특징으로 하는 CMOS 집적회로.
  4. 선행항들 중의 어느 한 항에 있어서, 상기 층-형상 여역이 p-전도형이고 상기 제1 및 부가적 표면 영역이 n-전도형인 것을 특징으로 하는 CMOS 집적회로.
  5. 선행항들 중의 어느 한 항에 있어서, 상기 회로 블록들 다음에 위치한 도체 트랙을 통하여 상기 공급도선이 접속패드와 접속되고, 상기 도체 트랙아래에서 상기 제1전도형의 상기 층-형상 영역에 상기 제2전도형의 표면영역이 제공되고 이 표면 영역은 상기 도체 트랙에 접속되는 것을 특징으로 하는 CMOS 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930002567A 1992-02-27 1993-02-24 Cmos 집적회로 KR930018718A (ko)

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